CN115513372A - 电容器结构及其制造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 158
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 340
- 239000002184 metal Substances 0.000 claims abstract description 339
- 239000000758 substrate Substances 0.000 claims abstract description 129
- 238000000034 method Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 description 35
- 239000004065 semiconductor Substances 0.000 description 23
- 150000004767 nitrides Chemical class 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 17
- 230000008569 process Effects 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000429 assembly Methods 0.000 description 9
- 230000000712 assembly Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000000203 mixture Substances 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 7
- 239000007769 metal material Substances 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000000945 filler Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000001995 intermetallic alloy Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- 230000000153 supplemental effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910000858 La alloy Inorganic materials 0.000 description 1
- OBZUDFAHIZFVHI-UHFFFAOYSA-N [La].[Si]=O Chemical compound [La].[Si]=O OBZUDFAHIZFVHI-UHFFFAOYSA-N 0.000 description 1
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- VQANKOFXSBIWDC-UHFFFAOYSA-N [Si]=O.[Ta] Chemical compound [Si]=O.[Ta] VQANKOFXSBIWDC-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- -1 aluminum silicon oxide Chemical compound 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- KUVFGOLWQIXGBP-UHFFFAOYSA-N hafnium(4+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Hf+4] KUVFGOLWQIXGBP-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000000607 poisoning effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H01L28/40—Capacitors
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- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
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- H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
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Abstract
一种电容器结构及其制造方法,形成第一层电容器组合件,第一层电容器组合件包括嵌入第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层的第一交替式层堆叠以及位于第一前表面上的第一金属接合垫。形成第二层电容器组合件,第二层电容器组合件包括嵌入第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层的第二交替式层堆叠以及位于第二背侧表面上的第二金属接合垫。将第二金属接合垫接合至第一金属接合垫,使得至少两个第一金属电极层中的每一者接触至少两个第二金属电极层中的一相应者。提供具有增大电容的电容器。
Description
技术领域
本揭露有关于电容器结构及其制造方法。
背景技术
电容器在用于诸如电力供应稳定化的许多应用的半导体晶片中使用。然而,相当大量的装置区域经常被用于制造此类电容器。因此,期望具有小装置占据面积的可提供高电容的电容器。
发明内容
根据本揭露内容的各种实施例,提供一种电容器结构,该电容器结构包含:第一层电容器组合件,该第一层电容器组合件包含:第一基板,该第一基板具有彼此平行的第一前表面及第一背侧表面;第一交替式层堆叠,该第一交替式层堆叠嵌入第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层;及位于第一前表面上的第一金属接合垫;及第二层电容器组合件,该第二层电容器组合件包含:第二基板,该第二基板具有彼此平行的第二前表面及第二背侧表面;第二交替式层堆叠,该第二交替式层堆叠嵌入第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层;及第二金属接合垫,该些第二金属接合垫位于第二背侧表面上且接合至第一金属接合垫;其中至少两个第一金属电极层中的每一者接触至少两个第二金属电极层中的相应第二金属电极层。
根据本揭露内容的各种实施例,提供一种电容器结构,该电容器结构包含:第一层电容器组合件,该第一层电容器组合件包含:第一基板,该第一基板具有彼此平行的第一前表面及第一背侧表面;及第一交替式层堆叠,该第一交替式层堆叠嵌入第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层,其中至少两个第一金属电极层中的一者包含平行于第一前表面延伸的一凸耳部分;第二层电容器组合件,该第二层电容器组合件包含:第二基板,该第二基板具有彼此平行的第二前表面及第二背侧表面;及第二交替式层堆叠,该第二交替式层堆叠嵌入第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层;及接触通孔结构,该接触通孔结构垂直地延伸穿过第二基板且接触至少两个第一金属电极层中的该一者的凸耳部分的顶表面。
根据本揭露内容的各种实施例,制造电容结构的方法包括:形成第一层电容器组合件,该第一层电容器组合件包含:第一基板,该第一基板具有彼此平行的第一前表面及第一背侧表面;第一交替式层堆叠,该第一交替式层堆叠嵌入第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层;及位于第一前表面上的第一金属接合垫。形成第二层电容器组合件,该第二层电容器组合件包含:第二基板,该第二基板具有彼此平行的第二前表面及第二背侧表面;第二交替式层堆叠,该第二交替式层堆叠嵌入第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层;及位于第二背侧表面上的第二金属接合垫。第二金属接合垫接合至第一金属接合垫。至少两个第一金属电极层中的每一者接触至少两个第二金属电极层中的相应第二金属电极层。
附图说明
本揭露的态样将在结合附图阅读时自以下详细描述最佳地了解。请注意,根据产业中的标准方法,各种特征未按比例绘制。实际上,为了论述清楚起见,各种特征的尺寸可任意地增大或减小。
图1为根据本揭露内容的一实施例在深沟槽在第一基板中形成后第一例示性结构的一区域的垂直横截面图;
图2为根据本揭露内容的一实施例在交替式层堆叠形成之后的第一例示性结构的一区域的垂直横截面图,该交替式层堆叠包括与至少一个第一节点介电层交错的至少两个第一金属电极层;
图3为根据本揭露内容的一实施例在多个垫空腔、一介电性衬里层及至少一个金属填充材料层形成之后的第一例示性结构的一区域的垂直横截面图;
图4为根据本揭露内容的一实施例在形成一第一层电容器组合件及多个第一前侧金属接合垫的平坦化制程之后的第一例示性结构的一区域的垂直横截面图;
图5为根据本揭露内容的一实施例的一第二层电容器组合件及多个第二背侧金属接合垫的区域的垂直横截面图;
图6为根据本揭露内容的一实施例在将第二基板接合至第一基板之后的第一例示性结构的一区域的垂直横截面图;
图7为根据本揭露内容的一实施例在将第二基板薄化之后的第一例示性结构的一区域的垂直横截面图;
图8A为根据本揭露内容的一实施例在一互连级介电层及多个接触通孔结构形成之后的第一例示性结构的一区域的垂直横截面图;
图8B为沿着图8A的水平平面B–B’的第一例示性结构的一区域的水平横截面图;
图9为根据本揭露内容的一替代实施例在多个第二前侧金属接合垫形成之后的第一例示性结构的替代组态的一区域的垂直横截面图;
图10为根据本揭露内容的一替代实施例在一互连级介电层及多个接触通孔结构形成之后的第一例示性结构的替代组态的一区域的垂直横截面图;
图11A为根据本揭露内容的一实施例在多个深沟槽及至少一个凸耳凹陷区域形成之后的第二例示性结构的一区域的垂直横截面图;
图11B为沿着图11A的水平平面B–B’的第二例示性结构的一区域的水平横截面图;
图12为根据本揭露内容的一实施例在交替式层堆叠形成之后的第二例示性结构的垂直横截面图,该交替式层堆叠包括与至少一个第一节点介电层交错的至少两个第一金属电极层及多个第一前侧金属接合垫;
图13为根据本揭露内容的一实施例在包含第二基板的第二层电容器组合件形成之后的第二例示性结构的垂直横截面图;
图14为根据本揭露内容的一替代实施例在包含第三基板的第三层电容器组合件形成之后的第二例示性结构的垂直横截面图;
图15为根据本揭露内容的一替代实施例在一互连级介电层及多个接触通孔结构形成之后的第二例示性结构的垂直横截面图;
图16为根据本揭露内容的一实施例的例示性晶片组合件的垂直横截面图,该例示性晶片组合件并有含有深沟槽电容器的半导体晶粒;
图17为说明本揭露内容的方法的一般处理步骤的流程图。
【符号说明】
6,32,106,132,206,232,332:介电性衬里
8:基板
9:深沟槽
9T:凸耳凹陷区域
10A,10B,20A,20B:金属电极层
15:节点介电层
30:第一交替式层堆叠
32L:介电性衬里层
32:介电性衬里
33L:金属填充材料层/金属氮化物层
33:金属接合垫/金属氮化物衬里
34L:金属填充材料层/金属层
34:金属接合垫/金属部分
36,136,236,336:电隔离的接合垫组合件
62:蚀刻终止介电层
70:互连级介电层
80A,80B:金属互连结构/接触通孔结构
90A,90B:金属互连结构/金属接合垫
82:圆柱形介电间隔物
100:第一层电容器组合件
101:前表面
102:背侧表面
108:基板
110A,110B,120A,120B:金属电极层
115:节点介电层
130:第二交替式层堆叠
133:金属接合垫/金属氮化物衬里
134:金属接合垫/金属部分
200:第二层电容器组合件
201:前表面
202:背侧表面
208:基板
210A,210B,220A,220B:金属电极层
215:节点介电层
230:第三交替式层堆叠
233:金属接合垫/金属氮化物衬里
234:金属接合垫/金属部分
300:第三层电容器组合件
301:前表面
302:背侧表面
333:金属接合垫/金属氮化物衬里
334:金属接合垫/金属部分
1000:晶粒
1500,2500:焊球
1710,1720,1730:步骤
2000:晶粒
3000:整合式扇出堆叠封装(InFO PoP)晶粒
B-B':水平平面
具体实施方式
以下揭示内容提供用于实施提供的标同特征的许多不同实施例或实例。组件及配置的特定实例将在下文描述以简化本揭露。当然,这些各者仅为实例且不欲为限制性的。举例而言,在随后的描述中的第一特征形成于第二特征上方或上可包括第一特征及第二特征是直接接触地形成的实施例,且亦可包括额外特征可形成于第一特征与第二特征之间,使得第一特征及第二特征不可直接接触的实施例。另外,本揭露可在各种实例中重复参考数字及/或字母。此重复是出于简单及清楚的目的且本身并不规定论述的各种实施例及/或组态之间的关系。
此外,为了方便用于描述如诸图中图示的一个元件或特征与另一元件或特征的关系的描述,在本文中可使用空间相关术语,诸如“在……下面”、“在……下”、“下部”、“在……之上”、“上部”及类似术语。空间相关术语意欲涵盖除了诸图中所描绘的定向以外的元件在使用或操作时的不同定向。设备可另外定向(旋转90度或处于其他定向),且本文中所使用的空间相关描述符可类似地加以相应解释。
本揭露内容是针对半导体装置,且确切地说,是针对多层深沟槽电容器及其形成方法。大电容电容器是半导体晶粒的电力供应电路中所要的。包括深沟槽电容器的电容器晶粒可附接至半导体晶粒以提供大电容电容器,该大电容电容器将并入至半导体晶粒的电力供应电路中。典型地,电容器晶粒的横向尺寸小于半导体晶粒的横向尺寸,且因此,电容器晶粒中的深沟槽电容器的电容是有限的。本揭露内容提供一种多层深沟槽结构,其中多个电容器组合件可彼此堆叠以提供具有大电容的电容器结构。现在参考本揭露内容的各种附图描述本揭露内容的各种态样。
参考图1,图示根据本揭露内容的一实施例的第一例示性结构,该第一例示性结构包含具有平坦顶表面的第一基板8。第一基板8可为包括半导体材料的半导体基板,且可具有至少10微米的厚度。第一基板8可具有一前表面及一背侧表面。第一基板8的前表面在本文中被称为第一前表面101,且第一基板8的背侧表面在本文中被称为第一背侧表面102。第一前表面101可垂直于第一背侧表面102。在一个实施例中,第一基板8可包括可购得的半导体晶圆,该半导体晶圆可在第一深沟槽形成之后分割成半导体晶粒。举例而言,第一基板8可包括半导体基板,该半导体基板包括单晶硅且具有在500微米至1,500微米的范围内的厚度。
垂直地延伸至第一基板8中的第一深沟槽9可通过在第一基板8的前侧表面上形成一图案化的蚀刻遮罩层来形成。该图案化的蚀刻遮罩层中的图案可转印至第一基板8的上部部分中。在该图案化的蚀刻遮罩层形成之前,诸如氧化硅垫层的一可选垫介电层(未示出)可在第一基板8的前侧表面(即,顶表面)上形成。在一例示性实施例中,该垫介电层可包括厚度在20nm至100nm的范围内的氧化硅层,尽管可使用更薄或更厚的垫介电层。
该图案化的蚀刻遮罩层可包括厚度在200nm至600nm的范围内的氮化硅层或硼硅酸盐玻璃(borosilicate glass,BSG)层,尽管不同材料及/或更小或更大的厚度亦可用于该可选垫介电层及该图案化的蚀刻遮罩层。该图案化的蚀刻遮罩层可通过沉积一毯覆蚀刻遮罩层、在该毯覆蚀刻遮罩层上方形成一微影图案化的光阻层以及使用诸如反应离子蚀刻制程的各向异性蚀刻制程在该毯覆蚀刻遮罩层中转印该微影图案化的光阻层中的图案。
可执行各向异性蚀刻制程以在第一基板8的上部部分中转印该图案化的蚀刻遮罩层中的图案以形成第一深沟槽9。举例而言,使用包括HBr、NF3、O2及SF6的气体的组合的反应离子蚀刻制程可用于形成第一深沟槽9。第一深沟槽9的深度可在2微米至20微米(诸如3微米至10微米)的范围内。每一第一深沟槽9的水平横截面形状可具有以下形状:圆形、椭圆形、矩形、圆角矩形、具有各种形状的内周边及外周边的环状或界定封闭体积的任何二维形状。一般地,自第一基板8的顶表面向下延伸的至少一个第一深沟槽9可在第一基板8中形成。至少一个第一深沟槽9可包含深度大于2微米的复数个第一深沟槽9。
一般地,可形成自第一前表面101朝着第一背侧表面102垂直地延伸的至少一个第一深沟槽9。在一个实施例中,至少一个第一深沟槽9可为复数个深沟槽9。深沟槽9的总数可例如在1至1,000,000(诸如1,000至10,000)的范围内,尽管亦可采用更小或更大的数目。
在一个实施例中,第一深沟槽9中的每一者可以均匀的宽度横向地伸长。每一第一深沟槽9的主导部分(诸如大于50%的整个区域)可具有足以容纳随后将形成的所有金属电极层及至少一个第一节点介电层的垂直延伸部分的宽度。举例而言,每一第一深沟槽9的主导部分可具有足以容纳至少两个第一金属电极层及至少一个第一节点介电层的垂直延伸部分的宽度。在一说明性实例中,每一第一深沟槽9的主导部分可具有在40nm至4,000nm(诸如200nm至800nm)的范围内的宽度,尽管亦可使用更小及更大的宽度。
光阻层可在形成第一深沟槽9的各向异性蚀刻制程之前移除,或可在形成第一深沟槽9的各向异性蚀刻制程期间消耗。该图案化的蚀刻遮罩层及该可选介电性垫层可随后例如通过诸如湿式蚀刻制程的相应各向同性蚀刻制程移除。
参考图2,介电性衬里6可在包括第一基板8的顶表面的第一基板8的实体暴露表面及第一深沟槽9的侧壁上形成。介电性衬里6可包括一介电材料,该介电材料提供随后将形成的第一深沟槽电容器与第一基板8之间的电隔离。举例而言,介电性衬里6可包括氧化硅、氮化硅、氮氧化硅及/或一介电金属氧化物。亦可使用在揭露内容的预期范畴内的其他合适材料。在一说明性实例中,介电性衬里6可包括通过包括硅的第一基板8的多个表面部分的热氧化形成的氧化硅层。介电性衬里6的厚度可在4nm至100nm的范围内,尽管亦可使用更小及更大的厚度。
第一金属电极层(10A、20A、10B、20B)与节点介电层15的第一交替式层堆叠30可通过相应的保形沉积制程形成。第一交替式层堆叠30包括至少两个第一金属电极层(10A、20A、10B、20B),该至少两个第一金属电极层(10A、20A、10B、20B)与至少一个第一节点介电层15交错且在第一基板8的顶表面上方连续地延伸且进入至少一个第一深沟槽9中的每一者中。第一交替式层堆叠30连续地延伸至每一第一深沟槽9中,且一空腔存在于每一第一深沟槽9的未填充体积中。一般地,至少两个第一金属电极层(10A、20A、10B、20B)及至少一个第一节点介电层15可通过相应的保形沉积制程沉积。
第一金属电极层(10A、20A、10B、20B)中的每一者可包括一金属材料,该金属材料可包含导电性金属氮化物、元素金属或金属间合金,及/或基本上由导电性金属氮化物、元素金属或金属间合金组成。在一个实施例中,每一第一金属电极层(10A、20A、10B、20B)包含导电性金属氮化物材料,及/或基本上由导电性金属氮化物材料组成,该导电性金属氮化物材料可为金属扩散障壁材料。举例而言,每一第一金属电极层(10A、20A、10B、20B)可包括诸如TiN、TaN或WN的导电性金属氮化物材料及/或可基本上由该导电性金属氮化物材料组成。亦可使用在揭露内容的预期范畴内的其他合适材料。
将金属扩散障壁材料用于第一金属电极层(10A、20A、10B、20B)可为有利的,此是因为金属元素扩散通过节点介电层15及/或通过介电性衬里6可导致深沟槽电容器的中毒效应。每一第一金属电极层(10A、20A、10B、20B)可通过诸如化学气相沉积(chemical vapordeposition,CVD)或原子层沉积(atomic layer deposition,ALD)的保形沉积制程形成。每一第一金属电极层(10A、20A、10B、20B)的厚度可在5nm至1,000nm(诸如20nm至300nm)的范围内,尽管亦可使用更小及更大的厚度。在一个实施例中,每一第一金属电极层(10A、20A、10B、20B)可具有相同的材料组合物及相同的厚度。在另一实施例中,每一第一金属电极层(10A、20A、10B、20B)可具有相同的材料组合物,但具有变化的厚度。在又一实施例中,每一第一金属电极层(10A、20A、10B、20B)可具有不同的材料组合物及相同的厚度。在又一实施例中,每一第一金属电极层(10A、20A、10B、20B)可具有不同的材料组合物及不同的厚度。
节点介电层15中的每一者可包括一节点介电材料,该节点介电材料可为介电常数大于7.9(此为氮化硅的介电常数)的介电性金属氧化物材料,即,「高k」介电性金属氧化物材料,或可包括氮化硅。举例而言,节点介电层15可包括介电性金属氧化物材料,诸如氧化铝、铝硅氧化物、氧化铪、铪硅氧化物、氧化锆、锆硅氧化物、铪锆氧化物、铪钽氧化物、铪钛氧化物、氧化钛、氧化钽、钽硅氧化物、氧化镧、镧硅氧化物、锶钛氧化物(strontiumtitanium oxide,STO)、钡钛氧化物(barium titanium oxide,BTO)、钡锶钛氧化物(bariumstrontium titanium oxide,BSTO)、钡锆氧化物、铪镧氧化物、前述各者的合金或硅酸盐及/或前述各者的层堆叠。在一个实施例中,节点介电层15可包括非晶形氧化铝层,该非晶质氧化铝层可在接触通孔结构形成之后随后退火成多晶形氧化铝材料。亦可使用在揭露内容的预期范畴内的其他合适材料。
每一节点介电层15可通过诸如化学气相沉积(chemical vapor deposition,CVD)或原子层沉积(atomic layer deposition,ALD)的保形沉积制程形成。每一节点介电层15的厚度可在1nm至30nm(诸如3nm至15nm)的范围内,尽管亦可使用更小及更大的厚度。在一个实施例中,每一节点介电层15可具有相同的材料组合物及相同的厚度。在另一实施例中,每一节点介电层15可具有相同的材料组合物,但具有变化的厚度。在又一实施例中,每一节点介电层15可具有不同的材料组合物及相同的厚度。在又一实施例中,每一节点介电层15可具有不同的材料组合物及不同的厚度。举例而言,在一实施例中,一第一节点介电层15可比一第二节点介电层15薄。第一金属电极层(10A、20A、10B、20B)的厚度与第一节点介电层15的厚度的比率可在3至100(诸如6至50及/或10至30)的范围内,尽管亦可采用更小及更大的比率。
每一第一金属电极层(10A、20A、10B、20B)的厚度的下限由第一金属电极层(10A、20A、10B、20B)的电阻判定。举例而言,在第一金属电极层(10A、20A、10B、20B)包括氮化钛的实施例中,节点介电层15的厚度的下限可为约3.8nm。节点介电层15的不同介电材料可提供节点介电层15的厚度的不同下限。每一节点介电层15的厚度的上限由深沟槽电容器中的电容减小判定。一般地,深沟槽电容器的电容与节点介电层15的厚度成反比。因此,在过量漏电流不存在的情况下,通常希望提供节点介电层15的较小厚度。在节点介电层15包括氮化硅的情况下,希望将节点介电层15的厚度限制为小于12nm(诸如小于9nm及/或小于6nm)的厚度。
每一节点介电层15的厚度的下限由区域漏电流密度判定。举例而言,在节点介电层15包括热氮化硅的情况下,第一金属电极层(10A、20A、10B、20B)的厚度的下限可为约24nm。第一金属电极层(10A、20A、10B、20B)的不同导电材料可提供第一金属电极层(10A、20A、10B、20B)的厚度的不同下限。每一第一金属电极层(10A、20A、10B、20B)的厚度的上限由深沟槽电容器中的横向尺寸判定。一般地,每一第一金属电极层(10A、20A、10B、20B)的厚度愈大,每一深沟槽电容器的横向尺寸愈大,且因此,单位面积的总电容愈小。因此,在深沟槽电容器中没有电阻率限制效能问题的情况下,通常希望提供第一金属电极层(10A、20A、10B、20B)的较低厚度。在第一金属电极层(10A、20A、10B、20B)包括氮化钛的实施例中,希望将第一金属电极层(10A、20A、10B、20B)的厚度限制为小于400nm(诸如小于200nm及/或小于100nm及/或小于50nm)的厚度。
在一说明性实例中,节点介电层15可具有在4nm至8nm的范围内的厚度,且第一金属电极层(10A、20A、10B、20B)可具有在48nm至200nm的范围内的厚度。在这些实施例中,第一金属电极层(10A、20A、10B、20B)的厚度与第一节点介电层15的厚度的比率可在6至50的范围内,尽管亦可采用更小及更大的比率。
在一个实施例中,至少两个第一金属电极层(10A、10B、20A、20B)包含至少三个第一金属电极层(10A、10B、20A、20B),且至少一个第一节点介电层15包含至少两个第一节点介电层15。第一金属电极层(10A、20A、10B、20B)的总数可在3至16(诸如4至8)的范围内。节点介电层15的总数可比第一金属电极层(10A、20A、10B、20B)的总数少一个。
尽管使用第一金属电极层(10A、20A、10B、20B)及节点介电层15的第一交替式层堆叠30包括四个第一金属电极层(10A、20A、10B、20B)及三个节点介电层15的一实施例来描述本揭露内容,但是本文中明确地考虑不同数目个第一金属电极层(10A、20A、10B、20B)及不同数目个节点介电层15可在第一交替式层堆叠30内使用的实施例。一般地,第一交替式层堆叠30可包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、20A、10B、20B),该些层可在形成于第一基板8中的至少一个第一深沟槽9中及上方形成。
第一金属电极层(10A、20A、10B、20B)可按沉积次序顺序地编号。举例而言,第一金属电极层(10A、10B、20A、20B)可包括第一主要金属电极层10A、第一次要金属电极层20A、第二主要金属电极层10B、第二次要金属电极层20B等。每一主要金属电极层(10A、10B)的图案化部分可随后用于形成充当深沟槽电容器的主要节点(即,第一节点)的主要电极组合件,且每一次要金属电极层(20A、20B)的图案化部分可随后用于形成充当深沟槽电容器的补充节点(即,第二节点)的补充电极组合件。第一金属电极层(10A、20A、10B、20B)的总数、第一金属电极层(10A、20A、10B、20B)的厚度及第一深沟槽9的宽度可经选择,使得每一第一深沟槽9的整个体积的主导部分(即,大于50%)或全部可用第一交替式层堆叠30填充,而非完全填充第一深沟槽9。在第一深沟槽9中存在任何空隙的实施例中,介电性填充材料层(未示出)可沉积以填充或部分地填充第一深沟槽9的剩余空隙。
参考图3,一光阻层(未示出)可涂覆在第一例示性结构上方,且可经微影图案化以在不上覆于第一深沟槽9的区域中形成开口。每一开口可具有垫的形状,且可具有在500nm至100微米(诸如1微米至30微米)的范围内的横向尺寸,尽管亦可采用更小及更大的横向尺寸。
可执行各向异性蚀刻制程以将该光阻层中的该些开口的图案转印至第一交替式层堆叠30的水平延伸部分中及第一基板8的上部部分中。可形成延伸至第一基板8的上部部分中的垫空腔。随后,可例如通过灰化将该光阻层移除。该些垫空腔可具有矩形、圆形或圆角矩形的水平横截面形状。
介电性衬里层32L可保形地沉积在该些垫空腔中及第一交替式层堆叠30的水平延伸部分上方。介电性衬里层32L包括诸如氧化硅的介电材料,且可具有在20nm至600nm的范围内的厚度,尽管亦可采用更小及更大的厚度。
至少一个金属填充材料层(33L、34L)可沉积在介电性衬里层32L上方。至少一个金属填充材料层(33L、34L)可包括金属氮化物层33L及金属层34L。金属氮化物层33L可包括诸如TiN、TaN及/或WN的导电性金属氮化物材料,且可具有在5nm至100nm的范围内的厚度,尽管不同材料及/或更小或更大的厚度亦可用于该金属氮化物层。金属层34L可包括低电阻率金属材料,该金属材料可为元素金属(诸如Cu)或可经由金属至金属接合而接合至另一金属材料的金属间合金材料。
参考图4,可执行平坦化制程以自在包括第一前表面101的水平平面之上移除材料部分。至少一个金属填充材料层(33L、34L)、介电性衬里层32L及第一交替式层堆叠30的部分将自第一基板8的第一前表面101之上移除。至少一个金属填充材料层(33L、34L)、介电性衬里层32L及第一交替式层堆叠30的剩余部分嵌入第一基板8内,且位于第一前表面101与第一背侧表面102之间。第一交替式层堆叠30的该些剩余部分包含至少一个第一深沟槽电容器。介电性衬里层32L的该些剩余部分包含介电性衬里32。金属氮化物层33L的该些剩余部分包含金属氮化物衬里33。金属层34L的该些剩余部分包含金属部分34。每一金属部分34的厚度可在200nm至5,000nm的范围内,尽管亦可采用更小及更大的厚度。介电性衬里32、金属氮化物衬里33及金属部分34的每一连续组合构成电隔离的接合垫组合件36。因此,每一电隔离的接合垫组合件36包括相应的第一金属接合垫(33、34)及相应的介电性衬里32。金属氮化物衬里33及金属部分34的每一连续组合构成金属接合垫(33、34)。每一金属接合垫(33、34)的长度宽度比率可在1/4至4(诸如1/2至2及/或0.9至1.1(例如,1.0))的范围内,尽管亦可采用更小及更大的比率。每一金属接合垫(33、34)的长度高度比率可在1/2h至30(诸如1至10及/或2至4)的范围内,尽管亦可采用更小及更大的比率。
一般地,每一金属接合垫(33、34)的长度及宽度由电隔离的深沟槽的密度来限制。可采用两组金属接合垫(33、34)以提供至每一深沟槽电容器的电连接。在一说明性实例中,金属接合垫(33、34)可具备正方形或圆角正方形(即,通过将四个角磨圆而自正方形修改的形状)的水平横截面形状,且每一对面对的侧壁的壁至壁距离(在正方形水平横截面形状的情况下,该距离与侧壁的长度相同)可在1微米至20微米的范围内。在一个实施例中,每一金属接合垫(33、34)可具有在1微米至2微米的范围内的厚度。因此,每一金属接合垫(33、34)的长度高度比率可在1至10的范围内,尽管亦可采用更小及更大的比率。
一般地,每一第一深沟槽电容器包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、10B、20A、20B)。第一金属接合垫(33、34)可位于第一前表面101上及下方。位于第一前表面101与第一背侧表面102之间的材料部分的组合构成第一层电容器组合件100。在一个实施例中,第一交替式层堆叠30内的每一层横向地围绕第一交替式层堆叠30内的任何其他层,或由第一交替式层堆叠30内的任何其他层横向地围绕。
参考图5,第二层电容器组合件200可通过执行与用于形成第一层电容器组合件100的处理步骤集合相同的处理步骤集合而提供。在一个实施例中,第二层电容器组合件200可为第一层电容器组合件的复制品。第二层电容器组合件200包括至少一个第二深沟槽电容器及多个金属接合垫,该些金属接合垫随后接合至该些第一金属接合垫且在本文中被称为第二金属接合垫(133、134)。每一第二金属接合垫(133、134)可包括金属氮化物衬里133及金属部分134。
一般地,每一第二深沟槽电容器包括介电性衬里106,该介电性衬里106可包括提供随后将形成的第一深沟槽电容器与第二基板108之间的电隔离的介电材料。举例而言,介电性衬里106可包括氧化硅、氮化硅、氮氧化硅及/或一介电金属氧化物。亦可使用在揭露内容的预期范畴内的其他合适材料。在一说明性实例中,介电性衬里106可包括通过包括硅的第二基板108的多个表面部分的热氧化形成的氧化硅层。介电性衬里106的厚度可在4nm至100nm的范围内,尽管亦可使用更小及更大的厚度。
第二深沟槽电容器包括第二交替式层堆叠130,该第二交替式层堆叠130具有介电性衬里106及与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B)。举例而言,第二金属电极层(110A、110B、120A、120B)可包括第一主要金属电极层110A、第一次要金属电极层120A、第二主要金属电极层110B、第二次要金属电极层120B等。第二金属接合垫(133、134)可位于第二基板108的顶表面上及下方。每一电隔离的接合垫组合件136可包括相应的第二金属接合垫(133、134)及相应的介电性衬里132。
参考图6,第二层电容器组合件200可随后以颠倒位置接合至第一层电容器组合件100。因此,第二层电容器组合件200的水平顶表面在本文中被称为第二背侧表面,且第二层电容器组合件200的水平底表面在本文中被称为第二前表面。该第二前表面及该第二背侧表面彼此平行。一般地,包括与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B)的至少一个第二交替式层堆叠130可在第二基板108内形成。第二金属接合垫(133、134)位于该第二背侧表面上及下方。第二金属接合垫(133、134)的图案可为第一金属接合垫(33、34)的图案的镜像图案。第二深沟槽电容器的图案可为第一深沟槽电容器的图案的镜像图案。每一第二金属电极层(110A、110B、120A、120B)接触第一金属电极层(10A、10B、20A、20B)中的相应第一金属电极层。
参考图7,第二层电容器组合件200的背侧(即,如图7中图示的顶侧)可例如通过研磨、抛光、各向异性蚀刻制程、各向同性蚀刻制程或其组合来移除。举例而言,可采用研磨制程以移除上覆于第二交替式层堆叠130的最上表面的第二基板108的主导部分,且可执行化学机械平坦化(chemical mechanical planarization,CMP)制程以同时移除第二基板108及第二交替式层堆叠130的二维部分。第二交替式层堆叠130内的每一层可在CMP制程之后实体地暴露。一般地,第二基板108可经薄化,使得第二交替式层堆叠130内的每一层在第二基板108的薄化侧上实体地暴露,该薄化侧可为如图7中图示的第二基板108的顶侧,或可颠倒地定位。在一个实施例中,第二基板108的经抛光表面可包括第二前表面201。接触第一基板8的第一前表面101的第二基板108的表面包含第二背侧表面202。一般地,通过薄化第二基板108提供的第二基板108的平坦化表面可包含第二前表面201及第二背侧表面202中的一者。
第一例示性结构包含第一层电容器组合件100及第二层电容器组合件200。第一层电容器组合件100包含:第一基板8,该第一基板8具有彼此平行的第一前表面101及第一背侧表面102;第一交替式层堆叠30,该第一交替式层堆叠30嵌入第一基板8内且包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、10B、20A、20B);及位于第一前表面101上的第一金属接合垫(33、34)。第二层电容器组合件200包含:第二基板108,该第二基板108具有彼此平行的第二前表面201及第二背侧表面202;第二交替式层堆叠130,该第二交替式层堆叠130嵌入该第二基板201内且包括与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B);及第二金属接合垫(133、134),该些第二金属接合垫(133、134)位于第二背侧表面202上且接合至第一金属接合垫(33、34)。
至少两个第一金属电极层(10A、10B、20A、20B)及至少一个第一节点介电层15中的每一者包含自第一前表面101朝着第一背侧表面102延伸的一相应垂直延伸部分。至少两个第二金属电极层(110A、110B、120A、120B)及至少一个第二节点介电层115中的每一者包含自第二前表面201延伸至第二背侧表面202的一相应垂直延伸部分。
根据本揭露内容的一实施例,图8A为在一互连级介电层及多个接触通孔结构形成之后的第一例示性结构的一区域的垂直横截面图。图8B为沿着图8A的水平平面B-B'的第一例示性结构的一区域的水平横截面图。不位于水平平面B-B'内的结构的位置以虚线图示。
参考图8A及图8B,蚀刻终止介电层62可沉积在第二前表面201上,且至少一个互连级介电层70可沉积在蚀刻终止介电层62上方。金属互连结构(80A、80B、90A、90B)可在至少一个互连级介电层70中形成。金属互连结构(80A、80B、90A、90B)可包括接触第二金属电极层(110A、110B、120A、120B)的第一子集的第一接触通孔结构80A,及接触第二金属电极层(110A、110B、120A、120B)的第二子集的第二接触通孔结构80B。接触通孔结构(80A、80B)中的每一者可电连接至至少两个第一金属电极层(10A、10B、20A、20B)中的相应第一金属电极层与至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层的集合。金属互连结构(80A、80B、90A、90B)可包括金属接合垫(90A、90B),该些金属接合垫(90A、90B)可包括可电连接至第一接触通孔结构80A的第一金属接合垫90A,及可电连接至第二接触通孔结构80B的第二金属接合垫90B。
参考图9,第一例示性结构的一替代组态可通过在第二层电容器组合件200的前侧上形成额外金属接合垫而自图7的第一例示性结构产生。举例而言,一光阻层可涂覆在第二层电容器组合件200的第二前表面201上方,且可经微影图案化以在处于第二交替式层堆叠130的区域外的区域中形成开口。一介电性衬里层及至少一种金属材料层可沉积在垫空腔中,且可随后经平坦化以在第二层电容器组合件200的第二前表面201上及下方形成电隔离的接合垫组合件236。每一电隔离的接合垫组合件可包括相应的第三金属接合垫(233、234)及相应的介电性衬里232。每一第三金属接合垫(233、234)可包括金属氮化物衬里233及金属部分234。
参考图10,第三层电容器组合件300可通过执行与用于形成如图8A、图8B所示的第二层电容器组合件200的处理步骤集合相同的处理步骤集合来提供,修改之处为将第三层电容器组合件300附接至图9的第二层电容器组合件200。在一个实施例中,第三层电容器组合件300可为第二层电容器组合件200的复制品。第三层电容器组合件300包括至少一个第三深沟槽电容器及多个金属接合垫,该些金属接合垫可接合至第三金属接合垫(233、234)且在本文中被称为第四金属接合垫(333、334)。每一第四金属接合垫(333、334)可包括金属氮化物衬里333及金属部分334。
一般地,每一第三深沟槽电容器包括介电性衬里206,该介电性衬里206可包括提供随后将形成的第一深沟槽电容器与第三基板208之间的电隔离的介电材料。举例而言,介电性衬里206可包括氧化硅、氮化硅、氮氧化硅及/或一介电金属氧化物。亦可使用在揭露内容的预期范畴内的其他合适材料。在一说明性实例中,介电性衬里206可包括通过包括硅的第三基板208的多个表面部分的热氧化形成的氧化硅层。介电性衬里206的厚度可在4nm至100nm的范围内,尽管亦可使用更小及更大的厚度。
第三深沟槽电容器包括第三交替式层堆叠230,该第三交替式层堆叠230具有与至少一个第三节点介电层215交错的至少两个第三金属电极层(210A、210B、220A、220B)。举例而言,第三金属电极层(210A、210B、220A、220B)可包括第一主要金属电极层210A、第一次要金属电极层220A、第二主要金属电极层210B、第二次要金属电极层220B等。第四金属接合垫(333、334)可位于第三基板208的底表面上及之上。每一电隔离的接合垫组合件336可包括相应的第四金属接合垫(333、334)及相应的介电性衬里332。
第三层电容器组合件300可随后接合至第二层电容器组合件200。第三层电容器组合件300的水平顶表面由于接合至第二层电容器组合件200而在本文中被称为第三前表面301,且第三层电容器组合件300的水平底表面由于接合至第二层电容器组合件200而在本文中被称为第三背侧表面302。第三前表面301及第三背侧表面302可彼此平行。一般地,包括与至少一个第三节点介电层215交错的至少两个第三金属电极层(210A、210B、220A、220B)的至少一个第三交替式层堆叠230可在第三基板208内形成。
随后,图8A及图8B的处理步骤可在做必要修改后执行以形成蚀刻终止介电层62、至少一个互连级介电层70及金属互连结构(80A、80B、90A、90B)。金属互连结构(80A、80B、90A、90B)可包括接触第三金属电极层(210A、210B、220A、220B)的第一子集的第一接触通孔结构80A,及接触第三金属电极层(210A、210B、220A、220B)的第二子集的第二接触通孔结构80B。接触通孔结构(80A、80B)中的每一者电连接至至少两个第一金属电极层(10A、10B、20A、20B)中的相应第一金属电极层、至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层及至少两个第三金属电极层(210A、210B、220A、220B)中的相应第三金属电极层的集合。金属互连结构(80A、80B、90A、90B)可包括金属接合垫(90A、90B),该些金属接合垫(90A、90B)可包括电连接至第一接触通孔结构80A的第一金属接合垫90A,及电连接至第二接触通孔结构80B的第二金属接合垫90B。
根据本揭露内容的一实施例,图11A为在多个深沟槽及至少一个凸耳凹陷区域形成之后的第二例示性结构的一区域的垂直横截面图。图11B为沿着图11A的水平平面B–B’的第二例示性结构的一区域的水平横截面图。参考图11A及图11B,根据本揭露内容的一实施例的第二例示性结构可通过形成至少一个凸耳凹陷区域9T而自图1的第一例示性结构产生。每一凸耳凹陷区域9T联接至第一深沟槽9的上端,且具有小于随后将形成的第一交替式层堆叠(金属电极层10A、10B、20A、20B)的总厚度的厚度。在一个实施例中,每一凸耳凹陷区域9T的深度可经选择,使得第一节点介电层15的水平延伸部分可在包括第一前表面101的水平平面内形成。一般地,每一凸耳凹陷区域9T具有小于随后将形成的第一交替式层堆叠内的所有层的厚度的总和的深度,且联接至至少一个第一深沟槽9中的相应第一深沟槽的上部部分。举例而言,每一凸耳凹陷区域9T的深度可在10nm至400nm(诸如20nm至200nm)的范围内,尽管亦可采用更小及更大的深度。每一凸耳凹陷区域9T的横向范围可与随后将形成的第一交替式层堆叠(金属电极层10A、10B、20A、20B)的总厚度相似。
参考图12,可随后执行图2至图4的处理步骤以形成第一层电容器组合件100,该第一层电容器组合件100嵌有至少一个第一深沟槽电容器。一般地,每一第一深沟槽电容器包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、10B、20A、20B)。第一金属接合垫(33、34)可位于第一前表面101上及下方。在一个实施例中,第一交替式层堆叠30内的每一层横向地围绕第一交替式层堆叠30内的任何其他层,或由第一交替式层堆叠30内的任何其他层横向地围绕。
由于第一深沟槽9中的至少一个凸耳凹陷区域及第一交替式层堆叠30的横向延伸部分的存在,图11中图示的第一层电容器组合件100可与图4的第一层电容器组合件100实质上相同。在一个实施例中,第一金属电极层(10A、10B、20A、20B)中的至少一者及/或每一者包含形成于凸耳凹陷区域9T中的相应横向延伸部分。第一金属电极层(10A、10B、20A、20B)的每一横向延伸部分在本文中被称为凸耳部分。
在一个实施例中,第一深沟槽9的凸耳凹陷区域9T的高度可经选择,使得第一节点介电层15的水平延伸部分的水平表面可位于包括第一前表面101的水平平面内。在一个实施例中,第一主要金属电极层10A的凸耳部分可接触水平延伸部分的底表面,第一节点介电层15具有实体地暴露的水平表面。在一个实施例中,第二主要金属电极层10B的凸耳部分可接触水平延伸部分的底表面,第一节点介电层15具有实体地暴露的水平表面。在一个实施例中,第一次要金属电极层20A的凸耳部分可接触水平延伸部分的底表面,第一节点介电层15具有实体地暴露的水平表面。在一个实施例中,第二次要金属电极层20B的凸耳部分可接触水平延伸部分的底表面,第一节点介电层15具有实体地暴露的水平表面。一般地,第一金属电极层(10A、10B、20A、20B)中的每一者可具有一凸耳部分,该凸耳部分水平地横向延伸,且下伏于且接触具有实体地暴露的表面的第一节点介电层15的水平延伸部分。
参考图13,第二层电容器组合件200可通过执行与用于形成图12的第一层电容器组合件100的处理步骤集合相同的处理步骤集合而形成,修改之处为凸耳凹陷区域9T的图案。第二层电容器组合件200包括至少一个第二深沟槽电容器。第二层电容器组合件200中的第二深沟槽电容器的图案可与第一层电容器组合件100中的第一深沟槽电容器的图案相同。每一第二深沟槽电容器包括第二交替式层堆叠130,该第二交替式层堆叠130具有与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B)。举例而言,第二金属电极层(110A、110B、120A、120B)可包括第一主要金属电极层110A、第一次要金属电极层120A、第二主要金属电极层110B、第二次要金属电极层120B等。第二金属接合垫(133、134)可位于第二基板108的顶表面上及下方。每一电隔离的接合垫组合件136可包括相应的第二金属接合垫(133、134)及相应的介电性衬里132。在一个实施例中,第二金属电极层(110A、110B、120A、120B)中的至少一者及/或每一者包含形成于凸耳凹陷区域中的相应横向延伸部分。第二金属电极层(110A、110B、120A、120B)的每一横向延伸部分在本文中被称为凸耳部分。第二金属电极层(110A、110B、120A、120B)的凸耳部分的区域可与第一金属电极层(10A、10B、20A、20B)的凸耳部分的区域横向地偏移,即,不重叠。
电隔离的接合垫组合件236可在第二层电容器组合件200的第二前表面201上及下方形成。每一电隔离的接合垫组合件可包括相应的第三金属接合垫(233、234)及相应的介电性衬里232。每一第三金属接合垫(233、234)可包括金属氮化物衬里233及金属部分234。
参考图14,图10的处理步骤可在做必要修改后执行以形成第三层电容器组合件300。在一个实施例中,第三金属电极层(210A、210B、220A、220B)中的至少一者及/或每一者包含形成于凸耳凹陷区域中的相应横向延伸部分。第三金属电极层(210A、210B、220A、220B)的每一横向延伸部分在本文中被称为凸耳部分。
参考图15,蚀刻终止介电层62可沉积在第三前表面301上,且至少一个互连级介电层70可沉积在蚀刻终止介电层62上方。金属互连结构(80A、80B、90A、90B)可在至少一个互连级介电层70中形成。金属互连结构(80A、80B、90A、90B)可包括接触第三金属电极层(210A、210B、220A、220B)的第一子集的第一接触通孔结构80A,及接触第三金属电极层(210A、210B、220A、220B)的第二子集的第二接触通孔结构80B。接触通孔结构(80A、80B)中的每一者电连接至至少两个第一金属电极层(10A、10B、20A、20B)中的相应第一金属电极层、至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层及至少两个第三金属电极层(210A、210B、220A、220B)中的相应第三金属电极层的集合。金属互连结构(80A、80B、90A、90B)可包括金属接合垫(90A、90B),该些金属接合垫(90A、90B)可包括电连接至第一接触通孔结构80A的第一金属接合垫90A,及电连接至第二接触通孔结构80B的第二金属接合垫90B。
在一个实施例中,第一通孔空腔可穿过至少一个互连级介电层70、第三基板208及第二基板108且至相应的第一金属电极层(10A、10B、20A、20B)的凸耳部分的顶表面上而形成。在一个实施例中,第二通孔空腔可穿过至少一个互连级介电层70及第三基板208且至相应的第二金属电极层(110A、110B、120A、120B)的凸耳部分的顶表面上而形成。在一个实施例中,第三通孔空腔可穿过至少一个互连级介电层70及至相应的第三金属电极层(210A、210B、220A、220B)的凸耳部分的顶表面上而形成。该些第一通孔空腔、该些第二通孔空腔及该些第三通孔空腔可顺序地或同时地形成。金属电极层在形成各种通孔空腔期间可用作蚀刻终止层。一保形介电材料层可沉积在该些通孔空腔中且可经各向异性蚀刻以形成圆柱形介电间隔物82。接触通孔结构(80A、80B)可在金属电极层的相应金属电极层上的通孔空腔的剩余体积中形成。
参考图16,图示来源于第一例示性结构的半导体晶粒的非限制性例示性应用。第一半导体晶粒1000可通过执行图1至图8B、图1至图7、图9及图10或图11A至图14的处理步骤来提供。第一半导体晶粒1000可附接至第二半导体晶粒2000的底部侧。举例而言,第二半导体晶粒2000可为晶片上系统(system-on-a-chip,SoC)晶粒2000,该SoC晶粒2000可经由焊球2500的一阵列接合至整合式扇出堆叠封装(integrated fan-out package on package,InFO PoP)晶粒3000。第二半导体晶粒2000可经由焊球1500的另一阵列接合至另一模组,诸如印刷电路板(printed circuit board,PCB)。半导体晶粒1000中的深沟槽电容器可用于使第二半导体晶粒2000中的电力供应系统稳定。
参考所有附图且根据本揭露内容的各种实施例,提供一种电容器结构,该电容器结构包含:第一层电容器组合件100,该第一层电容器组合件100包含:第一基板8,该第一基板8具有彼此平行的第一前表面101及第一背侧表面102;第一交替式层堆叠30,该第一交替式层堆叠30嵌入第一基板8内且包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、10B、20A、20B);及位于第一前表面101上的第一金属接合垫(33、34);及第二层电容器组合件200,该第二层电容器组合件200包含:第二基板108,该第二基板108具有彼此平行的第二前表面201及第二背侧表面202;第二交替式层堆叠130,该第二交替式层堆叠130嵌入第二基板108内且包括与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B);及第二金属接合垫(133、134),该些第二金属接合垫(133、134)位于第二背侧表面202上且接合至第一金属接合垫(33、34);其中至少两个第一金属电极层(10A、10B、20A、20B)中的每一者接触至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层。
在一个实施例中,第一前表面101在一水平平面内接触第二背侧表面202,在该水平平面中,至少两个第二金属电极层(110A、110B、120A、120B)接触至少两个第一金属电极层(10A、10B、20A、20B)。
在一个实施例中,第二交替式层堆叠130内的每一层自第二前表面201连续地延伸至第二背侧表面202。在一个实施例中,第一交替式层堆叠30自第一前表面101延伸至第一基板8中且具有小于第一前表面101与第一背侧表面102之间的垂直距离的第一垂直范围。在一个实施例中,该第一垂直范围在2微米至20微米的范围内;且第二前表面201与第二背侧表面202之间的垂直距离在2微米至20微米的范围内。
在一个实施例中,至少两个第一金属电极层(10A、10B、20A、20B)及至少一个第一节点介电层15中的每一者包含自第一前表面101朝着第一背侧表面102延伸的一相应垂直延伸部分;且至少两个第二金属电极层(110A、110B、120A、120B)及至少一个第二节点介电层115中的每一者包含自第二前表面201延伸至第二背侧表面202的一相应垂直延伸部分。
在一个实施例中,该电容器结构包含:互连级介电层70,该互连级介电层70上覆于第二基板108;及接触通孔结构(80A、80B),该些接触通孔结构(80A、80B)垂直地延伸穿过互连级介电层70且电连接至至少两个第一金属电极层(10A、10B、20A、20B)中的相应第一金属电极层及至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层。
在一个实施例中,至少两个第一金属电极层(10A、10B、20A、20B)及至少两个第二金属电极层(110A、110B、120A、120B)包含导电性金属氮化物、元素金属或金属间合金;至少一个第一节点介电层15及至少一个第二节点介电层115包含介电性金属氧化物或氮化硅;且第一基板8及第二基板108包含半导体基板。
在一个实施例中,第一交替式层堆叠30内的每一层横向地围绕第一交替式层堆叠30内的任何其他层,或由第一交替式层堆叠30内的任何其他层横向地围绕;且第二交替式层堆叠130内的每一层横向地围绕第二交替式层堆叠130内的任何其他层,或由第二交替式层堆叠130内的任何其他层横向地围绕。
在一个实施例中,至少两个第一金属电极层(10A、10B、20A、20B)包含至少三个第一金属电极层(10A、10B、20A、20B);至少两个第二金属电极层(110A、110B、120A、120B)包含至少三个第二金属电极层(110A、110B、120A、120B);至少一个第一节点介电层15包含至少两个第一节点介电层15;且至少一个第二节点介电层115包含至少两个第二节点介电层115。
根据本揭露内容的另一态样,提供一种电容器结构,该电容器结构包含:第一层电容器组合件100,该第一层电容器组合件100包含:第一基板8,该第一基板8具有彼此平行的第一前表面101及第一背侧表面102;及第一交替式层堆叠30,该第一交替式层堆叠30嵌入第一基板8内且包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、10B、20A、20B),其中至少两个第一金属电极层(10A、10B、20A、20B)中的一者包含平行于第一前表面101延伸的一凸耳部分;第二层电容器组合件200,该第二层电容器组合件200包含:第二基板108,该第二基板108具有彼此平行的第二前表面201及第二背侧表面202;及第二交替式层堆叠130,该第二交替式层堆叠130嵌入第二基板108内且包括与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B);及接触通孔结构(80A、80B),该接触通孔结构(80A、80B)垂直地延伸穿过第二基板108且接触至少两个第一金属电极层(10A、10B、20A、20B)中的该一者的凸耳部分的顶表面。
在一个实施例中,至少两个第一金属电极层(10A、10B、20A、20B)中的每一者在第一前表面101接触第二背侧表面202的界面处接触至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层。
在一个实施例中,该电容器结构包含:第一金属接合垫(33、34),该些第一金属接合垫(33、34)嵌入第一基板8中;及第二金属接合垫(133、134),该些第二金属接合垫(133、134)嵌入第二基板108中且在一水平平面内接合至第一金属接合垫(33、34)中的相应第一金属接合垫,第一前表面101接触第二背侧表面202位于该水平平面中。
图17为说明用于制造半导体结构的方法的一般处理步骤的流程图。参考步骤1710及图1至图4、图9及图11A至图12,形成第一层电容器组合件100,该第一层电容器组合件100包含:第一基板8,该第一基板8具有彼此平行的第一前表面101及第一背侧表面102;第一交替式层堆叠30,该第一交替式层堆叠30嵌入第一基板8内且包括与至少一个第一节点介电层15交错的至少两个第一金属电极层(10A、10B、20A、20B);及位于第一前表面101上的第一金属接合垫(33、34)。参考步骤1720及图5、图9及图13,可形成第二层电容器组合件200,该第二层电容器组合件200包含:第二基板108,该第二基板108具有彼此平行的第二前表面201及第二背侧表面202;第二交替式层堆叠130,该第二交替式层堆叠130嵌入第二基板108内且包括与至少一个第二节点介电层115交错的至少两个第二金属电极层(110A、110B、120A、120B);及位于第二背侧表面202上的第二金属接合垫(133、134)。参考步骤1730及图6、图7、图9及图13,第二金属接合垫(133、134)可接合至第一金属接合垫(33、34)。至少两个第一金属电极层(10A、10B、20A、20B)中的每一者接触至少两个第二金属电极层(110A、110B、120A、120B)中的相应第二金属电极层。在一个实施例中,形成该第一层电容器组合件包含:形成至少一个第一深沟槽,该至少一个第一深沟槽自该第一前表面朝着该第一背侧表面垂直地延伸;将该第一交替式层堆叠沉积至该至少第一深沟槽中及该第一前表面上方;以及自包括该第一前表面的一水平平面之上移除该第一交替式层堆叠的多个部分。在一个实施例中,形成该第一层电容器组合件包含:形成穿过该第一交替式层堆叠的多个水平延伸部分且进入该第一基板的一上部部分中的多个垫空腔;将至少一种金属材料沉积至该些垫空腔中;以及在自包括该第一前表面的该水平平面之上移除该第一交替式层堆叠的该些部分的同时,自包括该第一前表面的该水平平面之上移除该至少一种金属材料的多个部分,其中该至少一种金属材料的多个剩余部分包含该些第一金属接合垫。在一个实施例中,形成该第二层电容器组合件包含:形成至少一个第二深沟槽至该第二基板中,该至少一个第二深沟槽具有小于该第二基板的一厚度的一深度;将该第二交替式层堆叠沉积至该至少一个第二深沟槽中;以及自该至少一个第二深沟槽外移除该第二交替式层堆叠的多个水平延伸部分。在一个实施例中,其中形成该第二层电容器组合件包含薄化该第二基板,使得该第二交替式层堆叠内的每一层在该第二基板的一薄化侧上实体地暴露;以及通过薄化该第二基板提供的该第二基板的一平坦化表面包含该第二前表面及该第二背侧表面中的一者。在一个实施例中,方法进一步包含:在该至少一个第一深沟槽中的一者中形成一凸耳凹陷区域,其中该凸耳凹陷区域具有小于该第一交替式层堆叠内的所有层的厚度的一总和的一深度且联接至该至少一个第一深沟槽中的该一者的一上部部分,且该第一交替式层堆叠沉积在该凸耳凹陷区域中;在将该些第二金属接合垫接合至该些第一金属接合垫之后,形成穿过该第二基板且在该凸耳凹陷区域内的该至少两个第一金属电极层中的一者的一部分上的一接触通孔结构。在一个实施例中,方法进一步包含:在该第二层电容器组合件上方形成一互连级介电层;以及穿过该互连级介电层形成多个接触通孔结构,其中该些接触通孔结构中的每一者电连接至该至少两个第一金属电极层中的一相应第一金属电极层及该至少两个第二金属电极层中的一相应第二金属电极层的一集合。
可采用本揭露内容的各种实施例以提供一种多层深沟槽结构,其中多个电容器组合件(100、200、300)是垂直地堆叠。尽管采用两个电容器组合件(100、200)或三个电容器组合件(100、200、300)是垂直地堆叠的实施例来描述本揭露内容,但本文中明确地考虑四个或更多个电容器组合件是垂直地堆叠的实施例。堆叠多个电容器组合件可增大包括多个电容器组合件(100、200、300)的堆叠的半导体晶粒内的电容器结构的总电容,且可用于在有限面积内提供具有高电容的电容器晶粒。
前述内容概述几个实施例的特征,使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解,该些技术者可容易将本揭露用作为设计或修改用于实现与本文中介绍的实施例的相同目的及/或达成与本文中介绍的实施例的相同优点的其他制程及结构的基础。熟悉此项技术者亦应认识到,这些等效构造不背离本揭露的精神及范畴,且该些技术者可在不背离本揭露的精神及范畴的情况下作出本文中的各种改变、取代及改动。
Claims (10)
1.一种电容器结构,其特征在于,包含:
一第一层电容器组合件,包含:
一第一基板,具有彼此平行的一第一前表面及一第一背侧表面;
一第一交替式层堆叠,嵌入该第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层;以及
多个第一金属接合垫,位于该第一前表面上;以及
一第二层电容器组合件,包含:
一第二基板,具有彼此平行的一第二前表面及一第二背侧表面;
一第二交替式层堆叠,嵌入该第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层;以及
多个第二金属接合垫,位于该第二背侧表面上且接合至该些第一金属接合垫,
其中该至少两个第一金属电极层中的每一者接触该至少两个第二金属电极层中的一相应第二金属电极层。
2.根据权利要求1所述的电容器结构,其特征在于,该第一前表面在一水平平面内接触该第二背侧表面,在该水平平面中,该至少两个第二金属电极层接触该至少两个第一金属电极层。
3.根据权利要求1所述的电容器结构,其特征在于,其中:
该至少两个第一金属电极层及该至少一个第一节点介电层中的每一者包含自该第一前表面朝着该第一背侧表面延伸的一相应垂直延伸部分;以及
该至少两个第二金属电极层及该至少一个第二节点介电层中的每一者包含自该第二前表面延伸至该第二背侧表面的一相应垂直延伸部分。
4.根据权利要求1所述的电容器结构,其特征在于,进一步包含:
一互连级介电层,上覆于该第二基板;以及
多个接触通孔结构,垂直地延伸穿过该互连级介电层且电连接至该至少两个第一金属电极层中的一相应第一金属电极层及该至少两个第二金属电极层中的一相应第二金属电极层。
5.一种电容器结构,其特征在于,包含:
一第一层电容器组合件,包含:
一第一基板,具有彼此平行的一第一前表面及一第一背侧表面;以及
一第一交替式层堆叠,嵌入该第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层其中该至少两个第一金属电极层中的一者包含平行于该第一前表面延伸的一凸耳部分;
一第二层电容器组合件,包含:
一第二基板,具有彼此平行的一第二前表面及一第二背侧表面;以及
一第二交替式层堆叠,嵌入该第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层;以及
一接触通孔结构,垂直地延伸穿过该第二基板且接触该至少两个第一金属电极层中的该第一金属电极层的该凸耳部分的一顶表面。
6.根据权利要求5所述的电容器结构,其特征在于,该至少两个第一金属电极层中的每一者在该第一前表面接触该第二背侧表面的一界面处接触该至少两个第二金属电极层中的一相应第二金属电极层。
7.根据权利要求5所述的电容器结构,其特征在于,进一步包含:
多个第一金属接合垫,嵌入该第一基板中;以及
多个第二金属接合垫,嵌入该第二基板中且在该第一前表面接触该第二背侧表面所在的一水平平面内接合至该些第一金属接合垫中的一相应第一金属接合垫。
8.一种制造电容器结构的方法,其特征在于,包含:
形成一第一层电容器组合件,该第一层电容器组合件包含具有彼此平行的一第一前表面及一第一背侧表面的一第一基板、嵌入该第一基板内且包括与至少一个第一节点介电层交错的至少两个第一金属电极层的一第一交替式层堆叠以及位于该第一前表面上的多个第一金属接合垫;
形成一第二层电容器组合件,该第二层电容器组合件包含具有彼此平行的一第二前表面及一第二背侧表面的一第二基板、嵌入该第二基板内且包括与至少一个第二节点介电层交错的至少两个第二金属电极层的一第二交替式层堆叠以及位于该第二背侧表面上的多个第二金属接合垫;以及
将该些第二金属接合垫接合至该些第一金属接合垫,其中该至少两个第一金属电极层中的每一者接触该至少两个第二金属电极层中的一相应第二金属电极层。
9.根据权利要求8所述的方法,其特征在于,形成该第一层电容器组合件包含:
形成至少一个第一深沟槽,该至少一个第一深沟槽自该第一前表面朝着该第一背侧表面垂直地延伸;
将该第一交替式层堆叠沉积至该至少第一深沟槽中及该第一前表面上方;以及
自包括该第一前表面的一水平平面之上移除该第一交替式层堆叠的多个部分。
10.根据权利要求9所述的方法,其特征在于,进一步包含:
在该至少一个第一深沟槽中的一者中形成一凸耳凹陷区域,其中该凸耳凹陷区域具有小于该第一交替式层堆叠内的所有层的厚度的一总和的一深度且联接至该至少一个第一深沟槽中的该一者的一上部部分,且该第一交替式层堆叠沉积在该凸耳凹陷区域中;以及
在将该些第二金属接合垫接合至该些第一金属接合垫之后,形成穿过该第二基板且在该凸耳凹陷区域内的该至少两个第一金属电极层中的一者的一部分上的一接触通孔结构。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/458,961 US12040353B2 (en) | 2021-08-27 | 2021-08-27 | Multi-tier deep trench capacitor and methods of forming the same |
US17/458,961 | 2021-08-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115513372A true CN115513372A (zh) | 2022-12-23 |
Family
ID=84500787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210357643.6A Pending CN115513372A (zh) | 2021-08-27 | 2022-04-06 | 电容器结构及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US12040353B2 (zh) |
CN (1) | CN115513372A (zh) |
TW (1) | TWI815426B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116544283A (zh) * | 2023-04-28 | 2023-08-04 | 上海朗矽科技有限公司 | 嵌入式电容器及嵌入式电容器的制作方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI400731B (zh) | 2008-08-29 | 2013-07-01 | Ind Tech Res Inst | 電容元件及其製造方法 |
US8492818B2 (en) * | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
JP5141740B2 (ja) | 2010-10-04 | 2013-02-13 | 株式会社デンソー | 半導体装置およびその製造方法 |
US9978829B2 (en) * | 2012-11-26 | 2018-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low impedance high density deep trench capacitor |
EP2924730A1 (en) | 2014-03-25 | 2015-09-30 | Ipdia | Capacitor structure |
US9767962B2 (en) * | 2016-01-22 | 2017-09-19 | Micron Technology, Inc. | Apparatuses, multi-chip modules and capacitive chips |
US10868107B2 (en) * | 2017-06-20 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench capacitor and method of forming the same |
US10276651B2 (en) * | 2017-09-01 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low warpage high density trench capacitor |
US10796990B2 (en) * | 2018-09-19 | 2020-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure, package structure, and manufacturing method thereof |
US11088239B2 (en) * | 2018-11-30 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cap structure for trench capacitors |
US11417628B2 (en) * | 2018-12-26 | 2022-08-16 | Ap Memory Technology Corporation | Method for manufacturing semiconductor structure |
US11380614B2 (en) * | 2018-12-26 | 2022-07-05 | AP Memory Technology Corp. | Circuit assembly |
WO2020237543A1 (zh) * | 2019-05-29 | 2020-12-03 | 深圳市汇顶科技股份有限公司 | 电容器及其制备方法 |
US11211362B2 (en) * | 2020-03-20 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D trench capacitor for integrated passive devices |
US11935760B2 (en) * | 2021-08-30 | 2024-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure having thermal dissipation structure therein and manufacturing method thereof |
-
2021
- 2021-08-27 US US17/458,961 patent/US12040353B2/en active Active
-
2022
- 2022-04-06 CN CN202210357643.6A patent/CN115513372A/zh active Pending
- 2022-05-03 TW TW111116692A patent/TWI815426B/zh active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116544283A (zh) * | 2023-04-28 | 2023-08-04 | 上海朗矽科技有限公司 | 嵌入式电容器及嵌入式电容器的制作方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI815426B (zh) | 2023-09-11 |
US20230066352A1 (en) | 2023-03-02 |
US12040353B2 (en) | 2024-07-16 |
TW202310432A (zh) | 2023-03-01 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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