CN112740398A - 半导体元件和半导体设备 - Google Patents

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semiconductor
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平井友洋
冈本晋太郎
江田健太郎
渡辺敬
山口一树
笠原则一
铃木康平
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Abstract

MOS电容器的电容量增加。半导体元件包括第一半导体区域、绝缘膜、栅电极和第二半导体区域。第一半导体区域布置在半导体基板上，并且在表面上具有凹部。绝缘膜布置成与第一半导体区域的表面相邻。栅电极布置成与绝缘膜相邻，并且与第一半导体区域构成MOS电容器。第二半导体区域在半导体基板上布置成与第一半导体区域相邻，以与第一半导体区域相同的导电类型形成，并且当MOS电容器被充电和放电时向第一半导体区域提供载流子。

Description

半导体元件和半导体设备
技术领域
本发明涉及半导体元件和半导体设备。更具体地，本发明涉及包括MOS电容器的半导体元件和使用该半导体元件的半导体设备。
背景技术
常规地，已经使用了如下一种半导体元件，该半导体元件使用形成在半导体基板上的MOS电容器作为电容器。例如，使用具有如下结构的MOS电容器，在该结构中，在以p型形成的阱区域的表面层上形成有用作下电极的p+(或n+)型半导体区域，并且隔着电容性绝缘膜在半导体区域上形成有栅电极(例如，参照专利文献1)。
上述MOS电容器用作电荷累积单元，其布置在成像元件的像素中并保持基于光电转换产生的电荷。具体地，上述MOS电容器临时保持由来自被摄体的光的光电转换产生的电荷。
引用列表
专利文献
专利文献1：日本特开2013-161868号公报
发明内容
本发明要解决的问题
在上述传统技术中，使用了其中上电极和下电极形成为平板形状的平面型MOS电容器。因此，存在难以增加MOS电容器的电容量的问题。即，存在着占用面积随着MOS电容器的电容量增加而增加的问题，从而难以增加每单位面积的电容量。
鉴于上述问题做出了本发明，并且本发明的目的是为了增加MOS电容器的电容量。
问题解决方案
为了解决上述问题而做出本发明，并且本发明的第一方面是一种半导体元件，该半导体元件包括：第一半导体区域，其布置在半导体基板上并且在表面上包括凹部；绝缘膜，其布置成与所述第一半导体区域的所述表面相邻；栅电极，其布置成与所述绝缘膜相邻并且在所述栅电极与所述第一半导体区域之间构成MOS电容器；以及第二半导体区域，其在所述半导体基板上布置成与所述第一半导体区域相邻，以与所述第一半导体区域相同的导电类型形成，并且当所述MOS电容器被充电和放电时将载流子提供给所述第一半导体区域。
此外，在该第一方面中，所述第一半导体区域可以包括多个所述凹部。
此外，在该第一方面中，所述第一半导体区域可以包括形成在具有基本矩形形状的开口中的所述凹部。
此外，在该第一方面中，所述第一半导体区域的所述矩形形状的短边布置在与所述第二半导体区域的边界的附近。
此外，在该第一方面中，所述第一半导体区域可以包括形成为具有如下短边的所述凹部，所述短边的长度小于所述栅电极的厚度的大约两倍。
此外，在该第一方面中，所述第一半导体区域可以包括高于1018/cm3的杂质浓度。
此外，本发明的第二方面是一种半导体设备，该半导体设备包括：第一半导体区域，其布置在半导体基板上并且在表面上包括凹部；绝缘膜，其布置成与所述第一半导体区域的所述表面相邻；栅电极，其布置成与所述绝缘膜相邻并且在所述栅电极与所述第一半导体区域之间构成MOS电容器；第二半导体区域，其在所述半导体基板上布置成与所述第一半导体区域相邻，以与所述第一半导体区域相同的导电类型形成，并且当所述MOS电容器被充电和放电时向所述第一半导体区域提供载流子；以及电子电路，经由所述栅电极和所述第二半导体区域向所述MOS电容器提供电流，以进行充电和放电。
通过采用该方面，提供了如下效果：在形成所述凹部的区域中堆叠所述第一半导体区域、所述绝缘膜和所述栅电极。采用了由于所述凹部而导致所述第一半导体区域以及所述栅电极与所述绝缘膜之间的界面的扩展。
附图说明
图1是示出根据本发明第一实施例的半导体元件的构造示例的图。
图2是示出根据本发明第一实施例的半导体元件的构造示例的截面图。
图3是示出根据本发明第一实施例的凹部的构造示例的截面图。
图4是示出根据本发明第一实施例的凹部的构造示例的截面图。
图5是示出根据本发明第一实施例的MOS电容器的特性的示例的图。
图6是示出根据本发明第二实施例的用于制造半导体元件的方法的示例的图。
图7是示出根据本发明第二实施例的用于制造半导体元件的方法的示例的图。
图8是示出根据本发明第二实施例的用于制造半导体元件的方法的示例的图。
图9是示出根据本发明第二实施例的用于制造半导体元件的方法的另一示例的图。
图10是示出成像元件的构造示例的框图，该成像元件是可以应用本发明的半导体设备的示例。
图11是示出可以应用本发明的成像元件的列信号处理单元的构造示例的框图。
图12是示出可以应用本发明的成像元件的比较单元的构造示例的电路图。
具体实施方式
接下来，将参考附图说明用于实施本发明的方式(在下文中，称为实施例)。在以下附图中，相同或相似的附图标记被赋予相同或相似的部分。然而，附图是示意性的，并且各个部分等的尺寸比例并不总是与实际的尺寸比例相一致。此外，毋庸置疑，附图可以包括在附图之间具有不同尺寸关系和比例的一些部分。另外，注意，将按照以下顺序说明实施例。
1.第一实施例(半导体元件的构造)
2.第二实施例(用于制造半导体元件的方法)
3.成像元件的应用示例
<1.第一实施例>
[半导体元件的构造]
图1是示出根据本发明第一实施例的半导体元件的构造示例的图。该图是示出MOS电容器100的构造示例的平面图。将以MOS电容器100为例说明本发明的半导体元件。注意，MOS电容器100是权利要求中说明的半导体元件的示例。
附图中的MOS电容器100形成在半导体基板101(未示出)上并且包括栅电极110。栅电极110布置成隔着绝缘膜与形成在半导体基板101上的半导体区域(稍后说明的第一半导体区域140)相邻，从而构成电容器。此外，类似于MOS晶体管，在MOS电容器100中形成分别对应于源极和漏极的第二半导体区域103和104。第二半导体区域103和104可以用作电容器的布线(引线)。分离区域102布置在MOS电容器100的周围。注意，附图中的虚线矩形表示布置在第一半导体区域140中的凹部120。附图中的凹部120形成为矩形槽形状，并且表示布置有多个凹部120的示例。
[MOS电容器的截面的构造]
图2是示出根据本发明第一实施例的半导体元件的构造示例的截面图。该图是示出MOS电容器100的构造示例的截面图，并且是沿着图1中的线A-A'截取的截面图。附图中的MOS电容器100包括半导体基板101、分离区域102、第一半导体区域140、绝缘膜130、栅电极110以及第二半导体区域103和104。此外，在附图中，MOS电容器100和构成半导体设备1的电子电路200被一起示出。
半导体基板101是上面形成有MOS电容器100的半导体区域的半导体基板。半导体基板101可以包括例如硅(Si)。在形成在半导体基板101上的阱区域中，形成有第一半导体区域140、第二半导体区域103和104等。为方便起见，假定附图中的半导体基板101形成在p型阱区域中。附图中的半导体基板101可以接地。具体地，半导体基板101可以经由用于从半导体基板101的表面到阱区域的连接的阱接触部连接到地线。
分离区域102分离半导体基板101中的MOS电容器100的区域。通过布置分离区域102，可以将MOS电容器100与形成在半导体基板101上的其它半导体元件电分离。假设附图中的分离区域102是通过浅沟槽隔离(STI：shallow trench isolation)形成的分离区域102。即，分离区域102可以包括在形成于半导体基板101中的沟槽中嵌入的氧化硅(SiO2)。注意，分离区域102可以通过例如硅的局部氧化(LOCOS)形成。
第一半导体区域140布置在半导体基板101上，从而构成MOS电容器100的电极。附图中的第一半导体区域140包括例如n型半导体区域。此外，图1中说明的凹部120在附图中布置在第一半导体区域140中。作为凹部120，可以使用具有形成在第一半导体区域140中的开口的凹槽(沟槽)，该开口具有大致矩形形状。此外，可以在第一半导体区域140中布置有一个或多个凹部120。此外，该附图表示形成为具有大致矩形横截面的凹部120的示例。
绝缘膜130是构成MOS电容器100的介电层的绝缘材料膜。绝缘膜130布置成与第一半导体区域140相邻。例如，绝缘膜130可以包括诸如SiO2等氧化物或诸如氮化硅(SiN)等氮化物。
栅电极110是布置成与绝缘膜130相邻的电极。栅电极110布置为隔着绝缘膜130面对第一半导体区域140，从而构成MOS电容器。此外，如图所示，栅电极110形成为填充保留在绝缘膜130的表面上的凹部120的形状。栅电极110可以包括例如掺杂有供体(P、As等)或受体(B等)的多晶硅。
如图所示，绝缘膜130形成为具有小于第一半导体区域140的凹部120的宽度的1/2的厚度。因此，即使在布置绝缘膜130以使其覆盖第一半导体区域140的凹部120的表面之后，绝缘膜130仍可以具有允许其表面上保留有凹部的形状。此外，可以基于栅电极110的厚度来限定凹部120的形状。具体地，凹部120可以形成为具有小于栅电极110的厚度的大约两倍的宽度。这是为了使栅电极110的表面更加平坦。注意，如上所述，在将凹部120形成在具有矩形形状的开口中的情况下，可以将凹部120的短边形成为具有小于栅电极110的厚度的大约两倍的长度。
通过以此方式在第一半导体区域140中形成凹部120并且在凹部120中嵌入绝缘膜130，可以增加由第一半导体区域140和栅电极110构成的电容器的表面积。因此，可以增加MOS电容器100的电容值。可以增加MOS电容器100的每单位面积的电容量。
注意，凹部120的形状不限于该示例。例如，也可以使用形成在椭圆形开口中的凹部120。此外，也可以使用具有倒角或圆角的矩形形状的凹部120。毋庸置疑，即使在形成凹部120时矩形等的角部变形的情况下，该凹部仍对应于本发明的凹部120。
第二半导体区域103和104是半导体基板101的布置成与第一半导体区域140相邻的扩散区域。当MOS电容器100被充电和放电时，第二半导体区域103和104将载流子提供给第一半导体区域140。即，可以将其视为与第一半导体区域140连接的布线。此外，第二半导体区域103和104可以以与第一半导体区域140相同的导电类型形成。因此，可以减小与第一半导体区域140的连接处的电阻。附图中的MOS电容器100形成为与第一半导体区域140的类型相同的n型。此外，通过形成为其中第一半导体区域140被夹在第二半导体区域103和104之间的形状，可以分流第一半导体区域140的电流并且可以减小电阻。此外，由于MOS电容器100的构造可以与形成在半导体基板101上的MOS晶体管的构造相同，因此可以通过共同的制造过程来形成MOS电容器100。
注意，MOS电容器100的构造不限于该示例。例如，也可以使用以p型形成的第一半导体区域140和第二半导体区域103和104。此外，还可以将半导体基板100应用在与上述第一半导体区域140和第二半导体区域103和104相同的导电类型的n型阱区域中。
电子电路200是使用MOS电容器100作为电容器的电路。在附图中，电子电路200的一端接地并且另一端连接至栅电极110。第二半导体区域103和104类似地接地以形成其中MOS电容器100和电子电路200串联连接的电路。任何电路都可以用于电子电路200。
[凹部的构造]
图3和图4是示出根据本发明第一实施例的凹部的构造示例的截面图。图3和图4分别是沿图1中的线B-B′和C-C′截取的截面图。此外，图4是表示凹部120在长边方向上的构造示例的图。如图1至图4所示，形成在具有矩形形状的开口中的凹部120的短边侧可布置在第一半导体区域140与第二半导体区域103和104之间的边界的附近。即，凹部120可以沿着从第二半导体区域103到第二半导体区域104的方向布置。
如上所述，当MOS电容器100被充电和放电时，载流子被从第二半导体区域103和104供应到第一半导体区域140。此时，所供应的载流子在它们在附图中沿着第一半导体区域140的横向方向移动的同时被充电和放电。载流子沿着凹部120的长边移动，从而它们可以平顺地移动。由于凹部120的这种布置，与凹部120的短边布置在从第二半导体区域103到第二半导体区域104的方向上的情况相比，可以减少有效布线长度的增加。可以减小布线电阻和寄生电感，并且可以改善MOS电容器100的高频特性。在布置大量的凹部120的情况下，获得了更加显著的效果。
注意，MOS电容器100的构造不限于该示例。例如，可以与栅电极110相邻地布置侧壁，并且可以在第二半导体区域103和104中形成轻掺杂漏极(LDD：lightly doped drain)。此外，其中布置有第二半导体区域103和104中的任一者的构造也是可能的。此外，可以将另一MOS晶体管的沟道区域用作第二半导体区域103和104。
此外，例如，凹部120可以形成为圆柱形。此外，也可以使用具有锥形(V形)截面的凹部120。
[MOS电容器的特性]
图5是示出根据本发明第一实施例的MOS电容器的特性的示例的图。该图是表示施加电压(栅极电压)与MOS电容器100的电容值之间的关系的图。附图中的横轴表示栅极电压，并且纵轴表示电容值。注意，栅极电压是基于接地的第一半导体区域140的电压的电压。在向第一半导体区域140施加负栅极电压的情况下，获得了具有基于形状(例如,绝缘膜130的膜厚以及绝缘膜130与第一半导体区域140之间的界面的面积)且基于介电常数的值的电容值。该区域被称为累积区域。由于附图中的MOS电容器100形成在p型阱区域(半导体基板101)中，因此当施加相对较高的负栅极电压时会累积空穴。
另一方面，在增加栅极的施加电压的情况下，表现出取决于栅极电压的电容特性。具体地，获得了如下特性：当栅极电压变化为接近0V的电压时，电容量减小。这是因为在第一半导体区域140中在第一半导体区域140和绝缘膜130之间的界面附近形成耗尽层，并且绝缘膜130的有效膜厚度增加。此后，当栅极电压进一步增加时，减小的电容值增加。这是因为在第一半导体区域140中在第一半导体区域140和绝缘膜130之间的界面附近形成了具有增加的电子浓度的表面反型层(surface inversion layer)。表面反型层随着栅极电压的增加而扩展，并且获得与累积区域中的电容值大致相同值的电容值。该区域被称为反型区域。
当MOS电容器100用于普通电容器应用时，优选在对应于附图中的累积区域和反型区域的施加电压下使用它。这是因为可以减少由于电容值的变化引起的电路特性的变化。在工作电压是接近0V的电压的情况下，例如，在工作电压范围低至-3.3至3.3V并且在取决于施加电压的区域中使用电容值的情况下，调整MOS电容器100的特性。具体地，调整MOS电容器100的特性，使得累积区域或反型区域与工作电压范围重叠。
在那种情况下，优选的是，第一半导体区域140应当具有更高的杂质浓度。具体地，第一半导体区域140应具有高于1018/cm3的杂质浓度。附图中的实线表示在第一半导体区域140的杂质浓度低的情况下的特性，并且虚线表示在第一半导体区域140的杂质浓度高的情况下的特性。通过增加第一半导体区域140的杂质浓度，可以在工作电压范围内减小电压依赖性。
如上所述，在本发明第一实施例的MOS电容器100中，凹部120布置在第一半导体区域140中，从而使作为电极的第一半导体区域140以及栅电极110和绝缘膜130之间的界面扩展。因此，可以增加MOS电容器100的电容量。
<2.第二实施例>
在上述第一实施例的MOS电容器100中，凹部120形成在第一半导体区域140中。在本发明第二实施例中，将说明用于制造具有这种构造的MOS电容器100的方法。
[用于制造半导体元件的方法]
图6至图8是示出根据本发明第二实施例的用于制造半导体元件的方法的示例的图。图6至图8是示出MOS电容器100的制造过程的示例的图。将主要参照图6至图8说明栅电极110附近的凹部120等的制造工艺。
首先，在半导体基板101上形成阱区域，并形成分离区域102。可以通过在半导体基板101中形成沟槽并在该沟槽中布置诸如SiO2等绝缘材料来形成分离区域102(图6中的A)。
接下来，在半导体基板101的表面上形成抗蚀剂401。在抗蚀剂401中在形成凹部120的位置处布置开口402。可以通过光刻法形成抗蚀剂401(图6的B)。接下来，使用抗蚀剂401作为掩模来蚀刻半导体基板101。该蚀刻例如可以通过干法蚀刻来进行。因此，可以形成凹部120(图6中的C)。接下来，去除抗蚀剂401(蚀刻期间的残留物等)。这可以例如通过湿法蚀刻来完成(图7中的D)。
接下来，在半导体基板101的表面上执行离子注入以形成第一半导体区域140。此时，类似地，通过离子注入形成第二半导体区域103和104(未示出)。在该离子注入之前，还可以形成用于控制离子渗透的牺牲氧化物膜(图7中的E)。注意，在离子注入之后，去除牺牲氧化物膜。
接下来，在第一半导体区域140的表面上形成绝缘膜130。例如，这可以通过热氧化来完成(图7中的F)。
接下来，在绝缘膜130的表面上形成栅电极110。这可以例如通过化学气相沉积(CVD)形成(图8中的G)。
可以通过以上过程来制造MOS电容器100。注意，在如上所述地通过离子注入形成第一半导体区域140的情况下，优选地，凹部120的深度小于200nm。这是为了形成具有均匀杂质浓度的第一半导体区域140。
[用于制造半导体元件的另一方法]
图9是示出根据本发明第二实施例的用于制造半导体元件的方法的另一示例的图。该图是表示与图6中的A至图7中的E相对应的制造过程的图。
在半导体基板101的上面形成有分离区域102的表面上进行离子注入，从而形成第一半导体区域140(图9中的A)。接下来，在第一半导体区域140的表面上形成抗蚀剂401(图9中的B)。接下来，执行蚀刻，以形成凹部120(图9中的C)。之后，去除抗蚀剂401。由于后续的制造过程与图7中的F和图8相似，因此将不重复说明。
注意，MOS电容器100的制造过程不限于该示例。例如，可以通过热扩散而不是离子注入来形成第一半导体区域140。
如上所述，在本发明第二实施例中，可以制造具有形成有凹部120的第一半导体区域140的MOS电容器100。
<3.成像元件的应用示例>
根据本发明的技术(本技术)适用于多种产品。例如，本技术可以实施为安装在诸如成像元件等半导体设备上的半导体元件。
[成像元件的构造]
图10是示出成像元件的构造示例的框图，该成像元件是可以应用本发明的半导体设备的示例。附图中的成像元件1包括像素阵列单元10、垂直驱动单元20、列信号处理单元300和控制单元40。
通过将像素11布置成二维网格图案来构造像素阵列单元10。在此，像素11产生取决于照射光的图像信号。像素11具有光电转换单元，该光电转换单元产生取决于照射光的电荷。此外，像素11还具有像素电路。该像素电路基于由光电转换单元产生的电荷来产生图像信号。图像信号的产生通过由稍后说明的垂直驱动单元20产生的控制信号来控制。在像素阵列单元10中，信号线51和52布置成XY矩阵图案。信号线51是传输用于像素11中的像素电路的控制信号的信号线，针对像素阵列单元10的每一行布置，并且共同地接线到布置在每一行中的像素11。信号线52是传输由像素11的像素电路生成的图像信号的信号线，针对像素阵列单元10的每一列布置，并且共同地接线到布置在每一列中的像素11。这些光电转换单元和像素电路形成在半导体基板上。例如，它们可以形成在上述半导体基板101上。
垂直驱动单元20产生用于像素11的像素电路的控制信号。垂直驱动单元20通过附图中的信号线51将所产生的控制信号传输至像素11。列信号处理单元300处理由像素11产生的图像信号。列信号处理单元300处理经由附图中的信号线52从像素11传输的图像信号。列信号处理单元300中的处理对应于例如模数转换，该模数转换将在像素11中产生的模拟图像信号转换成数字图像信号。由列信号处理单元300处理的图像信号被作为成像元件1的图像信号输出。控制单元40控制整个成像元件1。控制单元40通过产生并输出用于控制垂直驱动单元20和列信号处理单元300的控制信号来控制成像元件1。由控制单元40产生的控制信号分别通过信号线53和54传输到垂直驱动单元20和列信号处理单元300。
[列信号处理单元的构造]
图11是示出可以应用本发明的成像元件的列信号处理单元的构造示例的框图。附图中的列信号处理单元300包括参考信号生成单元311、时序控制单元312、水平传输单元313和模数转换(ADC)单元314。
参考信号生成单元311产生参考信号。在此，参考信号是用作稍后说明的模数转换单元314中的模数转换的参考的信号。作为参考信号，例如，可以使用如下信号，该信号的电压如斜坡函数那样下降。参考信号生成单元311根据控制单元40的控制产生参考信号，并经由信号线301将该参考信号提供给模数转换单元314。
时序控制单元312控制列信号处理单元300中的每个组件的操作时序。时序控制单元312根据控制单元40的控制为列信号处理单元300的每个组件产生控制信号，并且经由信号线302至304输出该控制信号。
模数转换单元314将由像素11产生的模拟图像信号转换为数字图像信号。模数转换单元314针对每条信号线52布置。多个模数转换单元314同时执行像素阵列单元10的一行中的像素11中的图像信号的模数转换。经由信号线307将由模数转换单元314转换的数字图像信号输出到水平传输单元313。
水平传输单元313传输数字图像信号。水平传输单元313顺序地传输由多个模数转换单元314产生的数字图像信号，并从信号线55输出这些信号。
附图中的模数转换单元314包括比较单元315、计数单元316和保持单元317。
比较单元315将由像素11产生的模拟图像信号与参考信号进行比较，并将比较结果输出至计数单元316。例如，作为比较的结果，在参考信号具有高于模拟图像信号的电压的情况下，可以输出值“0”，而在参考信号已经偏移到低于模拟图像信号的电压的情况下，可以输出值“1”。因此，可以检测到参考信号具有与模拟图像信号基本相同的值时的时刻。
计数单元316测量从比较单元315中的比较开始到参考信号和模拟图像信号具有基本相同的值的时间。具体地，测量从参考信号生成单元311中的参考信号的输出开始到比较单元315的输出转变为值“1”之间的时间。如上所述，参考信号是具有如斜坡函数那样变化的值的信号。因此，在直到参考信号具有与模拟图像信号基本相同的值的时间与模拟图像信号的电压之间存在一一对应的关系。因此，可以通过产生并输出与直到参考信号具有与模拟图像信号基本相同的值所经过的时间相对应的数字信号来执行模数转换。具体地，计数单元316可以在从参考信号的输出的开始到比较单元315的输出转变为值“1”的时段期间对时钟信号进行计数，并且输出计数值作为模数转换结果。注意，时钟信号经由信号线302从时序控制单元312输入。
保持单元317保持计数单元316的计数值。根据时序控制单元312的控制，将由多个保持单元317中的每一者保持的每个计数值作为数字图像信号顺序地输出到水平传输单元313。
[比较单元的构造]
图12是示出可以应用本发明的成像元件的比较单元的构造示例的电路图。附图中的比较单元315包括电容器341至344、MOS晶体管351至355以及MOS晶体管361至365。作为MOS晶体管351至355，可以使用p沟道MOS晶体管。此外，作为MOS晶体管361至365，可以使用n沟道MOS晶体管。此外，用于供电的电源线Vdd、用于提供偏置电压的信号线BIAS以及用于提供选择信号的信号线NSEL和PSEL接线到附图中的比较单元315。
电容器341连接在信号线301和MOS晶体管361的栅极之间。MOS晶体管353的漏极也连接到MOS晶体管361的栅极。MOS晶体管361的漏极连接到MOS晶体管353的源极、MOS晶体管351的漏极和栅极以及MOS晶体管352的栅极。MOS晶体管351的源极和MOS晶体管352的源极共同连接到电源线Vdd。MOS晶体管361的源极连接到MOS晶体管362的源极和MOS晶体管363的漏极。MOS晶体管363的栅极连接到信号线BIAS，并且源极接地。
电容器342连接在信号线52和MOS晶体管362的栅极之间。MOS晶体管354的漏极也连接到MOS晶体管362的栅极。MOS晶体管362的漏极连接到MOS晶体管354的源极、MOS晶体管352的漏极、MOS晶体管355的栅极以及电容器344的一端。电容器344的另一端连接到电源线Vdd。MOS晶体管353的栅极和MOS晶体管354的栅极共同连接到信号线PSEL。MOS晶体管355的源极连接到电源线Vdd，并且漏极连接到MOS晶体管364的漏极、MOS晶体管365的漏极和信号线305。
MOS晶体管364的栅极连接到信号线NSEL，并且源极连接到MOS晶体管365的栅极和电容器343的一端。电容器343的另一端和MOS晶体管365的源极接地。
电容器341和342构成耦合电容器。此外，电容器341和342分别保持参考信号和模拟图像信号。MOS晶体管361和362构成差分放大器，并且放大经由电容器341和342输入的参考信号和模拟图像信号之间的差值。MOS晶体管363构成共同连接到MOS晶体管361和362的源极的恒流电路。基于信号线BIAS的偏置电压的源极电流流过MOS晶体管363。MOS晶体管351和352构成电流镜电路，并且构成分别连接到MOS晶体管361和362的漏极的负载。该电流镜电路可以提高包括MOS晶体管361和362的差分放大器的增益。
通过使用高增益差分放大器放大参考信号和模拟图像信号之间的差值，可以比较参考信号和模拟图像信号。注意，MOS晶体管353和354是控制MOS晶体管361和362的放大(比较)的开关。MOS晶体管353和354基于信号线PSEL的选择信号执行控制。
差分放大器的输出取自于MOS晶体管362的漏极，并输入到MOS晶体管355的栅极。MOS晶体管355进一步放大差分放大器的输出，使信号的极性反转，并且将该信号输出到信号线305。MOS晶体管365是保持MOS晶体管355的输出的晶体管。MOS晶体管355的输出经由MOS晶体管364被电容器343保持。由于MOS晶体管365的栅极连接至电容器343，因此MOS晶体管365输出与电容器343的电压相对应的漏极电压。MOS晶体管364是控制电容器343对MOS晶体管355的输出的保持的开关，并且由信号线NSEL的选择信号控制。
此外，电容器344连接在MOS晶体管355的栅极与电源线Vdd之间。该电容器344是用于减小包括MOS晶体管361和362的差分放大器的输出噪声的频带限制电容。如上所述，在包括MOS晶体管361和362的差分放大器中比较参考信号和模拟图像信号。然而，在差分放大器的高频范围内的增益太高的情况下，诸如模拟图像信号等噪声分量也被放大，这导致模数转换单元314的故障。通过连接作为上述频带限制电容的电容器344，可以使包括MOS晶体管361和362的差分放大器的频带变窄，以减小高频范围内的增益，并且可以减小输出噪声。
本发明的MOS电容器100可以应用于附图中的比较单元315的电容器341至344。例如，可以将MOS电容器100应用于电容器344，并且可以通过包括MOS晶体管361和362的差分放大器对MOS电容器100进行充电和放电。通过将本发明的能够增加电容量的MOS电容器100应用于电容器341至344，可以减小电容器341至344所占据的面积。可以减小模数转换单元314和成像元件1的尺寸。注意，包括MOS晶体管361和362的差分放大器是权利要求中说明的电子电路的示例。模数转换单元314和成像元件1是权利要求中说明的半导体设备的示例。
最后，上述每个实施例的说明是本发明的示例，并且本发明不限于上述实施例。因此，毋庸置疑，在不脱离根据本发明的技术构思的情况下，可以根据设计等进行各种改变，甚至与上述实施例不同的改变。
注意，可以如下地构造本技术。
(1)一种半导体元件，其包括：
第一半导体区域，其布置在半导体基板上，并且在表面上包括凹部；
绝缘膜，其布置成与所述第一半导体区域的所述表面相邻；
栅电极，其布置成与所述绝缘膜相邻，并且在所述栅电极与所述第一半导体区域之间构成MOS电容器；和
第二半导体区域，其在所述半导体基板上布置成与所述第一半导体区域相邻，以与所述第一半导体区域相同的导电类型形成，并且当所述MOS电容器被充电和放电时向所述第一半导体区域提供载流子。
(2)根据(1)所述的半导体元件，其中，所述第一半导体区域包括多个所述凹部。
(3)根据(1)或(2)所述的半导体元件，其中，所述第一半导体区域包括形成在具有大致矩形形状的开口中的所述凹部。
(4)根据(3)所述的半导体元件，其中，所述第一半导体区域的所述矩形形状的短边布置在与所述第二半导体区域的边界的附近。
(5)根据(3)所述的半导体元件，其中，所述第一半导体区域包括形成为具有如下短边的所述凹部，所述短边的长度小于所述栅电极的厚度的大约两倍。
(6)根据(1)至(5)中任一项的半导体元件，其中，所述第一半导体区域的杂质浓度高于1018/cm3。
(7)一种半导体设备，其包括：
第一半导体区域，其布置在半导体基板上，并且在表面上包括凹部；
绝缘膜，其布置成与所述第一半导体区域的所述表面相邻；
栅电极，其布置成与所述绝缘膜相邻，并且在所述栅电极与所述第一半导体区域之间构成MOS电容器；
第二半导体区域，其在所述半导体基板上布置成与所述第一半导体区域相邻，以与所述第一半导体区域相同的导电类型形成，并且当所述MOS电容器被充电和放电时向所述第一半导体区域提供载流子；和
电子电路，其通过所述栅电极和所述第二半导体区域向所述MOS电容器提供电流，以进行充电和放电。
附图标记列表
1 成像元件
100 MOS电容器
101 半导体基板
102 分离区域
103、104 第二半导体区域
110 栅电极
120 凹部
130 绝缘膜
140 第一半导体区域
200 电子电路
300 列信号处理单元
314 模数转换单元
315 比较单元
341至344 电容器
351至355、361至365 MOS晶体管

Claims (7)

1.一种半导体元件，其包括：
第一半导体区域，其布置在半导体基板上，并且在表面上包括凹部；
绝缘膜，其布置成与所述第一半导体区域的所述表面相邻；
栅电极，其布置成与所述绝缘膜相邻，并且在所述栅电极与所述第一半导体区域之间构成MOS电容器；和
第二半导体区域，其在所述半导体基板上布置成与所述第一半导体区域相邻，以与所述第一半导体区域相同的导电类型形成，并且当所述MOS电容器被充电和放电时向所述第一半导体区域提供载流子。
2.根据权利要求1所述的半导体元件，其中，所述第一半导体区域包括多个所述凹部。
3.根据权利要求1所述的半导体元件，其中，所述第一半导体区域包括形成在具有大致矩形形状的开口中的所述凹部。
4.根据权利要求3所述的半导体元件，其中，所述第一半导体区域的所述矩形形状的短边布置在与所述第二半导体区域的边界的附近。
5.根据权利要求3所述的半导体元件，其中，所述第一半导体区域包括形成为具有如下短边的所述凹部，所述短边的长度小于所述栅电极的厚度的大约两倍。
6.根据权利要求1所述的半导体元件，其中，所述第一半导体区域的杂质浓度高于1018/cm3。
7.一种半导体设备，其包括：
第一半导体区域，其布置在半导体基板上，并且在表面上包括凹部；
绝缘膜，其布置成与所述第一半导体区域的所述表面相邻；
栅电极，其布置成与所述绝缘膜相邻，并且在所述栅电极与所述第一半导体区域之间构成MOS电容器；
第二半导体区域，其在所述半导体基板上布置成与所述第一半导体区域相邻，以与所述第一半导体区域相同的导电类型形成，并且当所述MOS电容器被充电和放电时向所述第一半导体区域提供载流子；和
电子电路，其通过所述栅电极和所述第二半导体区域向所述MOS电容器提供电流，以进行充电和放电。
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