CN111785686A - 切割晶圆的方法及晶粒 - Google Patents

Abstract

本发明实施例提供一种切割晶圆的方法及晶粒。所述方法包括以下步骤：提供晶圆，晶圆包括多个晶粒区以及位于多个晶粒区之间的切割区。切割区包括衬底以及位于衬底上方的介电层与测试结构，测试结构设置于介电层中。进行第一移除工艺，以移除测试结构及其周围的介电层，并暴露出衬底。第一移除工艺包括进行多次蚀刻循环，其中每一多次蚀刻循环包括：进行第一蚀刻工艺，以移除测试结构的一部分以及进行第二蚀刻工艺，以移除介电层的一部分。进行第二移除工艺，以移除位于切割区的衬底，并形成多个彼此分离的晶粒。

Description

切割晶圆的方法及晶粒

技术领域

本发明实施例涉及一种切割晶圆的方法及晶粒。

背景技术

在晶圆制造完成之后，需要利用切割技术沿切割道将晶圆切割成多个单独的晶粒。目前的晶圆切割技术包括例如使用刀具切割等机械切割、激光切割以及等离子体切割等。

随着半导体元件的关键尺寸(critical dimension)的微缩，单一晶圆上可形成更多的晶粒，使得切割道的宽度越来越小，且切割道的路径长度也大幅增加。若采用激光切割或机械切割来切割晶圆，由于激光光束及切割刀具本身具有一定的宽度，因此在切割道的宽度较小时有可能会对邻近切割道的晶粒区造成损坏。换言之，激光切割或机械切割难以对小尺寸的切割道进行切割。另一方面，使用激光切割或机械切割来切割晶圆所需的时间随着切割道路径长度的增加而大幅延长，因此晶圆切割的成本也随之提高。

再者，通过机械切割来对晶圆进行切割时可能因为切割刀具所产生的机械应力而出现晶圆碎裂(chipping)或破裂(crack)的问题，进而导致晶粒损坏。而通过激光切割来对晶圆进行切割时，激光所产生的热效应可能传导至晶粒区对晶粒造成不利影响。而且，激光切割及机械切割之后的晶粒侧壁通常会具有粗糙的表面。

图1A示出使用刀具切割晶圆之后晶粒的上视图的扫描式电子显微镜(SEM)图片。图1B示出使用激光切割之后晶粒表面的SEM图片。图1C示出使用机械或激光切割之后晶粒D侧壁的示意性剖面图。

请参照图1A至图1C，通过机械或激光切割之后的晶粒D的侧壁SW具有凹凸不平且粗糙的表面。如此粗糙的侧壁SW具有应力容易集中的点(例如点WP)，使得晶粒D在承受应力时，所述应力容易集中在该点WP，进而使得晶粒D容易由此点WP裂开。所述点WP又可称为薄弱点(weak point)WP。

相较于机械切割和激光切割，等离子体切割不仅可对较小尺寸的切割道进行切割，而且可缩短切割所需的时间。另一方面，等离子体切割可使得晶粒侧壁具有平坦的表面，从而可增加晶粒的强度。然而，由于切割道中包括测试元件的多层金属特征与绝缘或介电特征的复杂结构，因此如何使用等离子体切割移除切割道中的测试元件及其周围的绝缘特征的复杂结构，是目前仍需解决的问题。

发明内容

本发明提供一种切割晶圆的方法及使用该方法而形成的晶粒，所述方法采用多个蚀刻循环来移除切割区中复杂的测试结构，且所形成的晶粒可具有平坦的侧壁。

本发明实施例提供一种切割晶圆的方法，包括：提供晶圆，晶圆包括多个晶粒区以及位于多个晶粒区之间的切割区，切割区包括衬底以及位于衬底上方的介电层与测试结构，测试结构设置于介电层中；进行第一移除工艺，以移除测试结构及其周围的介电层，并暴露出衬底，第一移除工艺包括进行多次蚀刻循环，其中每一蚀刻循环包括：进行第一蚀刻工艺，以移除测试结构的一部分，以及进行第二蚀刻工艺，以移除介电层的一部分；进行第二移除工艺，以移除位于切割区的衬底，并形成多个彼此分离的晶粒。

本发明实施例提供一种使用上述切割晶圆的方法切割自所述晶圆的晶粒，所述晶粒的侧壁具有平坦的表面。

基于上述，本发明通过进行多次第一蚀刻工艺与第二蚀刻工艺的蚀刻循环，以移除切割区中复杂的测试结构，可使得切割自晶圆的晶粒具有平坦的表面。如此可增加晶粒的强度，使得晶粒可承受更大的应力，避免发生破裂。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A示出以传统机械切割的方式切割晶圆所形成晶粒的扫描式电子显微镜(Scanning Electron Microscope，SEM)图片。

图1B示出以传统激光切割的方式切割晶圆所形成晶粒的SEM图片。

图1C示出以传统的机械或激光的方式切割晶圆所形成晶粒的示意性剖面图。

图2A至图2F为根据本发明一些实施例的切割晶圆的方法的示意性剖面图。

图3A至图3F为根据本发明一些实施例的切割晶圆时移除切割道中测试元件及介电层的方法的放大示意图。

图4示出根据本发明一些实施例的切割晶圆所形成晶粒的SEM图片。

【符号说明】

100：衬底

102：介电层

104：保护层

108：掩膜层

110、112：硬皮层

118、SW：侧壁

A、B：等离子体

D、DI：晶粒

DR：晶粒区

M：金属特征

M1、M1’、M2、M2’、M3、M3’：金属线

OP：开口

SL：密封环

SR：切割区

T1、T2、TR1、T10、T11、T12：厚度

TG：测试结构

V1、V1’、V2、V2’、V3、V3’：通孔

W：晶圆

WP：点

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。

图2A至图2F为根据本发明一些实施例的切割晶圆的方法的示意性剖面图。图3A至图3F为根据本发明一些实施例的切割晶圆时移除切割道中测试元件及介电层的方法的放大示意图。

请参照图2A，提供晶圆W。晶圆W包括衬底100。衬底100为半导体衬底，例如是掺杂硅衬底、未掺杂硅衬底或绝缘体上覆半导体(semiconductor on insulator,SOI)衬底。掺杂硅衬底的掺质可以为P型掺质、N型掺质或其组合。在衬底100上方形成有一或多层介电层102。在一实施例中，多层介电层102堆叠于衬底100上方，且各介电层102的厚度可相同或不同。介电层102的材料可包括氧化硅、氮化硅或其组合。

晶圆W具有多个晶粒区DR以及位于多个晶粒区DR之间的切割区SR。在一实施例中，切割区SR的宽度例如为50μm至80μm或者60μm至80μm。在一实施例中，衬底100及介电层102自晶粒区DR延伸至切割区SR。

在一实施例中，在晶粒区DR的衬底100之上和/或之中可包括集成电路元件、内连线结构以及密封环(seal ring)SL。为了简洁起见，集成电路元件及内连线结构并未具体示出。举例来说，晶粒区DR中可包括有源元件、无源元件或其组合。有源元件例如包括晶体管、二极管、其类似物或其组合。无源元件例如包括电容器、电感器、电阻器、其类似物或其组合。内连线结构包括设置于介电层102中的多层导电特征，例如包括彼此电性连接的多层导线以及导电通孔或插塞。内连线结构电性连接至不同的集成电路元件，以形成功能电路。在一实施例中，内连线结构包括铜、铝、钨、其合金或其组合。

密封环SL形成于介电层102中，且位于晶粒区DR的边缘，靠近切割区SR，以保护晶粒区DR中位于密封环SL以内的集成电路元件以及内连线结构等构件。

在一实施例中，密封环SL自下而上包括交替堆叠的多层通孔与金属线，例如包括通孔V1’与金属线M1’、通孔V2’与金属线M2’以及通孔V3’与金属线M3’，但本发明并不以此为限。密封环SL中的通孔与金属线的层数可根据产品的设计及需求来进行调整。在一实施例中，密封环SL的材料包括铜、铝、钨、其合金或其组合。

在一实施例中，在切割区SR中的衬底100上设置有用于晶圆测试的测试元件组(test element group,TEG)TG。测试元件组TG又可称为测试结构TG。测试结构TG位于介电层102中，且与密封环SL被介电层102间隔开。在一实施例中，测试结构TG与密封环SL之间的间距大约为5μm左右。

在一实施例中，测试结构TG包括多层通孔及金属线，所述多层通孔及金属线交替堆叠于衬底100之上且彼此电性连接。举例来说，测试结构TG自下而上可包括位于介电层102中的通孔V1与金属线M1、通孔V2与金属线M2以及通孔V3与金属线M3。在一实施例中，金属线M3为测试结构TG的顶部金属特征，且其顶面可实质上齐平于切割区SR中介电层102的顶面，但本发明并不以此为限。应注意，附图中所示出的测试结构TG中通孔及金属线的层数仅用于示例说明，且本发明并不以此为限。测试结构TG中所包括的通孔及金属线的层数可根据其测试的对象来调整。在一实施例中，测试结构TG的材料包括铜、铝、钨、其合金或其组合。

在一实施例中，测试结构TG与密封环SL可与晶粒区DR中的内连线结构同时形成，且与内连线结构电性隔离。换言之，密封环SL与测试结构TG是电性浮置的。

继续参照图2A，在一实施例中，晶圆W还包括位于介电层102上方的保护层104。保护层104自晶粒区DR延伸至切割区SR，覆盖介电层102的顶面、密封环SL的顶面以及至少部分测试结构TG的顶面。测试结构TG的金属线M3的部分顶面被保护层104暴露出来。金属线M3的暴露的顶面例如可用于晶圆W的电性测试。保护层104的材料可与介电层102的材料相同或不同。举例来说，保护层104的材料可包括氧化硅、氮化硅或其组合。

请继续参照图2A，在衬底100上方形成具有开口OP的图案化的掩膜层108。图案化的掩膜层108例如是图案化的光阻层。在一实施例中，图案化的掩膜层108覆盖晶粒区DR与部分靠近晶粒区DR的切割区SR，开口OP位于测试结构TG的正上方，暴露出切割区SR中的部分保护层104及金属线M3。在一实施例中，开口OP的宽度可略小于、等于或大于测试结构TG的宽度。举例来说，开口OP的宽度范围为10μm至60μm或10μm至70μm。

请参照图2A至图2E，以图案化的掩膜层108为掩膜，对晶圆W进行单体化(singulation)工艺(或称为切割工艺)，以将晶圆W中的多个晶粒分离开来。在一实施例中，所述单体化工艺包括蚀刻工艺，例如是干式蚀刻、湿式蚀刻或其组合。干式蚀刻包括等离子体蚀刻。在一些单体化工艺采用等离子体蚀刻的实施例中，所述单体化工艺又可称为等离子体切割工艺。

请参照图2A至图2B，以图案化的掩膜层108为掩膜，进行蚀刻工艺，以至少移除位于金属线M3上方的保护层104，并使得金属线M3的顶面和/或侧壁暴露出来。在一实施例中，所述蚀刻工艺仅移除保护层104，并使得金属线M3的顶面与介电层102的顶面暴露出来，且金属线M3与介电层102的暴露出的顶面可彼此齐平，但本发明并不以此为限。在另一实施例中，所述蚀刻工艺可能移除保护层104及部分介电层102，而使得金属线M3的顶面及侧壁暴露出来，且在蚀刻工艺之后，余留的介电层102的顶面可低于金属线M3的顶面。

请参照图2B与图2D，接着进行第一移除工艺，以移除测试结构TG及其周围的介电层102。第一移除工艺可包括进行多次蚀刻循环。每一蚀刻循环可包括快速切换的针对测试结构TG的第一蚀刻工艺与针对介电层102的第二蚀刻工艺。以下以等离子体蚀刻为例进行详细说明。

图2B及图2C示出金属线M3及其周围的介电层102的移除。图3A至图3F示出移除金属线M3及介电层102的方法的放大示意图。为简洁起见，图3A至图3F并未具体示出晶圆W中的所有构件。

请参照图2B至图2C以及图3A至图3B，在一实施例中，金属线M3的起始厚度为T1，介电层102的起始厚度为T10。虽然图2A中示出金属线M3的顶面与介电层102的顶面齐平，但本发明并不以此为限。在另一实施例中，介电层102的顶面可能低于金属线M3的顶面。

以图案化的掩膜层108为掩膜，进行对金属线M3的第一蚀刻工艺。在一实施例中，第一蚀刻工艺通过向图案化的掩膜层108暴露出的切割区SR施加等离子体A，以移除部分的金属线M3。等离子体A具有金属线M3对介电层102的高蚀刻选择比。在一实施例中，等离子体A例如是由Cl₂或BCl₃等含氯气体所产生的含氯等离子体。

请继续参照图3A与图3B，在一实施例中，等离子体A通入的持续时间，亦即，第一蚀刻工艺的持续时间例如为小于20秒、小于30秒或者小于50秒，金属线M3被移除的厚度为TR1。在一实施例中，金属线M3被移除的厚度TR1小于金属线M3的起始厚度T1，且有厚度为T2的金属线M3余留下来。

请参照图3B，在一实施例中，在使用等离子体A对金属线M3进行蚀刻的过程中，介电层102也暴露在等离子体A中，因此可能在介电层102的表面形成一层硬皮层(hard skin)110。所述硬皮层110可包括等离子体A与介电层102反应的高分子产物以及金属线M3的蚀刻副产物。少量的硬皮层110可在后续介电层102的蚀刻工艺中较容易地被移除。但随着等离子体A通入的时间，亦即，第一蚀刻工艺的持续时间增加，硬皮层的尺寸及移除难度也随之增加。若硬皮层不能顺利地被移除，将会阻碍后续蚀刻工艺的进行，从而增加工艺的困难。因此需要将等离子体A通入的持续时间控制在合适的范围(例如上述时间范围)内，以使得在介电层102上所产生的硬皮层110可在后续蚀刻工艺中顺利的被移除，而不会阻碍蚀刻工艺的进行。应注意，通入等离子体A的合适的时间范围还与金属线M3以及介电层102的材料有关。

请参照图3B与图3C，停止第一蚀刻工艺，并进行对介电层102的第二蚀刻工艺。举例来说，停止通入产生等离子体A的蚀刻气体，并切换为可产生等离子体B的另一蚀刻气体，以进行第二蚀刻工艺来移除介电层102。等离子体B具有介电层102对金属线M3的高蚀刻选择比。在一实施例中，等离子体B例如是由CF₄、CHF₃、SF₆等含氟气体所产生的含氟等离子体。

请参照图3C与图3D，在一实施例中，第二蚀刻工艺首先移除覆盖在介电层102表面的硬皮层110，接着移除部分介电层102。介电层102被移除的厚度T11小于起始厚度T10，且有厚度为T12的介电层102余留下来。在本发明的实施例中，通过将第一蚀刻工艺中等离子体A通入的时间控制在合适的范围内而使得硬皮层110在第二蚀刻工艺中可轻易地被等离子体B移除，而不会阻碍蚀刻工艺的进行。

请参照图3D，在一实施例中，在使用等离子体B对介电层102进行蚀刻的过程中，金属线M3也暴露在等离子体B中，因此可能在金属线M3的表面形成一层硬皮层(hard skin)112。所述硬皮层112可包括等离子体B与金属线M3的反应产物以及第二蚀刻工艺的蚀刻副产物。少量的硬皮层112可在后续金属线M3的第一蚀刻工艺中较容易的被移除。但随着等离子体B通入的时间，亦即，第二蚀刻工艺的持续时间增加，所述硬皮层112的尺寸及移除难度也会随之增加。若硬皮层112不能顺利地被移除，将会阻碍后续蚀刻工艺的进行，从而增加工艺的困难。因此需要将等离子体B通入的时间控制在合适的范围，以使得在金属线M3上所产生的硬皮层112可在后续蚀刻工艺中顺利的被移除，而不会阻碍蚀刻工艺的进行。在一实施例中，等离子体B通入的持续时间，亦即，第二蚀刻工艺的持续时间的合适范围为小于20秒、小于30秒或者小于50秒。

在一实施例中，将图3A至图3B所示的第一蚀刻工艺与图3C至图3D所示的第二蚀刻工艺称为一个蚀刻循环。所述蚀刻循环通过快速切换蚀刻气体来交替进行对测试结构TG(例如金属线M3)的第一蚀刻工艺以及对介电层102的第二蚀刻工艺。图3A至图3D示出第一蚀刻循环。图3E至图3F示出下一蚀刻循环，即第二蚀刻循环。

请参照图3D至图3E，停止通入等离子体B，并通入等离子体A，以进行对金属线M3的第一蚀刻工艺。在第二蚀刻循环中，第一蚀刻工艺首先移除金属线M3上的硬皮层112，并进一步移除部分的金属线M3。类似于图2B所示，此蚀刻循环中的第一蚀刻工艺亦会在介电层102上产生硬皮层110。在一实施例中，等离子体A通入的时间可与前次等离子体A通入的时间相同或不同，但均处于上述的合适时间范围内，以使得硬皮层110可在后续第二蚀刻工艺中顺利地被移除。

请参照图3E至图3F，停止通入等离子体A，并通入等离子体B，以进行对介电层102的第二蚀刻工艺。第二蚀刻工艺移除介电层102上的硬皮层110以及部分的介电层102。此次等离子体B的通入亦会在金属线M3上产生硬皮层112。等离子体B通入的时间可与前次等离子体B通入的时间相同或不同，但均处于上述的合适时间范围内，以使得硬皮层112可在后续蚀刻工艺中顺利地被移除。

请参照图2B至图2C，进行多次上述的蚀刻循环，以完全移除金属线M3与介电层102。在一实施例中，各个蚀刻循环中所移除的金属线及介电层的厚度可相同或不同。在一实施例中，例如需进行5次蚀刻循环将金属线M3与其周围的介电层102移除。蚀刻循环的次数与金属线的厚度有关。

请参照图2C，在进行多次蚀刻循环之后，金属线M3及其周围的介电层102被移除，并暴露出通孔V3。尽管图1C中示出剩余的介电层102的顶面与通孔V3齐平，但本发明不限于此。剩余的介电层102的顶面与通孔V3的顶面可处于不同的水平面。举例来说，剩余介电层102的顶面可高于或低于通孔V3的顶面。

请参照图2C至图2D，继续进行多次上述的蚀刻循环，以移除测试结构TG剩余的通孔与金属线及介电层102，直至衬底100暴露出来。每一蚀刻循环中的第一蚀刻工艺移除测试结构TG中的通孔、金属线或其组合，每一蚀刻循环中的第二蚀刻工艺移除介电层102。第一蚀刻工艺与第二蚀刻工艺的持续时间分别控制在上述合适的范围内，以利于蚀刻工艺的顺利进行。换言之，第一蚀刻工艺与第二蚀刻工艺的切换频率(例如蚀刻气体的切换频率)为小于20秒、小于30秒或者小于50秒切换一次。在一实施例中，移除测试结构TG中每一层的金属线或每一层通孔及其周围的介电层均需要进行多次蚀刻循环。换言之，移除测试结构TG及介电层102所需进行的蚀刻循环的次数大于测试结构TG中金属线与通孔的层数及介电层102的层数。

在一实施例中，在测试结构TG及介电层102的蚀刻工艺中，衬底100也被部分移除，且使得暴露出的衬底100可具有不平坦的表面。

在上述实施例中，测试结构TG及介电层102是以等离子体蚀刻的方式被移除，但本发明并不以此为限。在替代实施例中，亦可选用其它类型的蚀刻方式以类似的概念进行测试结构TG及介电层102的移除工艺。举例来说，可通过湿式蚀刻的蚀刻循环来进行所述移除工艺，其中第一蚀刻工艺例如使用醋酸、磷酸及硝酸的混合酸或热双氧水等蚀刻剂来移除测试结构TG，第二蚀刻工艺使用氢氟酸等蚀刻剂来移除介电层102。进行多次第一蚀刻工艺与第二蚀刻工艺的蚀刻循环，直至暴露出衬底100。

请参照图2D至图2E，接着，以图案化的掩膜层108为掩膜，进行第二移除工艺，以移除被暴露出的切割区SR中的衬底100。在一实施例中，衬底100的移除工艺包括等离子体切割工艺，等离子体切割工艺可包括多个蚀刻-沉积-清洁循环，或可称为Bosch工艺。所述等离子体切割工艺可进行至被暴露出的切割区SR中的衬底100被完全移除为止，但本发明并不以此为限。在另一实施例中，等离子体切割工艺移除切割区SR的部分衬底100，接着对晶圆W的背面进行研磨工艺，以使得切割区SR的另一部分衬底100被移除，且晶粒区DR的衬底100被薄化。

请参照图2E及图2F，移除图案化的掩膜层108。至此，晶圆的切割工艺即已完成，并形成多个单独的晶粒DI。

在一实施例中，测试结构TG中的通孔及金属线等金属特征在晶圆的切割工艺中被完全移除。在另一实施例中，测试结构TG中的部分金属特征M未被移除，而残留在晶粒DI中。由于此些金属特征M是电性浮置的，因此并不会对晶粒DI产生不利影响。

请参照图2F，在本发明的实施例中，利用等离子体蚀刻的方式进行晶圆的切割，可使得所形成的晶粒DI具有大致平坦的侧壁118，从而可增加晶粒DI的强度。图4示出晶圆的切割完成之后晶粒侧壁的上视SEM图片。在一实施例中，晶粒DI的侧壁118具有平坦光滑的表面。举例来说，晶粒DI的侧壁118的表面粗糙度的范围可为小于2μm。在一些实施例中，所述表面粗糙度是指侧壁118的侧壁粗糙度scallop。

综上所述，本发明利用快速切换蚀刻等离子体的蚀刻工艺进行晶圆的切割，可快速且容易地移除切割区中复杂的测试结构，且可使得切割自晶圆的晶粒具有平坦的侧壁。如此可增加晶粒的强度，使得晶粒可承受更大的应力，避免发生破裂。另一方面，通过快速切换蚀刻等离子体可使得蚀刻所产生的硬皮层可容易的被移除，进而使得蚀刻工艺顺利的进行。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种切割晶圆的方法，包括：

提供晶圆，所述晶圆包括多个晶粒区以及位于所述多个晶粒区之间的切割区，所述切割区包括衬底以及位于所述衬底上方的介电层与测试结构，所述测试结构设置于所述介电层中；

进行第一移除工艺，以移除所述测试结构及其周围的所述介电层，并暴露出所述衬底，所述第一移除工艺包括进行多次蚀刻循环，其中每一所述多次蚀刻循环包括：

进行第一蚀刻工艺，以移除所述测试结构的一部分；以及

进行第二蚀刻工艺，以移除所述介电层的一部分；

进行第二移除工艺，以移除位于所述切割区的所述衬底，并形成多个彼此分离的晶粒。

2.根据权利要求1所述的切割晶圆的方法，其中在所述第一蚀刻工艺中，在所述介电层上形成第一硬皮层，所述第一硬皮层包括所述第一蚀刻工艺的副产物，且所述第一硬皮层被所述第二蚀刻工艺移除。

3.根据权利要求1所述的切割晶圆的方法，其中在所述第二蚀刻工艺中，在所述测试结构上形成第二硬皮层，所述第二硬皮层包括所述第二蚀刻工艺的副产物，且所述第二硬皮层被所述第一蚀刻工艺移除。

4.根据权利要求1所述的切割晶圆的方法，其中每一所述多个蚀刻循环中的所述第一蚀刻工艺的持续时间为小于50秒，每一所述多个蚀刻循环中的所述第二蚀刻工艺的持续时间为小于50秒。

5.根据权利要求1所述的切割晶圆的方法，其中所述测试结构包括交替堆叠的多层通孔及金属线，其中所述通孔及所述金属线的层数小于所述蚀刻循环的次数。

6.根据权利要求1所述的切割晶圆的方法，其中所述第一蚀刻工艺与所述第二蚀刻工艺分别包括等离子体干式蚀刻、湿式蚀刻或其组合。

7.根据权利要求1所述的切割晶圆的方法，其中所述第一蚀刻工艺使用含氯等离子体移除所述测试结构，所述第二蚀刻工艺使用含氟等离子体移除所述介电层。

8.根据权利要求1所述的切割晶圆的方法，还包括：

在进行所述第一移除工艺之前，在所述晶圆的所述晶粒区及所述切割区的一部分上形成图案化的掩膜层，所述图案化的掩膜层具有开口，暴露出所述切割区的另一部分，其中所述第一移除工艺及所述第二移除工艺以所述图案化的掩膜层为掩膜来进行；以及

在进行所述第二移除工艺之后，移除所述图案化的掩膜层。

9.根据权利要求8所述的切割晶圆的方法，其中在形成所述图案化的掩膜层之后及所述第一移除工艺之前，还包括移除位于所述测试结构及所述介电层上方的保护层，以使得所述测试结构的顶面及所述介电层的顶面暴露出来。

10.根据权利要求1所述的切割晶圆的方法，其中被移除的所述切割区的宽度范围为10μm至60μm或10μm至70μm。

11.一种使用根据权利要求1所述的切割晶圆的方法切割自所述晶圆的晶粒，其中所述晶粒的侧壁具有平坦的表面。

12.根据权利要求11所述的晶粒，其中所述晶粒的所述侧壁的表面粗糙度范围为小于2μm。

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