CN116313844A - 基于面板形态的芯片封装方法和芯片封装件 - Google Patents

基于面板形态的芯片封装方法和芯片封装件 Download PDF

Info

Publication number
CN116313844A
CN116313844A CN202310096366.2A CN202310096366A CN116313844A CN 116313844 A CN116313844 A CN 116313844A CN 202310096366 A CN202310096366 A CN 202310096366A CN 116313844 A CN116313844 A CN 116313844A
Authority
CN
China
Prior art keywords
chip packaging
dies
chip
units
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310096366.2A
Other languages
English (en)
Inventor
张鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN202310096366.2A priority Critical patent/CN116313844A/zh
Publication of CN116313844A publication Critical patent/CN116313844A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开了基于面板形态的芯片封装方法和芯片封装件。所述芯片封装方法包括:制备多个芯片封装单元,所述多个芯片封装单元中的每个具有面板形态并且包括多个裸片;在基底上顺序地堆叠所述多个芯片封装单元,并且利用热压键合工艺使所述多个芯片封装单元之间以及所述多个芯片封装单元与所述基底之间彼此电连接,以获得堆叠体;并且对所述堆叠体进行切割,以形成单个封装件。

Description

基于面板形态的芯片封装方法和芯片封装件
技术领域
本公开的示例实施例涉及半导体封装领域,具体地,涉及基于面板形态的芯片封装方法和芯片封装件。
背景技术
通常,为了实现贯穿硅过孔(TSV)芯片的堆叠,相关技术采用热压键合(TCB)方式将单个芯片与印刷电路板(PCB)之间进行信号互联,然后使用环氧模塑化合物(EMC)(例如,环氧树脂)对堆叠的TSV芯片进行封装。
图1示出了根据相关技术的芯片封装方法。参照图1,首先,采用TCB方式在PCB 10上堆叠多个芯片20。然后,使多个芯片20与PCB 10彼此电连接。最后,利用EMC 30对包括多个芯片20的堆叠体进行封装。这种使用芯片与芯片间TCB方式的缺点在于:由于键合时间长导致生产效率低下;芯片与芯片间键合过程容易导致非导电膜填角(NCF fillet)不良;薄的TSV芯片在切割过程中容易导致切削性(chipping)不良。
在该背景技术部分中公开的以上信息仅用于增强对本本公开的背景的理解,因此,以上信息可能包含不形成对于本领域技术人员来说在该国家已经知晓的相关技术的信息。
发明内容
根据本公开的实施例,提供了基于面板形态的芯片封装方法和芯片封装件以提高半导体封装工艺的良率(yield)。
根据本公开的实施例,提供了一种芯片封装方法,所述芯片封装方法包括:制备多个芯片封装单元,所述多个芯片封装单元中的每个具有面板形态并且包括多个裸片;在基底上顺序地堆叠所述多个芯片封装单元,并且利用热压键合工艺使所述多个芯片封装单元之间以及所述多个芯片封装单元与所述基底之间彼此电连接以获得堆叠体;并且对所述堆叠体进行切割以形成单个封装件。
根据本公开的实施例,提供了一种芯片封装件,所述芯片封装件包括基底;以及多个芯片封装单元,顺序地堆叠在所述基底上,所述多个芯片封装单元中的每个具有面板形态,其中,所述多个芯片封装单元中的每个包括载体;多个裸片,安装在所述载体上;以及包封层,由模塑材料形成,所述包封层位于所述多个裸片中的每个的侧表面上,并且其中,所述多个芯片封装单元之间以及所述多个芯片封装单元与所述基底之间通过热压键合工艺彼此电连接。
根据本公开的实施例,提供了一种制备芯片封装单元的方法,所述制备芯片封装单元的方法包括:对原始晶圆进行划片以获得多个裸片;在载体上安装所述多个裸片,并且利用模塑材料对被安装在所述载体上的所述多个裸片进行包封,以获得包封件;对所述包封件进行减薄以获得初步芯片封装单元,所述初步芯片封装单元具有面板形态;并且获得所述芯片封装单元,获得所述芯片封装单元的步骤包括在所述初步芯片封装单元上形成电气连接组件。
附图说明
通过下面结合附图详细描述本公开的非限制性示例实施例,本公开的以上和其他方面的特征及优点将变得明确。在附图中,同样的附图标记将始终指示同样的元件。
图1示出了根据相关技术的芯片封装方法。
图2示出了根据本公开的示例实施例的基于面板形态的芯片封装方法的流程图。
图3示出了根据本公开的示例实施例的基于面板形态的芯片封装方法的步骤。
图4示出了根据本公开的示例实施例的基于面板形态的芯片封装方法的步骤。
图5示出了根据本公开的示例实施例的基于面板形态的芯片封装方法的步骤。
图6示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的流程图。
图7示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的步骤。
图8示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的步骤。
图9示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的步骤。
图10示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的步骤。
图11示出了根据本公开的示例实施例的芯片封装件。
具体实施方式
在下文中,将参照其中示出一些实施例的附图来更充分地描述本公开的各种非限制性示例实施例。然而,本公开的实施例可以以许多不同的形式实施,而且不应该被解释为局限于在此阐述的示例实施例。相反,提供这些示例实施例使得该描述将是彻底的和完整的,并且这些示例实施例将把本公开的范围传达给本领域技术人员。在附图中,为了清楚起见,可能夸大层和区域的尺寸。
为了易于描述,可以在这里使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等的空间相对术语来描述如附图中示出的一个元件与其他元件的关系。将理解的是,除了附图中绘出的方位之外,空间相对术语还意图包括装置在使用或操作中的不同方位。例如,如果附图中的装置被翻转,则被描述为“在”其他元件“下方”或“之下”的元件随后将被定向为“在”所述其他元件“上方”。因此,术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。可以将装置另外定向(旋转90度或在其他方位),并相应地解释在这里使用的空间相对描述语。
将理解,当元件或层被指示在另一元件或层“之上”、“上方”、“上面”、“之下”、“下方”、“下面”、“连接到”或“结合到”另一元件或层时,所述元件或层可以直接在另一元件或层之上、上方、上面、之下、下方、下面、连接到或结合到另一元件或层,或者可以存在中间元件或层。相反,当元件或层被指示“直接地”在另一元件或层“之上”、“上方”、“上面”、“之下”、“下方”、“下面”、“直接地连接到”或“直接地结合到”另一元件或层时,不存在中间元件或层。
图2示出了根据本公开的示例实施例的基于面板形态的芯片封装方法的流程图。图3、图4和图5示出了根据本公开的示例实施例的基于面板形态的芯片封装方法的各个步骤。
参照图2和图3,根据本公开的示例实施例的芯片封装方法可以包括下列步骤:在步骤S110中,制备多个芯片封装单元100。多个芯片封装单元100中的每个具有面板形态并且包括多个裸片110。
接下来,参照图2和图4,在步骤S120中,在基底200上顺序地堆叠多个芯片封装单元100,并且利用热压键合工艺使多个芯片封装单元100之间以及多个芯片封装单元100与基底200之间彼此电连接以获得堆叠体S。
接下来,参照图2和图5,在步骤S130中,对堆叠体S进行切割,以形成单个封装件P。
在一个实施例中,基底200可以是印刷电路板、陶瓷基底或中介层,又或者可以是本领域通常用于形成半导体封装件的任何材料的基底。这里所述的热压键合(TCB)工艺可以是本领域常用的封装工艺,即,通过加热和加压力,使具有倒装芯片结构的裸片彼此键合的工艺。在相关技术中,通常使用芯片与芯片间的TCB方式。这种传统的方式由于键合时间长,会导致生产效率低下。
根据本公开的示例实施例的芯片封装方法利用具有面板形态的芯片封装单元来形成堆叠体,可以在一次TCB工艺中实现多个芯片的键合,显著提高了生产效率。
以下,将参照图6至图10来详细描述图2和图3中所示的制备多个芯片封装单元100的方法。
图6示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的流程图。图7、图8、图9和图10示出了根据本公开的示例实施例的制备多个芯片封装单元的方法的各个步骤。
参照图6和图7,在一个实施例中,如图2中所示的制备多个芯片封装单元100的步骤S110可以包括:在步骤S111中,针对多个芯片封装单元100之中的每个芯片封装单元100,对原始晶圆W进行划片以获得与每个芯片封装单元100对应的多个裸片110。
接下来,参照图6和图8,在步骤S112中,将与每个芯片封装单元100对应的多个裸片110安装到载体120上,并且利用模塑材料130对被安装在载体120上的多个裸片110进行包封进行包封,以获得包封件E。
接下来,参照图6和图9,在步骤S113中,对包封件E进行减薄以获得初步芯片封装单元100P。初步芯片封装单元100P具有面板形态。
最后,参照图6和图10,在步骤S114中,在初步芯片封装单元100P上形成电气连接组件140。在形成电气连接组件140之后,初步芯片封装单元100P可以被形成为芯片封装单元100。
在一个实施例中,电气连接组件140可以包括贯穿硅过孔TSV和接触垫CP。当在基底200(见图4)上顺序地堆叠多个芯片封装单元100时,多个芯片封装单元100彼此之间以及它们与基底200之间可以经由贯穿硅过孔TSV和接触垫CP进行通信。然而,电气连接组件不限于此。
返回参照图9,在一个实施例中,对包封件E进行减薄的步骤S113可以包括:部分地去除模塑材料130以暴露多个裸片110的顶表面TS,使得模塑材料130的剩余部分设置在多个裸片110中的每个的侧表面SS上。然而,本公开不限于此,模塑材料也可以被减薄到刚好覆盖多个裸片的顶表面为止。在这种情况下,例如,对包封件E进行减薄的步骤S113可以包括:部分地去除模塑材料130,使得模塑材料130保留在多个裸片110的顶表面TS上。
在相关技术中,通常先对原始晶圆进行减薄处理,然后对被减薄的晶圆进行划片以将其分割成多个裸片,再将多个裸片安装在载体上,并执行包封处理。在这种情况下,被减薄的芯片由于其薄的厚度而在切割过程中容易引起芯片破裂(crack)、碎裂(chipping)、单芯片翘曲(warpage),导致安装品质低下,后续执行热压键合工艺的效率低下。
根据本公开的示例实施例的芯片封装方法在制备多个芯片封装单元时首先对原始晶圆执行划片工艺,然后对包括多个裸片和模塑材料的包封件执行减薄工艺,可以避免在切割薄片时发生的芯片损伤。
参照图10,在一个实施例中,载体120可以包括作为底面填充材料的非导电膜(NCF)或非导电胶(NCP)。这里,NCP可以通过例如旋涂工艺而以裸片级施加到例如其上具有导电凸点(Bump)的半导体裸片,并且位于半导体裸片的有效表面上以及导电凸点上方,或者以晶圆级施加到未被划片的半导体裸片阵列。NCF可以通过例如膜层压工艺而以晶圆级施加到其上具有导电凸点的半导体裸片。
在该实施例中,多个芯片封装单元100中的每个可以被构造为:由多个裸片110、模塑材料130和NCF形成的基板结构。如图10中所示,基板结构可以具有面板形态。
与图10一起参照图4,在基底200上顺序地堆叠多个芯片封装单元100之后,可以通过施加热和压力来执行热压键合工艺。当施加热和压力时,NCF可以熔化并流动以填充多个芯片封装单元100的底部空间。
在该实施例中,前述具有面板形态的基板结构可以在热压键合工艺中被用作阻挡层。该阻挡层可以防止过量的底部填充材料从堆叠的多个芯片封装单元100之间流出,即,防止NCF填角(NCF Fillet)的发生,从而提高芯片封装件的可靠性。
以下,将参照图11来详细描述根据图2中所示的基于面板形态的芯片封装方法制造的芯片封装件。
图11示出了根据本公开的示例实施例的芯片封装件。如图11中所示,芯片封装件P包括:基底200;以及多个芯片封装单元100,顺序地堆叠在基底200上。多个芯片封装单元100中的每个具有面板形态。虽然图11中未全部示出,但是多个芯片封装单元100中的每个可以包括如前面的图8至图10中所描述的:载体120;多个裸片110,安装在载体120上;以及包封层,由模塑材料130形成。包封层位于多个裸片110中的每个的侧表面SS上。此外,多个芯片封装单元100之间以及多个芯片封装单元100与基底200之间通过热压键合工艺彼此电连接。
在一个实施例中,多个芯片封装单元100中的每个中包括的多个裸片110可以被构造为在经历了划片工艺、安装工艺和包封工艺之后被减薄,这可以避免在切割薄片时发生的芯片损伤。
在一个实施例中,多个芯片封装单元100中的每个可以包括作为电气连接组件的贯穿硅过孔TSV和接触垫CP,并且载体120可以包括作为底面填充材料的非导电膜(NCF)或非导电胶(NCP)。在另一个实施例中,多个芯片封装单元100中的至少两个可以包括作为电气连接组件的贯穿硅过孔TSV和接触垫CP,并且载体120可以包括作为底面填充材料的NCF或NCP。
在一个实施例中,多个芯片封装单元100可以包括最上面的芯片封装单元100A以及设置并堆叠在最上面的芯片封装单元100A与基底200之间的芯片封装单元100B。在该实施例中,最上面的芯片封装单元100A可以不具有TSV结构。
在根据本公开的示例实施例的芯片封装件中,多个裸片被模塑材料形成的框架固定,以形成具有面板形态的基板结构。通过基板和基板间的直接键合,可以提升热压键合(TCB)工艺的效率。进一步地,在形成芯片封装单元的过程中,对具有原始厚度的晶圆执行切割,可以避免传统的3D TSV芯片切割时发生的芯片损伤。进一步地,在热压键合工艺中,利用基板结构本身作为阻挡层,可以有效防止NCF填角(NCF fillet)发生。
虽然已经在此示出和描述了本公开的非限制性示例实施例,但本领域技术人员将清楚的是,在不脱离由权利要求限定的本公开的精神和范围的情况下,可以做出各种修改和变化。

Claims (10)

1.一种芯片封装方法,包括:
制备多个芯片封装单元,所述多个芯片封装单元中的每个具有面板形态并且包括多个裸片;
在基底上顺序地堆叠所述多个芯片封装单元,并且利用热压键合工艺使所述多个芯片封装单元之间以及所述多个芯片封装单元与所述基底之间彼此电连接,以获得堆叠体;并且
对所述堆叠体进行切割,以形成单个封装件。
2.根据权利要求1所述的芯片封装方法,其中,制备多个芯片封装单元的步骤包括:
针对所述多个芯片封装单元之中的每个芯片封装单元,对原始晶圆进行划片以获得与每个芯片封装单元对应的所述多个裸片;
将与每个芯片封装单元对应的所述多个裸片安装到载体上,并且利用模塑材料对被安装在所述载体上的所述多个裸片进行包封,以获得包封件;
对所述包封件进行减薄,以获得初步芯片封装单元,所述初步芯片封装单元具有所述面板形态;并且
在所述初步芯片封装单元上形成电气连接组件。
3.根据权利要求2所述的芯片封装方法,其中,所述电气连接组件包括贯穿硅过孔和接触垫。
4.根据权利要求3所述的芯片封装方法,其中,所述载体包括作为底面填充材料的非导电膜或非导电胶。
5.根据权利要求4所述的芯片封装方法,其中,所述多个芯片封装单元中的每个被构造为由所述多个裸片、所述模塑材料和所述非导电膜形成的基板结构,并且
其中,所述基板结构具有所述面板形态。
6.根据权利要求5所述的芯片封装方法,其中,所述基板结构被构造为在所述热压键合工艺中被用作阻挡层。
7.根据权利要求2所述的芯片封装方法,其中,对所述包封件进行减薄的步骤包括:
部分地去除所述模塑材料以暴露所述多个裸片的顶表面,使得所述模塑材料的剩余部分设置在所述多个裸片中的每个的侧表面上。
8.根据权利要求2所述的芯片封装方法,其中,对所述包封件进行减薄的步骤包括:
部分地去除所述模塑材料,使得所述模塑材料保留在所述多个裸片的顶表面上。
9.一种芯片封装件,包括:
基底;以及
多个芯片封装单元,顺序地堆叠在所述基底上,所述多个芯片封装单元中的每个具有面板形态,
其中,所述多个芯片封装单元中的每个包括:
载体;
多个裸片,安装在所述载体上;以及
包封层,由模塑材料形成,所述包封层位于所述多个裸片中的每个的侧表面上,并且
其中,所述多个芯片封装单元之间以及所述多个芯片封装单元与所述基底之间通过热压键合工艺彼此电连接。
10.根据权利要求9所述的芯片封装件,其中,所述多个芯片封装单元中的每个中包括的所述多个裸片被构造为在经历了划片工艺、安装工艺和包封工艺之后被减薄。
CN202310096366.2A 2023-02-10 2023-02-10 基于面板形态的芯片封装方法和芯片封装件 Pending CN116313844A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310096366.2A CN116313844A (zh) 2023-02-10 2023-02-10 基于面板形态的芯片封装方法和芯片封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310096366.2A CN116313844A (zh) 2023-02-10 2023-02-10 基于面板形态的芯片封装方法和芯片封装件

Publications (1)

Publication Number Publication Date
CN116313844A true CN116313844A (zh) 2023-06-23

Family

ID=86824861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310096366.2A Pending CN116313844A (zh) 2023-02-10 2023-02-10 基于面板形态的芯片封装方法和芯片封装件

Country Status (1)

Country Link
CN (1) CN116313844A (zh)

Similar Documents

Publication Publication Date Title
US10867897B2 (en) PoP device
CN211350641U (zh) 电子设备
US11037910B2 (en) Semiconductor device having laterally offset stacked semiconductor dies
US11855029B2 (en) Semiconductor die connection system and method
US7326592B2 (en) Stacked die package
KR102077153B1 (ko) 관통전극을 갖는 반도체 패키지 및 그 제조방법
US20200335447A1 (en) Method for fabricating electronic package
US8619431B2 (en) Three-dimensional system-in-package package-on-package structure
KR102649471B1 (ko) 반도체 패키지 및 그의 제조 방법
KR101476894B1 (ko) 다중 다이 패키징 인터포저 구조 및 방법
US20110227226A1 (en) Multi-chip stack structure having through silicon via
US20090261476A1 (en) Semiconductor device and manufacturing method thereof
US20110209908A1 (en) Conductor package structure and method of the same
KR20100050750A (ko) 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
KR20200035322A (ko) 와이어 본드를 사용하는 하이브리드 부가 구조 적층형 메모리 다이
US11705436B2 (en) Semiconductor device and method for manufacturing the same
US11211361B2 (en) Semiconductor device and method for manufacturing the same
TW201123402A (en) Chip-stacked package structure and method for manufacturing the same
TW201633412A (zh) 半導體裝置及其製造方法
US20110031607A1 (en) Conductor package structure and method of the same
CN112185903A (zh) 电子封装件及其制法
US10854576B2 (en) Semiconductor device and manufacturing method thereof
CN116313844A (zh) 基于面板形态的芯片封装方法和芯片封装件
US8410594B2 (en) Inter-stacking module system
CN210692483U (zh) 一种封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination