KR20200035322A - 와이어 본드를 사용하는 하이브리드 부가 구조 적층형 메모리 다이 - Google Patents

와이어 본드를 사용하는 하이브리드 부가 구조 적층형 메모리 다이 Download PDF

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redistribution structure
die
semiconductor
bond pad
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애쉬옥 파차무쑤
찬 에이치. 유
존 에프. 케딩
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마이크론 테크놀로지, 인크
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Abstract

예비 형성된 기판을 포함하지 않는 재분배 구조물을 갖는 반도체 디바이스, 및 관련 시스템과 방법이 본원에 개시된다. 일 실시형태에서, 반도체 디바이스는 재분배 구조물에 부착되고 복수의 와이어 본드를 통해 재분배 구조물에 전기적으로 접속된 제 1 반도체 다이를 포함한다. 반도체 디바이스는 또한 제 1 반도체 다이 상에 적층된 하나 이상의 제 2 반도체 다이를 포함할 수 있으며, 제 1 및 제 2 반도체 다이 중 하나 이상은 복수의 와이어 본드를 통해 재분배 구조물에 전기적으로 접속된다. 반도체 디바이스는 또한 제 1 및/또는 제 2 반도체 다이 및 재분배 구조물의 표면 위에 성형 재료를 포함할 수 있다.

Description

와이어 본드를 사용하는 하이브리드 부가 구조 적층형 메모리 다이
관련 출원에 대한 상호 참조
본 출원은 "리버스 빌드 업 하이브리드 부가 구조를 갖는 쓰루몰드 포스트 패키지(Thrumold post package with reverse build up hybrid additive structure)"를 명칭으로 하여 존 F. 캐딩(John F. Kaeding), 아쇽 파차무투(Ashok Pachamuthu), 마크 E. 터틀(Mark E. Tuttle) 및 찬 H. 유(Chan H. Yoo)에 의해 공동 출원된 미국 특허출원과 관련된 주제를 포함한다. 상기 관련 출원은 마이크론 테크놀러지 인코포레이티드(Micron Technology, Inc.)에게 양도되고 대리인 관리번호 010829-9216.US00으로 확인되며, 그의 개시 내용은 본원에 참고로 인용된다.
본 발명은 일반적으로 반도체 디바이스에 관한 것이다. 특히, 본 기술은 예비 형성된 기판을 포함하지 않는 재분배(redistribution) 구조물에 전기적으로 접속된 반도체 다이(die)를 포함하는 반도체 디바이스, 및 관련 시스템과 방법에 관한 것이다.
마이크로 전자 디바이스는 일반적으로 매우 작은 구성요소의 고밀도 집적 회로를 포함하는 다이(즉, 칩)를 갖는다. 전형적으로, 다이는 집적 회로에 전기적으로 접속된 매우 작은 본드 패드(bond pad)의 어레이(array)를 포함한다. 본드 패드는 외부 전기 접점(contact)이며 이를 통해 공급 전압, 신호 등이 집적 회로로 전송되고 이로부터 전송받는다. 다이는 형성된 후, 다양한 전원 공급 라인, 신호 라인 및 접지 라인에 더 쉽게 연결될 수 있는 더 큰 어레이의 전기 단자에 본드 패드를 접속하도록 "패키징"된다. 다이를 패키징하기 위한 종래의 방법은 다이 상의 본드 패드를 리드(lead), 볼(ball) 패드 또는 다른 유형의 전기 단자의 어레이에 전기적으로 접속하고, 상기 다이를 캡슐화하여 이를 환경적 요인(예를 들어, 수분, 미립자, 정전기, 물리적 영향)으로부터 보호하는 것을 포함한다.
상이한 유형의 다이는 광범위하게 상이한 본드 패드 배열을 가질 수 있지만, 유사한 외부 디바이스와 상용성이 있어야 한다. 따라서, 기존 패키징 기술은 외부 디바이스의 본드 패드와 결합하도록 구성된 인터포저(interposer) 또는 다른 예비 형성된 기판에 다이를 전기적으로 접속시키는 것을 포함할 수 있다. 예비 형성된 기판은 예컨대 벤더(vendor)에 의해 웨이퍼와는 별도로 형성되고, 이어서 예비 형성된 기판은 패키징 공정 동안에 웨이퍼에 부착된다. 이러한 예비 형성된 기판은 상대적으로 두꺼울 수 있으며, 이에 의해 생성된 반도체 패키지의 크기를 증가시킨다. 다른 기존 패키징 기술은 대신에 다이 상에 직접 재분배 층(RDL)을 형성하는 것을 포함할 수 있다. RDL은 다이 본드 패드를 RDL 본드 패드와 접속하는 라인 및/또는 비아(via)를 포함하며, 이는 차례로 외부 디바이스의 본드 패드와 결합하도록 배열된다. 하나의 전형적인 패키징 방법에서, 많은 다이가 캐리어 상에(즉, 웨이퍼 또는 패널 레벨에) 장착되고 캐리어가 제거되기 전에 캡슐화된다. 이어서, 증착 및 리소그래피 기술을 사용하여 다이의 전면 상에 RDL이 직접 형성된다. 마지막으로, 리드, 볼 패드 또는 다른 유형의 전기 단자의 어레이가 RDL의 본드 패드 상에 장착되고 다이가 개별화되어(singulated) 개개의 마이크로 전자 디바이스를 형성한다.
전술한 패키징 기술의 한가지 단점은 단일 패키지로 다수의 반도체 다이를 수직으로 적층하는 것이 어렵고 비용이 많이 든다는 것이다. 즉, 다이는 RDL의 형성 전에 캡슐화되기 때문에, 적층된 다이는 일반적으로 적층된 다이의 본드 패드를 RDL에 전기적으로 접속시키기 위해 관통 실리콘 비아(through silicin via, TSV)를 필요로 한다. TSV의 형성은 마이크로 전자 디바이스의 형성 비용을 증가시키는 특별한 툴링(tooling) 및/또는 기술을 필요로 한다.
도 1a 및 1b는 각각 본 기술의 실시형태에 따른 반도체 디바이스를 예시하는 단면도 및 평면도이다.
도 2a 내지 2j는 본 기술의 실시형태에 따른 다양한 제조 단계에서 반도체 디바이스를 예시하는 단면도이다.
도 2k는 도 2j에 도시된 반도체 디바이스의 평면도이다.
도 3a 및 3b는 각각 본 기술의 실시형태에 따른 반도체 디바이스를 예시하는 단면도 및 평면도이다.
도 4a 및 4b는 각각 본 기술의 실시형태에 따른 반도체 디바이스를 예시하는 단면도 및 평면도이다.
도 5는 본 기술의 실시형태에 따라 구성된 반도체 디바이스를 포함하는 시스템의 개략도이다.
예비 형성된 기판을 포함하지 않는 재분배 구조물에 전기적으로 접속된 반도체 다이를 포함하는 반도체 디바이스, 및 관련 시스템과 방법의 몇몇 실시형태의 특정 세부 사항이 아래에 설명된다. 일부 실시형태에서, 반도체 디바이스는 예비 형성된 기판 없이 재분배 구조물에 본딩되고 성형 재료에 의해 캡슐화된 하나 이상의 반도체 다이 와이어를 포함한다. 다음의 설명에서, 본 기술의 실시형태들에 대한 철저하고 가능한 설명을 제공하기 위해 다수의 특정 세부 사항들이 논의된다. 그러나, 당업자는 본 발명이 하나 이상의 특정 세부 사항 없이 실시될 수 있다는 것을 인식할 것이다. 다른 경우에서, 본 기술의 다른 측면을 모호하게 하는 것을 피하기 위해, 반도체 디바이스와 종종 관련되는 잘 알려진 구조 또는 작동은 도시되지 않거나 상세하게 설명되지 않는다. 일반적으로, 본원에 개시된 특정 실시형태에 추가하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내에 있을 수 있다는 것이 이해되어야 한다.
본원에 사용된 바와 같이, 용어 "수직", "측 방향(lateral)", "상부" 및 "하부"는 도면에 도시된 배향을 고려하여 반도체 디바이스에서의 특징부의 상대 방향 또는 위치를 지칭할 수 있다. 예를 들어 "상부" 또는 "최상부"는 다른 특징부보다 페이지 정상(top)에 더 가까이 위치된 특징부를 지칭할 수 있다. 그러나, 이들 용어는 배향에 따라 정상/바닥, 상/하, 위/아래, 고/저 및 좌/우가 상호 교환될 수 있는 반전 또는 경사 배향과 같은 다른 배향을 갖는 반도체 디바이스를 포함하는 것으로 광범위하게 해석되어야 한다.
도 1a는 본 기술의 실시형태에 따른 반도체 디바이스(100)("디바이스(100)")를 예시하는 단면도이고, 도 1b는 평면도이다. 도 1a를 참조하면, 디바이스(100)는 재분배 구조물(130), 재분배 구조물(130)에 연결되고 복수의 본드 패드(112)를 갖는 반도체 다이(110), 및 재분배 구조물(130) 및 반도체 다이(110)의 적어도 일부 위의 성형 재료(150)를 포함할 수 있다. 성형 재료(150)는 반도체 다이(110) 및 재분배 구조물(130)을 완전히 덮을 수 있다. 도 1a에 도시된 바와 같이, 단지 하나의 반도체 다이(110)가 재분배 구조물(130)에 연결되지만, 다른 실시형태에서는, 디바이스(100)는 임의의 수의 반도체 다이(예를 들어, 반도체 다이(110) 상에 적층된 하나 이상의 추가 반도체 다이)를 포함할 수 있다. 반도체 다이(110)는 다양한 유형의 반도체 구성요소 및 기능적 특징, 예컨대 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 다른 형태의 집적 회로 메모리, 프로세싱 회로, 이미징 구성요소, 및/또는 다른 반도체 특징을 포함할 수 있다. 일부 실시형태에서, 디바이스(100)는 반도체 다이(110)와 재분배 구조물(130)의 제 1 표면(133a) 사이에 배치된 다이-부착 재료(109)를 포함할 수 있다. 다이-부착 재료(109)는 예를 들어 접착제 필름(예를 들어, 다이-부착 필름), 에폭시, 테이프, 페이스트 또는 다른 적절한 재료일 수 있다.
재분배 구조물(130)은 유전체 재료(132), 유전체 재료(132) 내 및/또는 상의 복수의 제 1 접점(134), 및 유전체 재료(132) 내 및/또는 상의 복수의 제 2 접점(136)을 포함한다. 재분배 구조물(130)은 유전체 재료(132) 내에서, 그를 통하여 및/또는 그 상에서 연장되는 복수의 전도성 라인(138)(예를 들어, 전도성 비아 및/또는 트레이스(trace)를 포함함)을 추가로 포함하여, 제 1 접점(134)의 개별적인 것을 제 2 접점(136)의 대응하는 것에 전기적으로 접속시킨다. 특정 실시형태에서, 제 1 접점(134), 제 2 접점(136) 및 전도성 라인(138)은 하나 이상의 전도성 재료, 예컨대 구리, 니켈, 땜납(예를 들어, SnAg계 땜납), 도체-충전된 에폭시, 및/또는 다른 전기 전도성 재료로 형성될 수 있다. 유전체 재료(132)는 적합한 유전체, 절연 또는 패시베이션(passivation) 재료의 하나 이상의 층을 포함할 수 있다. 유전체 재료(132)는 개별적인 제 1 접점(134), 제 2 접점(136) 및 관련 전도성 라인(138)을 서로 전기적으로 격리시킨다. 재분배 구조물(130)은 또한 반도체 다이(110)을 향하는 제 1 표면(133a) 및 제 1 표면(133a) 반대쪽의 제 2 표면(133b)을 포함한다. 제 1 접점(134)은 재분배 구조물(130)의 제 1 표면(133a)에 노출되는 한편, 제 2 접점(136)은 재분배 구조물(130)의 제 2 표면(133b)에 노출된다.
일부 실시형태에서, 재분배 구조물(130)의 제 2 접점(136) 중 하나 이상은 대응하는 제 1 접점(134)보다 반도체 다이(110)로부터 측 방향으로 더 멀리 이격되어 있다. 즉, 제 2 접점(136) 중 일부는 그들이 전기적으로 접속되는 대응하는 제 1 접점(134)의 바깥쪽으로 펼쳐질 수 있거나 측 방향으로 바깥쪽에 위치될 수 있다. 제 1 접점(134)의 바깥쪽에 측 방향으로 제 2 접점(136)을 위치시키는 것은 반도체 다이(110)의 피치보다 더 큰 피치에 의한 접속(connection)을 갖는 다른 디바이스 및/또는 인터페이스에 디바이스(100)의 접속을 용이하게 한다. 또한, 재분배 구조물(130)은 반도체 다이(110) 아래에 다이-부착 영역을 포함할 수 있다. 도 1a에 도시된 실시형태에서, 재분배 구조물(130)의 다이-부착 영역 내에 제 1 접점(134)이 배치되지 않는다. 다른 실시형태에서(예를 들어, 도 4a에 도시된 바와 같이), 제 1 접점(134) 중 하나 이상은 반도체 다이(110) 아래의 다이-부착 영역 내에 배치될 수 있다. 제 1 접점(134)이 다이-부착 영역 내에 있을 때, 제 1 접점(134)은 전기적으로 활성이거나 또는 전기적으로 활성이지 않은 더미(dummy) 접점일 수 있다.
재분배 구조물(130)의 유전체 재료(132)는 재분배 구조물(130)이 예비 형성된 기판(예를 들어, 캐리어 웨이퍼로부터 이격되어 형성된 다음 캐리어 웨이퍼에 부착된 기판)을 포함하지 않도록 구축된(built-up) 기판을 형성한다. 따라서, 재분배 구조물(130)은 매우 얇게 만들어질 수 있다. 예를 들어, 일부 실시형태에서, 재분배 구조물(130)의 제 1 및 제 2 표면(133a, 133b) 사이의 거리(D1)는 약 50 ㎛ 미만이다. 특정 실시형태에서, 거리(D1)는 대략 30 ㎛, 또는 약 30 ㎛ 미만이다. 따라서, 반도체 디바이스(100)의 전체 크기는 예를 들어 예비 형성된 기판 위에 형성된 종래의 재분배 층을 포함하는 디바이스와 비교하여 감소될 수 있다. 그러나, 재분배 구조물(130)의 두께는 제한되지 않는다.
디바이스(100)는 (i) 반도체 다이(110)의 본드 패드(112)를 재분배 구조물(130)의 대응하는 제 1 접점(134)에 전기적으로 접속하는 제 1 전기 커넥터(104), 및 (ii) 재분배 구조물(130)의 제 2 표면(133b) 상에 배치되고 재분배 구조물(130)의 제 2 접점(136)을 외부 회로(도시되지 않음)에 전기적으로 접속하도록 구성된 제 2 전기 커넥터(106)를 추가로 포함한다. 제 2 전기 커넥터(106)는 땜납 볼(solder ball), 전도성 범프(bump), 전도성 필라(pillar), 전도성 에폭시 및/또는 다른 적절한 전기 전도성 요소일 수 있다. 일부 실시형태에서, 제 2 전기 커넥터(106)는 재분배 구조물(130)의 제 2 표면(133b) 상에 볼 그리드(ball grid) 어레이를 형성한다. 특정 실시형태에서, 제 2 전기 커넥터(106)는 생략될 수 있고 제 2 접점(136)은 외부 디바이스 또는 회로에 직접 연결될 수 있다. 도 1a에 도시된 바와 같이, 제 1 전기 커넥터(104)는 복수의 와이어 본드를 포함할 수 있다. 다른 실시형태에서, 제 1 전기 커넥터(104)는 다른 유형의 전기 전도성 커넥터(예를 들어, 전도성 필라, 범프, 리드 프레임 등)를 포함할 수 있다.
도 1b는 반도체 다이(110) 및 본드 패드(112)를 나타낸 디바이스(100)의 평면도이다(성형 재료(150)는 예시의 편의를 위해 도시되지 않음). 도시된 바와 같이, 제 1 전기 커넥터(104)는 반도체 다이(110)의 본드 패드(112)를 재분배 구조물(130)의 제 1 접점(134) 중 대응하는 것에 전기적으로 접속시킨다. 일부 실시형태에서, 개별적인 제 1 접점(134)은 하나 초과의 본드 패드(112) 또는 오직 단일의 본드 패드(112)에 전기적으로 접속될 수 있다. 이러한 방식으로, 디바이스(100)는 반도체 다이(110)의 개별 핀이 개별적으로 격리되고 액세스 가능하도록(예를 들어, 신호 핀)구성될 수 있고/있거나, 다수의 핀이 동일한 세트의 제 1 및 제 2 접점(134, 136)을 통해 집합적으로 액세스 가능하도록(예를 들어, 전력 공급 또는 접지(ground) 핀) 구성될 수 있다. 다른 실시형태에서, 전기 커넥터(104)는 반도체 다이(110)와 재분배 구조물(130)의 제 1 접점(134) 사이에 상이한 구성의 전기 접속을 제공하도록 임의의 다른 방식으로 배열될 수 있다.
도 1b에 추가로 도시된 바와 같이, 반도체 다이(110)는 본드 패드(112)가 반도체 다이(110)의 대향하는 종 방향 면을 따라 배열되는 직사각형 형상을 가질 수 있다. 그러나, 다른 실시형태에서, 반도체 다이(110)는 임의의 다른 형상 및/또는 본드 패드 구성을 가질 수 있다. 예를 들어, 반도체 다이(110)는 직사각형, 원형, 정사각형, 다각형 및/또는 다른 적절한 형상일 수 있다. 반도체 다이(110)는 반도체 다이(110) 상에 임의의 패턴으로 배열될 수 있는 임의의 수의 본드 패드(예를 들어, 도 1b에 도시된 10 개의 예시적인 본드 패드(112)보다 많거나 적은)를 추가로 포함할 수 있다.
다시 도 1a를 참조하면, 재분배 구조물(130)의 제 1 표면(133a), 반도체 다이(110) 및 제 1 전기 커넥터(104) 위에 성형 재료(150)가 형성될 수 있다. 성형 재료(150)는 반도체 다이(110)를 캡슐화하여 반도체 다이(110)를 오염물 및 물리적 손상으로부터 보호할 수 있다. 또한, 디바이스(100)는 예비 형성된 기판을 포함하지 않기 때문에, 성형 재료(150)는 또한 디바이스(100)에 원하는 구조적 강도를 제공한다. 예를 들어, 성형 재료(150)는 디바이스(100)에 외력이 가해질 때 디바이스(100)가 휘어지거나 구부러지는 것 등을 방지하도록 선택될 수 있다. 결과적으로, 일부 실시형태에서, 재분배 구조물(130)은 디바이스(100)에 많은 구조적 강도를 제공할 필요가 없기 때문에 재분배 구조물(130)은 매우 얇게(예를 들어, 50 ㎛ 미만) 만들어질 수 있다. 따라서, 디바이스(100)의 전체 높이(예를 들어, 두께)가 감소될 수 있다.
도 2a 내지 2j는 본 기술의 실시형태에 따른 반도체 디바이스(200)를 제조하는 방법에서 다양한 단계를 예시하는 단면도이다. 일반적으로, 반도체 디바이스(200)는 예를 들어 별개 디바이스로서 또는 더 큰 웨이퍼 또는 패널의 일부로서 제조될 수 있다. 웨이퍼-레벨 또는 패널-레벨 제조에서, 더 큰 반도체 디바이스는 개별화되어 복수의 개별 디바이스를 형성하기 전에 형성된다. 설명 및 이해의 편의를 위해, 도 2a 내지 2j는 2 개의 반도체 디바이스(200)의 제조를 예시한다. 그러나, 당업자는, 본원에 기술된 바와 같이 유사한 특징을 포함하고 유사한 공정을 사용하면서 반도체 디바이스(200)의 제조가 웨이퍼 및/또는 패널 레벨로 스케일링될 수 있다는 것 - 즉, 2 개 초과의 반도체 디바이스로 개별화될 수 있도록 더 많은 구성요소를 포함하는 것 - 을 쉽게 이해할 것이다.
먼저 도 2a 내지 도 2d를 참조하면, 반도체 디바이스(200)의 제조는 재분배 구조물(230)(도 2d)의 형성으로 시작된다. 도 2a를 참조하면, 전면(261a) 및 후면(261b)을 갖는 캐리어(260)가 제공되고, 캐리어(260)의 전면(261a) 상에 이형 층(262)이 형성된다. 이형 층(262)은 재분배 구조물(230)이 캐리어(260)와 직접 접촉하는 것을 방지하여 재분배 구조물(230)을 캐리어(260) 상의 가능한 오염물로부터 보호한다. 특정 실시형태에서, 캐리어(260)는 예를 들어 실리콘, 절연체 상의 실리콘(silicon-on-insulator), 화합물 반도체(예를 들어, 질화 갈륨), 유리 또는 다른 적절한 재료로 형성된 임시 캐리어일 수 있다. 부분적으로, 캐리어(260)는 후속 처리 단계를 위한 기계적 지지를 제공하고, 또한 후속 처리 단계 동안 이형 층(262)의 표면을 보호하여 이형 층(262)이 나중에 재분배 구조물(230)로부터 적절히 제거될 수 있게 한다. 일부 실시형태에서, 캐리어(260)는 후속적으로 제거된 후에 재사용될 수 있다. 이형 층(262)은 일회용 필름(예를 들어, 에폭시계 재료의 라미네이트 필름) 또는 다른 적합한 재료일 수 있다. 일부 실시형태에서, 이형 층(262)은 후속 단계에서 레이저 또는 다른 광원을 통한 제거를 용이하게 하기 위해 레이저-감응성 또는 광-감응성일 수 있다.
재분배 구조물(230)(도 2d)은 부가 빌드-업(build-up) 공정으로부터 형성될 수 있는 전도체 및 유전체 재료의 하이브리드 구조이다. 즉, 재분배 구조물(230)은 다른 라미네이트 또는 유기 기판 상보다는 캐리어(260) 및 이형 층(262) 상에 직접 부가적으로 구축된다. 특히, 재분배 구조물(230)은 반도체 웨이퍼 제조 공정, 예컨대 스퍼터링, 물리적 기상 증착(PVD), 전기 도금, 리소그래피 등에 의해 제조된다. 예를 들어, 도 2b를 참조하면, 복수의 제 2 접점(236)이 이형 층(262) 상에 직접 형성될 수 있고, 유전체 재료 층(232)이 이형 층(262) 상에 형성되어 개별 제 2 접점(236)을 전기적으로 분리시킬 수 있다. 유전체 재료(232)는 예를 들어 파릴렌, 폴리이미드, 저온 화학 기상 증착(CVD) 재료 - 예컨대 테트라에틸오르토실리케이트(TEOS), 실리콘 질화물(Si3Ni4), 실리콘 산화물(SiO2) - 및/또는 다른 적절한 유전체, 비전도체 재료로 형성될 수 있다. 도 2c를 참조하면, 전도체 재료 및 유전체 재료(232)의 부가 층이 형성되어 유전체 재료(232) 내에 전도성 부분(235)을 형성하는 전도성 라인(238) 및 유전체 재료(232)를 구축할 수 있다.
도 2d는 이형 층(262) 및 캐리어(260) 상에 완전히 형성된 후의 재분배 구조물(230)을 도시한다. 도 2d에 도시된 바와 같이, 복수의 제 1 접점(234)은 전도성 라인(238)에 전기적으로 접속되도록 형성된다. 따라서, 재분배 구조물(230)의 전도성 부분(235)은 제 2 접점(236) 및 하나 이상의 제 1 접점(234) 및 전도성 라인(238)을 포함할 수 있다. 전도성 부분(235)은 구리, 니켈, 땜납(예를 들어, SnAg계 땜납), 도체-충전된 에폭시 및/또는 다른 전기 전도성 재료로 제조될 수 있다. 일부 실시형태에서, 전도성 부분(235)은 모두 동일한 전도성 재료로 만들어진다. 다른 실시형태에서, 각각의 전도성 부분(235)은 하나 초과의 전도성 재료(예를 들어, 제 1 접점(234), 제 2 접점(236), 및 전도성 라인(238)은 하나 이상의 전도성 재료를 포함할 수 있다)를 포함할 수 있고/있거나, 상이한 전도성 부분(235)은 상이한 전도성 재료를 포함할 수 있다. 제 1 접점(234)은 재분배 구조물(230) 상에 다이-부착 영역(239)을 형성하도록 배열될 수 있다.
도 2e를 참조하면, 반도체 디바이스(200)의 제조는 재분배 구조물(230)의 다이-부착 영역에 복수의 제 1 반도체 다이(210)를 연결하고, 재분배 구조물(230)에 제 1 반도체 다이(210)를 전기적으로 접속하는 복수의 전기 커넥터(204a)를 형성하는 것으로 계속된다. 보다 구체적으로, 제 1 반도체 다이(210)의 후면(예를 들어, 본드 패드(212)를 갖는 전면의 반대면)은 재분배 구조물(230)의 노출된 상부 표면(233a)에서 다이-부착 영역에 제 1 다이-부착 재료(209a)를 통해 부착된다. 제 1 다이-부착 재료(209a)는 다이-부착 접착제 페이스트 또는 접착제 요소, 예를 들어 다이-부착 필름 또는 다이싱-다이-부착 필름(각각 당업자에게 "DAF" 또는 "DDF"로 공지됨)일 수 있다. 일 실시형태에서, 제 1 다이-부착 재료(209a)는 임계 레벨의 압력을 넘어서 압축될 때 재분배 구조물(230)에 제 1 반도체 다이(210)를 부착하는 압력-고정(set) 접착제 요소(예를 들어, 테이프 또는 필름)를 포함할 수 있다. 다른 실시형태에서, 제 1 다이-부착 재료(209a)는 UV 방사선에 노출됨으로써 고정되는 UV-고정 테이프 또는 필름일 수 있다. 도 2e에 추가로 도시된 바와 같이, 제 1 반도체 다이(210)의 본드 패드(212)는 전기 커넥터(204a)를 통해 재분배 구조물(230)의 대응하는 제 1 접점(234)에 전기적으로 접속된다. 예시된 실시형태에서, 전기 커넥터(204a)는 복수의 와이어 본드를 포함한다. 다른 실시형태에서, 전기 커넥터(204a)는 예를 들어 전도성 범프, 필라, 리드 프레임 등과 같은 다른 유형의 전도성 특징부를 포함할 수 있다. 다른 실시형태에서, 제 1 반도체 다이(210)는 상이한 배향을 갖도록 위치될 수 있다. 예를 들어, 도 4a를 참조하면서 아래에 더 상세히 설명되는 바와 같이, 제 1 반도체 다이(210)는 각각의 제 1 반도체 다이(210)의 전면이 재분배 구조물(230)을 향하도록 아래로 향하게 위치될 수 있다.
도 2f를 참조하면, 반도체 디바이스(200)의 제조는 제 1 반도체 다이(210) 상에 복수의 제 2 반도체 다이(220)를 적층하고, 재분배 구조물(230)에 제 2 반도체 다이(220)를 전기적으로 접속하는 복수의 전기 커넥터(204b)를 형성하는 것으로 계속된다. 따라서, 복수의 다이 스택(208)이 재분배 구조물(230)을 따라 서로 분리된다. 도 2e에 예시된 바와 같이, 단지 2 개의 다이 스택(208)이 재분배 구조물(230) 상에 위치된다. 그러나, 임의의 수의 다이 스택(208)이 재분배 구조물(230) 및 캐리어(260)를 따라 서로 이격될 수 있다. 예를 들어, 웨이퍼 또는 패널 레벨에서, 많은 다이 스택(208)이 웨이퍼 또는 패널을 따라 이격될 수 있다. 다른 실시형태에서, 각각의 다이 스택(208)은 상이한 수의 반도체 다이를 포함할 수 있다. 예를 들어, 각각의 다이 스택(208)은 (예를 들어, 도 1a 및 도 1b에 예시된 실시형태에서와 같이) 제 1 반도체 다이(210)만을 포함할 수 있거나, 또는 제 2 반도체 다이(220) 상에 적층된 부가 반도체 다이(예를 들어, 3 개, 4 개, 8 개, 10 개 또는 더 많은 다이의 스택)를 포함할 수 있다.
도 2f에 도시된 바와 같이, 제 2 반도체 다이(220)의 후면(예를 들어, 본드 패드(222)를 갖는 전면의 반대면)은 제 2 다이-부착 재료(209b)를 통해 제 1 반도체 다이(210)의 전면에 부착된다. 즉, 제 1 반도체 다이(210) 및 제 2 반도체 다이(220)(집합적으로 "다이(210, 220)")는 전면-대-후면으로(front-to-back) 적층된다. 다른 실시형태에서, 제 2 반도체 다이(220)는 상이한 배향을 갖도록 위치될 수 있다. 예를 들어, 도 3a를 참조하면서 아래에 더 상세히 설명되는 바와 같이, 제 2 반도체 다이(220)는 반도체 다이(220)의 전면이 제 1 반도체 다이(210)의 전면을 향하도록 아래로 향하게 위치될 수 있다. 제 2 다이-부착 재료(209b)는 제 1 다이-부착 재료(209a)와 동일하거나 상이할 수 있다. 일부 실시형태에서, 제 2 다이-부착 재료(209b)는 와이어 본드와 함께 사용하기에 적합한 "필름-오버-와이어(film-over-wire)" 재료의 형태를 갖는다. 그러한 실시형태에서, 제 2 다이-부착 재료(209b)는 DAF 또는 DDF일 수 있다. 또한, 제 2 다이-부착 재료(209b)의 두께는 제 2 반도체 다이(220)의 후면과 전기 커넥터(204a)(예를 들어, 와이어 본드) 사이의 접촉을 방지하여 전기 커넥터(204a)의 손상을 피하도록 충분히 클 수 있다. 다른 실시형태에서, 반도체 다이(220)는 땜납 또는 다른 적합한 직접 다이 부착 기술을 사용하여 반도체 다이(210)에 직접 연결될 수 있다.
도 2f에 추가로 도시된 바와 같이, 제 2 반도체 다이(220)의 본드 패드(222)는 전기 커넥터(204b)를 통해 재분배 구조물(230)의 제 1 접점(234) 중 대응하는 것에 전기적으로 접속된다. 예시된 실시형태에서, 전기 커넥터(204b)는 복수의 와이어 본드를 포함한다. 다른 실시형태에서, 전기 커넥터(204b)는 예를 들어 전도성 범프, 필라, 리드 프레임 등과 같은 다른 유형의 전도성 특징부를 포함할 수 있다. 예를 들어, 다이(210, 220)가 면-대-면(face-to-face)(즉, 전면-대-전면)으로 배열되는 특정 실시형태에서, 제 2 반도체 다이(220)의 본드 패드(222) 중 하나 이상은 구리 필라 또는 땜납 접속을 통해 제 1 반도체 다이(210)의 본드 패드(212)에 직접 전기적으로 접속될 수 있다. 도 2k를 참조하면서 아래에 더 상세히 설명되는 바와 같이, 재분배 구조물(230)의 일부 제 1 접점(234)은 다이(210, 220)의 2 이상의 본드 패드(212 및/또는 222)에 전기적으로 접속될 수 있다. 도 2f에 도시된 단면도에서, 양 다이(210, 220)에 전기적으로 접속된 제 1 접점(234)만이 도시되어 있다.
캐리어(260) 상에 적층된 다이(210, 220)를 장착하기 전에 캐리어(260) 상에 재분배 구조물(230)을 형성함으로써, 다이(210, 220)를 재분배 구조물(230)에 전기적으로 접속시키는 종래의 방법이 이용될 수 있다(예를 들어, 와이어 본딩, 직접 칩 부착) 등). 특히, 적층된 반도체 다이를 전기적으로 접속시키기 위한 관통 실리콘 비아(TSV)의 사용이 회피될 수 있다. TSV는, 먼저 복수의 반도체 다이를 캐리어에 장착한 다음 다이 상에 직접 재분배 층을 형성하는 것을 포함하는 방법에서 요구된다. 이러한 "재분배 층 라스트(last)" 접근법에서, 반도체 다이는 재분배 층의 형성 전에 그리고 오버-몰딩 전에 적층되어야 한다. 즉, 반도체 다이는 다이가 재분배 층의 형성 전에 적층되고 성형되기 때문에 TSV - 예를 들어 와이어 본드와 대조적으로 - 를 사용할 필요가 있다. 본 기술은 TSV와 관련된 비용 및 제조 곤란을 피하면서도 다른 유형의 전기 연결을 사용할 수 있게 한다.
도 2g를 참조하면, 반도체 디바이스(200)의 제조는 재분배 구조물(230)의 상부 표면(233a) 상에 그리고 다이(210, 220) 주위에 성형 재료(250)를 형성하는 것으로 계속된다. 예시된 실시형태에서, 성형 재료(250)는 다이(210, 220)가 성형 재료(250) 내에 밀봉되도록 다이(210, 220)를 캡슐화한다. 일부 실시형태에서, 성형 재료(250)는 또한 전기 커넥터(204a 및/또는 204b)의 일부 또는 전부를 캡슐화할 수 있다. 성형 재료(250)는 수지, 에폭시 수지, 실리콘계 재료, 폴리이미드 및/또는 당업계에 사용되거나 공지된 다른 적합한 수지로 형성될 수 있다. 일단 증착되면, 성형 재료(250)는 UV 광, 화학적 경화제, 열 또는 당업계에 공지된 다른 적합한 경화 방법에 의해 경화될 수 있다. 경화된 성형 재료(250)는 상부 표면(251)을 포함할 수 있다. 특정 실시형태에서, 상부 표면(251)은, 상부 표면(251)이 재분배 구조물(230)의 상부 표면(233a) 위의 전기 커넥터(204b) 및/또는 제 2 반도체 다이(220)의 최대 높이보다 단지 약간 더 큰 재분배 구조물(230)의 상부 표면(233a) 위의 높이를 갖도록 형성 및/또는 그라인딩될 수 있다. 즉, 성형 재료(250)의 상부 표면(251)은 전기 커넥터(204b) 및 다이(210, 220)를 캡슐화하기에 충분히 큰 높이를 가질 수 있다.
도 2h를 참조하면, 반도체 디바이스(200)의 제조는 캐리어(260)(도 2g에 도시됨)로부터 재분배 구조물(230)을 제거하는 것으로 계속된다. 예를 들어, 진공, 포커(poker) 핀, 레이저 또는 다른 광원, 또는 당업계에 공지된 다른 적절한 방법이 재분배 구조물(230)을 이형 층(262)으로부터 분리할 수 있다(도 2g). 일부 실시형태에서, 이형 층(262)은 캐리어(260)가 다시 재사용될 수 있도록 캐리어(260)가 쉽게 제거될 수 있게 한다. 다른 실시형태에서, 캐리어(260) 및 이형 층(262)은 캐리어(260) 및/또는 이형 층(262)을 얇게 함으로써(예를 들어, 백 그라인딩(back grinding), 건식 에칭 공정, 화학적 에칭 공정, 화학적 기계적 연마(CMP) 등) 적어도 부분적으로 제거될 수 있다. 캐리어(260) 및 이형 층(262)을 제거하는 것은 복수의 제 2 접점(236)을 포함하여 재분배 구조물(230)의 하부 표면(233b)을 노출시킨다.
도 2i을 참조하면, 반도체 디바이스(200)의 제조는 재분배 구조물(230)의 제 2 접점(236) 상에 전기 커넥터(206)를 형성하는 것으로 계속된다. 전기 커넥터(206)는 재분배 구조물(230)의 제 2 접점(236)을 외부 회로(도시되지 않음)에 전기적으로 접속하도록 구성될 수 있다. 일부 실시형태에서, 전기 커넥터(206)는 복수의 땜납 볼 또는 땜납 범프를 포함한다. 예를 들어, 스텐실링(stenciling) 기계는 재분배 구조물(230)의 제 2 접점(236) 상에 별개의 땜납 페이스트 블록을 증착할 수 있다. 그 다음, 땜납 페이스트는 리플로우(reflow)되어 제 2 접점(236) 상에 땜납 볼 또는 땜납 범프를 형성할 수 있다.
도 2j는 서로 개별화된 후의 반도체 디바이스(200)를 도시한다. 도시된 바와 같이, 재분배 구조물(230)은 (도 2i에 예시된) 복수의 다이싱 레인(253)에서 성형 재료(250)와 함께 절단되어 다이 스택(208)을 개별화하고 반도체 디바이스(200)를 서로 분리할 수 있다. 개별화되면, 개별 반도체 디바이스(200)는 전기 커넥터(206)를 통해 외부 회로에 부착될 수 있고, 따라서 수많은 시스템 및/또는 디바이스에 통합될 수 있다.
도 2k는 반도체 디바이스(200) 중 하나의 평면도를 예시한다. 성형 재료(250)는 본드 패드(222)를 갖는 제 2 반도체 다이(220)를 나타내기 위해 생략되었다. 예시된 실시형태에서, 제 1 반도체 다이(210)는 제 2 반도체 다이(220) 아래에 완전히 위치된다. 도시된 바와 같이, 전기 커넥터(204a)는 제 1 반도체 다이(210)의 본드 패드(212)(도시되지 않음)를 재분배 구조물(230)의 제 1 접점(234) 중 대응하는 것에 전기적으로 접속시킨다. 마찬가지로, 전기 커넥터(204b)는 제 2 반도체 다이(220)의 본드 패드(222)를 재분배 구조물(230)의 제 1 접점(234) 중 대응하는 것에 전기적으로 접속시킨다. 일부 실시형태에서, 개별 제 1 접점(234)은 하나 초과의 본드 패드(212 및/또는 222)에 전기적으로 접속될 수 있다. 예를 들어, 예시된 바와 같이, 개별 제 1 접점(234a)은 와이어 본드(204b)를 통해 제 2 반도체 다이(220)의 개별 본드 패드(222a)에 전기적으로 접속될 수 있고, 또한 와이어 본드(204a)를 통해 제 1 반도체 다이(210)의 개별 본드 패드(212)(도시되지 않음)에 전기적으로 접속될 수 있다. 특정 실시형태에서, 개별 제 1 접점(234)은 단지 하나의 본드 패드(212 또는 222)에 연결될 수 있다. 예를 들어, 예시된 바와 같이, 개별 제 1 접점(234b)은 제 2 반도체 다이(220)의 본드 패드(222b)에만 전기적으로 접속되고, 따라서 제 1 반도체 다이(210)에 전기적으로 접속되지 않는다. 이러한 방식으로, 디바이스(200)는, 다이 스택(208) 내의 반도체 다이의 개별 핀이 개별적으로 격리되고 액세스 가능하도록(예를 들어, 신호 핀) 구성될 수 있고/있거나, 다이 스택(208) 내의 각 반도체 다이에 공통되는 핀이 동일한 세트의 제 1 및 제 2 접점(234, 236)(예를 들어, 전력 공급 또는 접지 핀)을 통해 집합적으로 액세스 가능하도록 구성될 수 있다. 다른 실시형태에서, 전기 커넥터(204a, 204b)는 임의의 다른 방식으로 배열되어 다이(210, 220)와 재분배 구조물(230)의 제 1 접점(234) 사이에 상이한 구성의 전기 연결을 제공할 수 있다.
다른 실시형태에서, 다이(210, 220)는 제 1 반도체 다이(210)가 제 2 반도체 다이(220) 바로 아래에 있지 않도록 적층될 수 있고/있거나, 다이(210, 220)는 서로 다른 치수 또는 배향을 가질 수 있다. 예를 들어, 제 2 반도체 다이(220)는 제 1 반도체 다이(210) 위에 돌출된 부분을 갖도록 장착될 수 있거나, 제 1 반도체 다이(210)는 제 2 반도체 다이(220)가 제 1 반도체 다이(210)의 점유공간(footprint) 내에 완전히 위치되도록 제 2 반도체 다이(220)보다 더 클 수 있다. 다이(210, 220)는 다이(210, 220) 상에 임의의 패턴으로 배열될 수 있는 임의의 수의 본드 패드(예를 들어, 도 2k에 도시된 10 개의 예시적인 본드 패드보다 많거나 적은)를 추가로 포함할 수 있다.
도 3a는 본 기술의 다른 실시형태에 따른 반도체 디바이스(300)("디바이스(300)")를 예시하는 단면도이고, 도 3b는 평면도이다. 이 예는 "면-대-면" 구성으로 배열된 하나 이상의 반도체 다이를 보다 구체적으로 도시한다. 디바이스(300)는 위에서 상세히 설명된 반도체 디바이스(100, 200)의 특징과 일반적으로 유사한 특징을 포함할 수 있다. 예를 들어, 도 3a에 예시된 실시형태에서, 디바이스(300)는 재분배 구조물(330) 및 재분배 구조물(330)의 상부 표면(333a)에 연결된 다이 스택(308)을 포함한다. 보다 구체적으로, 제 1 반도체 다이(310)의 후면(예를 들어, 복수의 본드 패드(312)를 갖는 다이의 전면의 반대면)은 다이-부착 재료(309)를 통해 재분배 구조물(330)의 상부 표면(333a)에 부착될 수 있다. 복수의 본드 패드(322)를 갖는 제 2 반도체 다이(320)가 제 1 반도체 다이(310) 상에 적층될 수 있고, 성형 재료(350)가 재분배 구조물(330)의 상부 표면(333a) 상에 그리고 제 1 및 제 2 반도체 다이(310, 320) 주위에 형성될 수 있다. 제 2 반도체 다이(320)는 본드 포드(322)를 포함하는 제 2 반도체 다이(320)의 전면이 제 1 반도체 다이(310)의 전면을 향하도록 위치된다. 복수의 전도성 특징부(315)는 제 2 반도체 다이(320)의 본드 패드(322) 중 적어도 일부를 제 1 반도체 다이(310)의 본드 패드(312) 중 대응하는 것에 연결시킨다. 일부 실시형태에서, 전도성 특징부(315)는 구리 필라이다. 특정 실시형태에서, 전도성 특징부(315)는 예를 들어 구리, 금, 알루미늄 등과 같은 하나 이상의 전도성 재료를 포함할 수 있고, 상이한 형상 및/또는 구성을 가질 수 있다.
도 3a 및 도 3b에 추가로 도시된 바와 같이, 제 1 반도체 다이(310)의 본드 패드(312)는 와이어 본드(304)를 통해 재분배 구조물(330)의 접점(334) 중 대응하는 것에 전기적으로 접속될 수 있다. 일부 실시형태에서, 전도성 특징부(315)는 와이어 본드(304)를 형성한 후에 형성될 수 있다 - 따라서 제 2 반도체 다이(320)가 부착된다 -. 특정 실시형태에서, 전도성 특징부(315)는 예를 들어 열 압착 본딩(예를 들어, 구리-구리(Cu-Cu) 본딩)과 같은 적절한 공정에 의해 형성될 수 있다. 일반적으로, 열 압착 본딩 기술은 열 및 압착의 조합(예를 들어, z-축 및/또는 수직 힘 제어)을 이용하여 제 1 및 제 2 반도체 다이(310, 320)의 각각의 본드 패드(312, 322) 사이에 전도성 땜납 접합을 형성할 수 있다. 전도성 특징부(315)는 제 2 반도체 다이(320)의 전면이 와이어 본드(304)와 접촉하지 않고 이를 혹시라도 손상시키지 않을 정도로 충분한 높이를 갖도록 추가로 형성될 수 있다. 그러한 실시형태에서, 디바이스(300)는 제 1 및 제 2 반도체 다이(310, 320) 사이에 간극적으로 형성된 갭(317)을 포함한다. 특정 실시형태에서, 갭(317)은 성형 재료(350)로 충전되어 성형 재료(350)가 제 1 및 제 2 반도체 다이(310, 320) 사이의 연결을 강화시킨다. 또한, 성형 재료(350)는 다이 스택(308)에 구조적 강도를 제공하여 예를 들어 제 2 반도체 다이(320)의 휨 또는 구부러짐을 방지할 수 있다.
도 3b는 제 1 반도체 다이(310)의 본드 패드(312)(도 3a)를 재분배 구조물(330)의 접점(334)에 전기적으로 접속하는 와이어 본드(304)의 배열의 일 예시적 실시형태를 도시한다. 제 1 반도체 다이(310) 및 본드 패드(312)는 제 2 반도체 다이(320)의 완전히 아래에 있기 때문에 도 3b에 도시되지 않았으며, 성형 재료(350)는 명확성을 위해 도 3b에 도시되지 않았다. 예시된 바와 같이, 각각의 접점(334)은 단일 본드 패드(312)에만 와이어 본딩된다. 그러나, 와이어 본드(304)는 임의의 다른 방식으로 배열되어 본드 패드(312)와 접점(334) 사이에 상이한 구성의 전기적 연결을 제공할 수 있다. 예를 들어, 다른 실시형태에서, 접점(334)의 일부 또는 전부는 하나 초과의 본드 패드(312)에 와이어 본딩될 수 있다. 또 다른 실시형태에서, 접점(334)의 일부 또는 전부는 제 2 반도체 다이(320)의 본드 패드(322) 및/또는 전도성 특징부(315)에 와이어 본딩될 수 있다.
도 4a는 본 기술의 다른 실시형태에 따른 반도체 디바이스(400)("디바이스(400)")를 예시한 단면도이고, 도 4b는 평면도이다. 이 예에서, 하나 이상의 반도체 다이는 "후면-대-후면(back-to-back)" 구성으로 배열된다. 디바이스(400)는 위에서 상세히 설명된 반도체 디바이스(100, 200)의 특징과 일반적으로 유사한 특징을 포함할 수 있다. 예를 들어, 도 4a에 예시된 실시형태에서, 디바이스(400)는 상부 표면(433a), 상부 표면(433a)에 연결된 다이 스택(408), 및 상부 표면(433a) 위의 성형 재료(450)를 갖고 다이 스택(408)을 캡슐화하는 재분배 구조물(430)을 포함한다. 보다 구체적으로, 재분배 구조물(430)은 재분배 구조물(430)의 상부 표면(433a)에 노출된 복수의 제 1 접점(434a) 및 복수의 제 2 접점(434b)(집합적으로 "접점(434)")을 포함할 수 있다. 제 2 접점(434b)은 다이 스택(408) 아래에 위치되는 한편(예를 들어, 제 1 반도체 다이(410) 바로 아래에 있는 다이-부착 영역 내에 위치됨), 제 1 접점(434a)은 다이 스택(408)으로부터 측 방향으로 이격된다(예를 들어, 다이-부착 영역의 바깥쪽에 위치됨).
제 1 반도체 다이(410)는 복수의 본드 패드(412)를 갖고, 반도체 다이(410)의 전면(예를 들어, 본드 패드(412)를 포함하는 면)이 재분배 구조물(430)의 상부 표면(433a)을 향하도록 재분배 구조물(430)에 부착된다. 제 1 반도체 다이(410)는 공지된 플립-칩 장착 기술을 사용하여 이러한 방식으로 재분배 구조물(430)에 부착될 수 있다. 도시된 바와 같이, 복수의 전도성 특징부(416)는 제 1 반도체 다이(410)의 본드 패드(412)를 재분배 구조물(430)의 제 2 접점(434b) 중 대응하는 것에 연결시킬 수 있다. 일부 실시형태에서, 전도성 특징부(416)는 구리 필라이다. 다른 실시형태에서, 전도성 특징부(416)는 예를 들어 구리, 금, 알루미늄 등과 같은 하나 이상의 전도성 재료를 포함할 수 있고, 상이한 형상 및/또는 구성을 가질 수 있다. 전도성 특징부(416)는 예를 들어 열-압착 본딩(예를 들어, 구리-구리(Cu-Cu) 본딩)과 같은 적절한 공정에 의해 형성될 수 있다. 일부 실시형태에서, 전도성 특징부(416)는 디바이스(400)가 제 1 반도체 다이(410)와 재분배 구조물(430)의 상부 표면(433a) 사이에 간극적으로 형성된 갭(418)을 포함하도록 높이를 갖는다. 이러한 일부 실시형태에서, 갭(418)은 성형 재료(450)로 충전되어 제 1 반도체 다이(410)와 재분배 구조물(430) 사이의 연결을 강화한다. 또한, 성형 재료(450)는 다이 스택(408)을 강화하여 예를 들어 제 1 반도체 다이(410)의 휨 또는 구부러짐을 방지할 수 있다.
복수의 본드 패드(422)를 갖는 제 2 반도체 다이(420)는 제 1 반도체 다이(410) 상에 후면-대-후면으로 적층될 수 있다(예를 들어, 제 1 반도체 다이(410)의 후면이 제 2 반도체 다이(420)의 후면을 향한다). 제 2 반도체 다이(420)는 다이-부착 재료(409)를 통해 제 1 반도체 다이(410)에 부착될 수 있다. 도 4a 및 도 4b에 추가로 도시된 바와 같이, 제 2 반도체 다이(420)의 본드 패드(422)는 와이어 본드(404)를 통해 재분배 구조물(430)의 제 1 접점(434a)의 대응하는 것에 전기적으로 접속될 수 있다. 도 4b에 도시된 바와 같이, 재분배 구조물(430)의 제 1 접점(434a) 중 일부는 개별 와이어 본드(404)를 통해 제 2 반도체 다이(420)의 하나 초과의 본드 패드(422)에 전기적으로 접속될 수 있다. 마찬가지로, 재분배 구조물(430)의 제 1 접점(434a) 중 일부는 제 2 반도체 다이(420)의 단일 본드 패드(422)에만 연결될 수 있다. 그러나, 와이어 본드(404)는 임의의 다른 방식으로 배열되어 본드 패드(422)와 제 1 접점(434a) 사이에 상이한 구성의 전기 연결을 제공할 수 있다. 예를 들어, 일부 실시형태에서, 각각의 제 1 접점(434a)은 단일의 대응 본드 패드(422)에만 와이어 본딩된다.
본 기술의 다른 실시형태에서, 도 1a 내지 4b를 참조하면서 본원에 기술된 전면-대-후면, 전면-대-전면 및/또는 후면-대-후면 배열 중 임의의 것, 또는 이들의 임의의 조합을 사용하여 2 개 초과의 다이를 갖는 다이 스택을 포함하는 반도체 디바이스가 제공될 수 있다. 예를 들어, 본 기술에 따른 반도체 디바이스는 4-높이, 6-높이, 8-높이 등으로 적층된 반도체 다이의 다수의 전면-대-전면 쌍, 4-높이, 6-높이, 8-높이 등으로 적층된 반도체 다이의 다수의 전면-대-후면 쌍, 또는 임의의 다른 조합을 포함할 수 있다.
도 1a 내지 도 4b를 참조하면서 전술한 반도체 디바이스들 중 임의의 하나는 수많은 더 크고/크거나 더 복잡한 시스템들 중 임의의 것에 통합될 수 있으며, 그의 대표적인 예는 도 5에 개략적으로 도시된 시스템(590)이다. 시스템(590)은 반도체 다이 어셈블리(500), 전원(592), 드라이버(594), 프로세서(596) 및/또는 다른 서브 시스템 또는 구성요소(598)를 포함할 수 있다. 반도체 다이 어셈블리(500)는 전술한 반도체 디바이스와 일반적으로 유사한 특징을 갖는 반도체 디바이스를 포함할 수 있다. 생성된 시스템(590)은 메모리 저장, 데이터 처리 및/또는 다른 적절한 기능과 같은 광범위한 기능 중 임의의 기능을 수행할 수 있다. 따라서, 대표적인 시스템(590)은 휴대용(hand-held) 디바이스(예를 들어, 휴대폰, 태블릿, 디지털 리더 및 디지털 오디오 플레이어), 컴퓨터 및 기기를 제한없이 포함할 수 있다. 시스템(590)의 구성요소는 단일 유닛에 수용되거나 다수의 상호 연결된 유닛에 분배될 수 있다(예를 들어, 통신 네트워크를 통해). 시스템(590)의 구성요소는 또한 원격 디바이스 및 다양한 컴퓨터 판독 가능 매체를 포함할 수 있다.
전술한 바로부터, 본 기술의 특정 실시형태가 본원에서 예시의 목적으로 설명되었지만, 본 발명을 벗어나지 않고 다양한 변형이 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고는 제한되지 않는다. 또한, 특정 실시형태와 관련하여 설명된 새로운 기술의 특정 측면은 또한 다른 실시형태에서 결합되거나 제거될 수 있다. 더욱이, 새로운 기술의 특정 실시형태와 관련된 이점이 이들 실시형태와 관련하여 설명되었지만, 다른 실시형태도 그러한 이점을 나타낼 수 있고, 본 기술의 범위 내에 속하기 위해서는 모든 실시형태가 반드시 그러한 이점을 나타내어야 하는 것은 아니다. 따라서, 본 발명 및 관련 기술은 본원에서 명시적으로 도시되거나 설명되지 않은 다른 실시형태를 포함할 수 있다.

Claims (24)

  1. 유전체 재료, 제 1 전도성 접점을 갖는 제 1 표면, 제 2 전도성 접점을 갖는 제 2 표면, 및 상기 제 1 전도성 접점의 개별적인 것을 상기 제 2 전도성 접점의 대응하는 것에 상기 유전체 재료를 통해 전기적으로 접속하는 전도성 라인을 갖고, 예비 형성된 기판을 포함하지 않는 재분배 구조물;
    상기 재분배 구조물의 제 1 표면에 연결되고 본드 패드를 포함하는 반도체 다이;
    상기 본드 패드를 상기 제 1 전도성 접점 중 대응하는 것에 전기적으로 접속시키는 와이어 본드; 및
    상기 재분배 구조물 및 상기 반도체 다이의 적어도 일부를 덮는 성형 재료
    를 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이고, 상기 본드 패드는 제 1 본드 패드이며, 상기 제 1 반도체 다이 위에 적층되고 제 2 본드 패드를 포함하는 제 2 반도체 다이를 추가로 포함하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 와이어 본드는 제 1 와이어 본드이며, 상기 제 2 본드 패드를 상기 재분배 구조물의 제 1 전도성 접점 중 대응하는 것에 전기적으로 접속시키는 제 2 와이어 본드를 추가로 포함하는 반도체 디바이스.
  4. 제 2 항에 있어서,
    상기 제 1 반도체 다이와 상기 재분배 구조물의 제 1 표면 사이에 제 1 다이-부착 재료, 및 상기 제 2 반도체 다이와 상기 제 1 반도체 다이 사이에 제 2 다이-부착 재료를 추가로 포함하는 반도체 디바이스.
  5. 제 2 항에 있어서,
    상기 제 1 본드 패드는 상기 제 2 본드 패드를 향하고, 상기 제 2 본드 패드는 상기 재분배 구조물에 전기적으로 접속되는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이고, 제 2 반도체 다이를 추가로 포함하며,
    상기 제 1 반도체 다이는 상기 제 2 반도체 다이 위에 적층되고,
    상기 제 2 반도체 다이는 상기 재분배 구조물에 연결되고 상기 제 1 전도성 접점 중 적어도 하나에 전기적으로 접속되는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 다이는 땜납 접속을 통해 상기 제 1 전도성 접점 중 대응하는 것에 전기적으로 접속된 본드 패드를 포함하는 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 재분배 구조물은 상기 제 2 반도체 다이 아래에 다이-부착 영역을 추가로 포함하고, 상기 제 2 반도체 다이는 상기 다이-부착 영역 내에 있는 제 1 접점에만 전기적으로 접속되는 반도체 디바이스.
  9. 제 6 항에 있어서,
    상기 재분배 구조물은 상기 제 2 반도체 다이 아래에 다이-부착 영역을 추가로 포함하고, 상기 본드 패드는 상기 복수의 와이어 본드에 의해 상기 다이-부착 영역의 외부에 있는 제 1 접점에 전기적으로 접속되는 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 반도체 다이는 메모리 다이인 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 성형 재료는 상기 재분배 구조물의 상기 제 1 표면 위에 있고, 상기 반도체 다이 및 상기 복수의 와이어 본드를 캡슐화하며;
    상기 디바이스는 상기 반도체 다이와 상기 재분배 구조물의 제 1 표면 사이에 다이-부착 재료를 추가로 포함하는 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 제 2 접점 중 적어도 하나는 상기 제 2 접점이 전기적으로 접속되는 대응하는 제 1 접점보다 상기 반도체 다이로부터 측 방향으로 더 멀리 이격되어 있는 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 제 1 표면과 상기 제 2 표면 사이의 재분배 구조물의 두께가 약 50 ㎛ 미만인 반도체 디바이스.
  14. 캐리어 상에 재분배 구조물을 형성하는 단계로서, 상기 재분배 구조물은 절연 재료, 상기 재분배 구조물의 제 1 표면에서의 제 1 전도성 접점, 및 상기 재분배 구조물의 제 2 표면에서의 제 2 도전성 접점을 포함하고, 상기 제 2 전도성 접점은 상기 절연 재료를 통해 적어도 부분적으로 연장되는 전도성 라인을 통해 상기 제 1 전도성 접점의 대응하는 것에 전기적으로 접속되는 단계;
    상기 재분배 구조물의 제 1 표면 위에 반도체 다이를 배치하는 단계로서, 상기 반도체 다이는 본드 패드를 포함하는 단계;
    상기 본드 패드를 와이어 본드에 의해 상기 제 1 전도성 접점 중 대응하는 것에 연결시키는 단계;
    상기 재분배 구조물의 제 1 표면, 상기 반도체 다이 및 상기 와이어 본드의 적어도 일부 위에 성형 재료를 형성하는 단계; 및
    상기 캐리어를 제거하여 상기 재분배 구조물의 제 2 표면 및 상기 제 2 전도성 접점을 노출시키는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이고, 상기 본드 패드는 제 1 본드 패드이며, 상기 방법은,
    상기 제 1 반도체 다이 상에, 제 2 본드 패드를 포함하는 제 2 반도체 다이를 적층하는 단계; 및
    상기 제 2 본드 패드를 와이어 본드에 의해 상기 제 1 전도성 접점 중 대응하는 것에 연결시키는 단계
    를 추가로 포함하는 방법.
  16. 제 14 항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이고, 상기 방법은,
    상기 재분배 구조물의 제 1 표면에 제 2 반도체 다이를 부착하는 단계를 포함하며, 상기 제 1 반도체 다이는 상기 제 2 반도체 다이 상에 적층되고, 상기 제 2 반도체 다이는 상기 제 1 전도성 접점 중 적어도 하나에 전기적으로 접속되는 방법.
  17. 제 14 항에 있어서,
    상기 캐리어를 제거한 후, 상기 노출된 제 2 전도성 접점 상에 전도성 특징부를 배치하는 단계를 추가로 포함하는 방법.
  18. 제 14 항에 있어서,
    각각 본드 패드를 포함하는 복수의 반도체 다이를 상기 재분배 구조물의 제 1 표면에 연결시키는 단계;
    각 반도체 다이의 본드 패드를 와이어 본드에 의해 상기 제 1 도전성 접점 중 대응하는 것에 연결시키는 단계; 및
    상기 캐리어를 제거한 후, 생성된 구조를 개별화하여 복수의 개별 반도체 디바이스를 규정하는 단계
    를 추가로 포함하는 방법.
  19. 제 1 반도체 다이;
    상기 제 1 반도체 다이 상에 직접 형성된 구축된(built-up) 유전체 재료, 제 1 본드 패드를 갖는 제 1 면, 패키지 접점을 갖는 제 2 면, 및 상기 제 1 본드 패드의 개별적인 것을 상기 패키지 접점 중 대응하는 것에 상기 유전체 재료를 통해 전기적으로 접속하는 전도성 라인을 포함하는 재분배 구조물로서, 상기 재분배 구조물의 제 1 면이 상기 제 1 반도체 다이에 부착되고, 상기 제 1 반도체 다이는 상기 재분배 구조물의 상기 제 1 본드 패드 중 대응하는 것에 전기적으로 접속된 제 2 본드 패드를 갖는 재분배 구조물;
    상기 제 1 반도체 다이 위에 적층되고 제 3 본드 패드를 갖는 제 2 반도체 다이; 및
    상기 제 3 본드 패드를 상기 제 1 본드 패드 중 대응하는 것에 전기적으로 접속하는 제 1 와이어 본드
    를 포함하는 반도체 디바이스 패키지.
  20. 제 19 항에 있어서,
    상기 제 2 본드 패드는 제 2 와이어 본드를 통해 상기 제 1 본드 패드 중 대응하는 것에 전기적으로 접속되는 반도체 디바이스 패키지.
  21. 제 19 항에 있어서,
    상기 제 2 본드 패드는 상기 재분배 구조물의 제 1 면을 향하고 전도성 특징부를 통해 상기 제 1 본드 패드 중 대응하는 것에 전기적으로 접속되는 반도체 디바이스 패키지.
  22. 제 19 항에 있어서,
    상기 재분배 구조물의 제 1 면 위에 있고 상기 제 1 반도체 다이, 상기 제 2 반도체 다이 및 상기 제 1 와이어 본드를 캡슐화하는 성형 재료를 추가로 포함하는 반도체 디바이스 패키지.
  23. 제 19 항에 있어서,
    상기 제 2 반도체 다이 위에 적층되고 제 4 본드 패드를 갖는 제 3 반도체 다이를 추가로 포함하고, 상기 제 4 본드 패드는 상기 재분배 구조물의 제 1 본드 패드 중 대응하는 것에 전기적으로 접속되는 반도체 디바이스 패키지.
  24. 제 19 항에 있어서,
    상기 제 1 면과 상기 제 2 면 사이의 상기 재분배 구조물의 두께는 약 50 ㎛ 미만인 반도체 디바이스 패키지.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190067248A1 (en) 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10103038B1 (en) 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
CN113228272A (zh) 2018-12-06 2021-08-06 美国亚德诺半导体公司 具有无源器件组件的集成器件封装
US11948918B2 (en) * 2020-06-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure for semiconductor device and method of forming same
KR20220007444A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
US20220208713A1 (en) * 2020-12-30 2022-06-30 Micron Technology, Inc. Semiconductor device assemblies and systems with one or more dies at least partially embedded in a redistribution layer (rdl) and methods for making the same
US11876000B2 (en) 2021-12-14 2024-01-16 Nanya Technology Corporation Method for preparing semiconductor device structure with patterns having different heights
CN117219621A (zh) * 2023-11-07 2023-12-12 上海功成半导体科技有限公司 Igbt器件结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808582B1 (ko) * 2001-12-29 2008-02-29 주식회사 하이닉스반도체 칩 적층 패키지
US6972152B2 (en) * 2003-06-27 2005-12-06 Intel Corporation Use of direct gold surface finish on a copper wire-bond substrate, methods of making same, and methods of testing same
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
KR20090088271A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 스택 패키지
KR20120005340A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 칩 및 적층 칩 패키지
KR101332859B1 (ko) * 2011-12-30 2013-12-19 앰코 테크놀로지 코리아 주식회사 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
RU2663688C1 (ru) * 2014-09-26 2018-08-08 Интел Корпорейшн Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
KR102384863B1 (ko) * 2015-09-09 2022-04-08 삼성전자주식회사 반도체 칩 패키지 및 이의 제조 방법
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
KR102570325B1 (ko) * 2016-11-16 2023-08-25 에스케이하이닉스 주식회사 재배선 구조를 갖는 적층형 반도체 패키지

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