JP5399542B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5399542B2 JP5399542B2 JP2012175493A JP2012175493A JP5399542B2 JP 5399542 B2 JP5399542 B2 JP 5399542B2 JP 2012175493 A JP2012175493 A JP 2012175493A JP 2012175493 A JP2012175493 A JP 2012175493A JP 5399542 B2 JP5399542 B2 JP 5399542B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- support substrate
- semiconductor chips
- grinding
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
Description
まず、第1の実施の形態について説明する。
図1は支持基板の一例の説明図であって、(A)は平面模式図、(B)は(A)のX1−X1断面模式図である。
図2は半導体チップ配置工程の一例の説明図であって、(A)は配置するチップの平面模式図、(B)はチップを配置した状態の平面模式図、(C)は(B)のX2−X2断面模式図である。
上記のようにして厚さの異なる半導体チップ2a,2bを支持基板1に配置した後は、支持基板1上に配置した半導体チップ2a,2bを樹脂等の被覆部材によって被覆する。
ここでは、半導体チップ2a,2bを被覆するための被覆部材として、エポキシ樹脂等を含有する熱硬化性の樹脂基板4を用いる。例えば、熱硬化前には半導体チップ2a,2bや支持基板1に対して柔軟性を有し、所定の加熱条件、例えば180℃で1時間の加熱により硬化させることのできる、エポキシ樹脂系の樹脂基板4を用いる。
図4は第1の実施の形態に係る支持基板研削工程の一例の断面模式図である。
支持基板1上に配置した半導体チップ2a,2bを樹脂基板4で被覆した後は、擬似ウェハ10の支持基板1に対して研削を行う。支持基板1の研削は、例えば、その研削を行う研削装置のテーブル(チャックテーブル等)の上に、擬似ウェハ10をその樹脂基板4側を下にして固定した状態で行う。
図5は第1の実施の形態に係るビアホール形成工程の一例の断面模式図、図6は第1の実施の形態に係る第1導電材料形成工程の一例の断面模式図、図7は第1の実施の形態に係る第1研磨工程の一例の断面模式図である。
図8は第1の実施の形態に係る絶縁層形成工程の一例の断面模式図、図9は第1の実施の形態に係る配線溝形成工程の一例の断面模式図、図10は第1の実施の形態に係る第2導電材料形成工程の一例の断面模式図、図11は第1の実施の形態に係る第2研磨工程の一例の断面模式図である。また、図12は配線を形成した状態の一例の要部平面模式図である。
樹脂基板4には、図13に例示するような、半導体チップ2a,2bにそれぞれ対応する領域に凹部4aを形成したものを用いることもできる。凹部4aは、全て同サイズで形成するようにしても、或いは、比較的大きな半導体チップ2aに対応する凹部4aを大きく、比較的小さな半導体チップ2bに対応する凹部4aを小さく形成するようにしてもよい。図13では、全て同サイズの凹部4aを形成した場合を例示している。なお、凹部4aは、必ずしも半導体チップ2a,2bのサイズと同サイズであることを要しない。
次に、第2の実施の形態について説明する。
第2の実施の形態では、図14に例示するように、樹脂基板4の支持基板1が配置される側と反対側の面に、剛性を有する基板(剛性基板)30(例えば、厚さ725μm)をさらに配置し、擬似ウェハ10aを形成する。このような剛性基板30としては、シリコン(Si)基板、石英ガラスや結晶化ガラス等のガラス基板や、SiO,酸化アルミニウム(AlO),窒化アルミニウム(AlN)等のセラミック基板を用いることができる。
剛性基板30を配置した擬似ウェハ10aの形成後は、上記第1の実施の形態と同様に、支持基板1の研削を行う。ここでは、まず、研削直前の擬似ウェハ10aの厚さd1、剛性基板30の厚さd5、及び支持基板1の厚さd2を用いて、接着部材3及び樹脂基板4の厚さd3(=d1−d2−d5)を求める(図14)。そして、接着部材3及び樹脂基板4の厚さd3と剛性基板30の厚さd5との和に、研削によって最終的に得るべき支持基板1の厚さd4を加え、擬似ウェハ10aが研削装置のテーブル面からその厚さd3+d4+d5になるまで研削を行う。これにより、初期の厚さd2から厚さd4まで薄くした支持基板1を得る。その後は、研削面に対してCMPやエッチングを行い、研削痕を除去するようにしてもよい。
この第3の実施の形態は、半導体チップ2a,2bを配置した支持基板1上に、樹脂基板4に替えて剛性基板を配置する点で、上記第1の実施の形態と相違する。
図16に例示する剛性基板40は、支持基板1上に配置された半導体チップ2a,2bに対応する領域に、それらの半導体チップ2a,2bを収容可能な凹部40aが形成され、さらに、凹部40aに連通する溝40bが形成されている。剛性基板40としては、シリコン(Si)基板のほか、石英ガラスや結晶化ガラス等のガラス基板、SiO,AlO,AlN等のセラミック基板等を用いることができる。
図16に例示したような剛性基板40を形成する場合には、まず、凹部40a及び溝40bが未形成の剛性基板41(例えば、厚さ725μm)上に、凹部40a及び溝40bを形成する領域50a,50bを開口したマスクパターン50を形成する。そして、それをマスクにしてエッチング(ドライエッチング又はウェットエッチング)を行い、凹部40a及び溝40bを形成する。
半導体チップ2a,2bを配置した支持基板1上に剛性基板40を配置する場合には、まず、剛性基板40の凹部40a及び溝40bに、例えば、エポキシ樹脂やBCB等の樹脂(接着剤)42を所定量入れる。さらに、その剛性基板40の凹部40a及び溝40bの形成面側に、エポキシ樹脂やBCB等の接着剤43を塗布する。
支持基板1と剛性基板40との接着後は、支持基板1に対して研削を行う。その際は、支持基板1の厚さと、剛性基板40の厚さとを予め把握しておき、擬似ウェハ10bの厚さを測定して、接着剤43の厚さを求める。なお、接着剤43の厚さは、概ね10μm〜100μm程度になる。そして、剛性基板40と接着剤43の厚さの和に、さらに研削によって最終的に得るべき支持基板1の厚さを加え、擬似ウェハ10bが研削装置のテーブル面からその厚さになるまで研削を行う。
なお、この支持基板1の研削は、その研削面を、研削装置のテーブル面から目標値の±1μm以下に制御することができ、研削面内のばらつきを1μm以下に制御することができる。
図20は第3の実施の形態に係るビアホール形成工程の一例の断面模式図である。
図21は第3の実施の形態に係るビア形成工程の一例の断面模式図である。また、図22は第3の実施の形態に係る配線溝形成工程の一例の断面模式図、図23は第3の実施の形態に係る配線形成工程の一例の断面模式図である。
図24〜図26は第3の実施の形態に係る剛性基板の別例の平面模式図である。
図27(A)には、筒状体61の先端部にダイヤモンド等の研削刃62が取り付けられた研削部材60を例示している。この研削部材60は、その筒状体61の中空部に、研削刃62に向かって水等の液体を流通させることができるようになっている。筒状体61は、形成する凹部45aのサイズに応じたサイズのものを使用することができる。例えば、外径20mm、内径10mmのサイズの筒状体61が使用される。
この第4の実施の形態は、支持基板1上に、半導体チップ2a,2bを収容可能な貫通孔を有する剛性基板を配置する点で、上記第3の実施の形態と相違する。
図28に例示する剛性基板47は、半導体チップ2a,2bを収容可能な、平面矩形状の貫通孔47aが複数形成されている。剛性基板47としては、上記剛性基板40と同様、Si基板のほか、石英ガラスや結晶化ガラス等のガラス基板、SiO,AlO,AlN等のセラミック基板等を用いることができる。
貫通孔47aを形成した剛性基板47を準備した後、その剛性基板47を、ここでは、図1に例示したような半導体チップ2a,2bが未配置の位置合せマーク1a付き支持基板1の上に配置する。その際、剛性基板47は、接着剤を用いずに、支持基板1に直接接着することができる。例えば、支持基板1の位置合せマーク1a形成面側に剛性基板47を載せ、酸素含有雰囲気中、800℃、30分の条件で熱処理を行うと、支持基板1上に剛性基板47が直接接着されるようになる。
支持基板1上に剛性基板47を直接接着した後は、その剛性基板47の貫通孔47a内の支持基板1上に、半導体チップ2a,2bを、その電極2cを支持基板1側に向け、接着部材3を用いて配置する。
半導体チップ2a,2bの配置後は、剛性基板47の貫通孔47a内に、半導体チップ2a,2bを被覆する樹脂48を入れ、擬似ウェハ10cを得る。
貫通孔47a内の半導体チップ2a,2bを樹脂48で被覆した後は、支持基板1に対して研削を行う。ここでは、支持基板1上に剛性基板47を直接接着しているため、研削に際し、接着剤の厚さのばらつきに起因した制限がなく、支持基板1を薄く、高精度で加工することができる。また、この研削に先立ち、貫通孔47a内に樹脂48を入れて支持基板1の強度を確保しているため、支持基板1の破損を抑えて支持基板1の研削を行うことができる。なお、研削後には、その研削面に対してCMPやエッチングを行い、研削痕を除去するようにしてもよい。
支持基板1の研削後は、まず、半導体チップ2a,2b(電極2c)に達するビアホール6を形成する。そして、スパッタリング法、CVD法、電気めっき法等を用いて全面に導電材料を形成してビアホール6を埋めた後、支持基板1が露出するようにCMPを行って支持基板1上の余剰導電材料を除去する。これにより、支持基板1内にビア7を形成する。
ビア7の形成後は、まず、ビア7を形成した支持基板1上に絶縁膜21を形成し、そこに配線溝22を形成する。そして、全面に導電材料を形成して配線溝22を埋めた後、絶縁膜21が露出するようにCMPを行って絶縁膜21上の余剰導電材料を除去する。これにより、半導体チップ2a,2bの電極2c間を、ビア7を介して電気的に接続する配線23を形成する。
図35は第4の実施の形態に係る剛性基板の別例の平面模式図である。
なお、第1〜第4の実施の形態で述べた支持基板1及び剛性基板30,40,44〜47,49には、SEMI(Semiconductor Equipment and Materials International)規格に準じた形状のものを用いることが好ましい。それにより、上記のMCM形成に、半導体装置製造における既存設備を適用し易くなる。
1a 位置合せマーク
2a,2b 半導体チップ
2c 電極
3 接着部材
4 樹脂基板
4a,40a,44a,45a,46a 凹部
6,6a ビアホール
7,7b ビア
7a,23a 導電材料
10,10a,10b,10c 擬似ウェハ
21 絶縁膜
22 配線溝
23 配線
30,40,41,44,45,46,47,49 剛性基板
40b 溝
42 樹脂
43 接着剤
47a,49a 貫通孔
48 樹脂
48a 有機系樹脂
48b 無機系樹脂
50 マスクパターン
50a,50b 領域
60 研削部材
61 筒状体
62 研削刃
Claims (4)
- 第1基板の第1主面上に、半導体チップが収容される貫通孔を有する第2基板を、前記第1主面に直接接着して配置する工程と、
前記貫通孔内の前記第1主面上に、電極の配設面側に接着部材が形成された前記半導体チップを、前記接着部材を介して配置する工程と、
前記第1基板及び前記接着部材を貫通し、前記半導体チップの前記電極に電気的に接続された導電部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記導電部を形成する工程前に、前記第1基板を、前記第1主面と反対側の第2主面側から薄化する工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記導電部を形成する工程は、
前記第1基板及び前記接着部材を貫通し、前記半導体チップに達するコンタクトホールを形成する工程と、
形成された前記コンタクトホール内に導電材料を形成する工程と、
を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記貫通孔内の前記第1主面上に前記半導体チップを配置する工程後に、
前記貫通孔内に、前記半導体チップを被覆する有機系樹脂を設ける工程と、
前記貫通孔内に、前記有機系樹脂を被覆する無機系樹脂を設ける工程と、
をさらに含むことを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012175493A JP5399542B2 (ja) | 2012-08-08 | 2012-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012175493A JP5399542B2 (ja) | 2012-08-08 | 2012-08-08 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009022423A Division JP5140014B2 (ja) | 2009-02-03 | 2009-02-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012238894A JP2012238894A (ja) | 2012-12-06 |
JP5399542B2 true JP5399542B2 (ja) | 2014-01-29 |
Family
ID=47461461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012175493A Expired - Fee Related JP5399542B2 (ja) | 2012-08-08 | 2012-08-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5399542B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102077153B1 (ko) * | 2013-06-21 | 2020-02-14 | 삼성전자주식회사 | 관통전극을 갖는 반도체 패키지 및 그 제조방법 |
JP2015211162A (ja) * | 2014-04-28 | 2015-11-24 | 旭硝子株式会社 | ガラス部材の製造方法、ガラス部材、およびガラスインターポーザ |
JP6674147B2 (ja) * | 2014-09-25 | 2020-04-01 | 日本電気硝子株式会社 | 支持ガラス基板及びこれを用いた積層体 |
JP6742593B2 (ja) * | 2015-01-05 | 2020-08-19 | 日本電気硝子株式会社 | 支持ガラス基板の製造方法及び積層体の製造方法 |
JP6631935B2 (ja) * | 2015-01-05 | 2020-01-15 | 日本電気硝子株式会社 | ガラス板の製造方法 |
WO2016143583A1 (ja) * | 2015-03-10 | 2016-09-15 | 日本電気硝子株式会社 | 半導体用支持ガラス基板及びこれを用いた積層基板 |
CN110382730B (zh) | 2017-03-01 | 2022-09-23 | 信越化学工业株式会社 | 喷镀被膜、喷镀用粉、喷镀用粉的制造方法和喷镀被膜的制造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6475877B1 (en) * | 1999-12-22 | 2002-11-05 | General Electric Company | Method for aligning die to interconnect metal on flex substrate |
JP4334397B2 (ja) * | 2003-04-24 | 2009-09-30 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
JP2004335629A (ja) * | 2003-05-06 | 2004-11-25 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法 |
-
2012
- 2012-08-08 JP JP2012175493A patent/JP5399542B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012238894A (ja) | 2012-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5140014B2 (ja) | 半導体装置の製造方法 | |
JP5399542B2 (ja) | 半導体装置の製造方法 | |
US11764177B2 (en) | Bonded structure with interconnect structure | |
US20200211887A1 (en) | Fan-out interconnect structure and methods forming the same | |
US7833895B2 (en) | TSVS having chemically exposed TSV tips for integrated circuit devices | |
US8411459B2 (en) | Interposer-on-glass package structures | |
TWI282592B (en) | Manufacturing method of semiconductor device | |
US7973415B2 (en) | Manufacturing process and structure of through silicon via | |
TWI604570B (zh) | 一種晶片尺寸等級的感測晶片封裝體及其製造方法 | |
EP2858106B1 (en) | Method for producing semiconductor apparatus | |
JP2010103398A (ja) | 電子部品内蔵基板及びその製造方法 | |
US8178977B2 (en) | Semiconductor device and method of manufacturing the same | |
US20100108361A1 (en) | Wiring substrate and method of manufacturing the wiring substrate | |
TW201906021A (zh) | 半導體封裝結構及其製造方法 | |
JP2008182059A (ja) | 半導体装置およびその製造方法 | |
KR20190055715A (ko) | 반도체 디바이스 및 그 제조 방법 | |
US7662665B2 (en) | Method for fabricating a semiconductor package including stress relieving layer for flip chip packaging | |
WO2018133057A1 (zh) | 晶圆级芯片的封装方法及封装体 | |
WO2016178311A1 (en) | Manufacturing method and wiring substrate with through electrode | |
JP5554380B2 (ja) | 半導体装置 | |
JP2004087661A (ja) | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造 | |
JP2010062278A (ja) | 半導体装置およびその製造方法 | |
US7910478B2 (en) | Method of manufacturing semiconductor devices | |
TW202312374A (zh) | 用於半導體設備封裝的加勁框架 | |
KR100620163B1 (ko) | 반도체 소자의 백그라인딩 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130409 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131022 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131023 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5399542 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |