JP3242765B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3242765B2
JP3242765B2 JP22479093A JP22479093A JP3242765B2 JP 3242765 B2 JP3242765 B2 JP 3242765B2 JP 22479093 A JP22479093 A JP 22479093A JP 22479093 A JP22479093 A JP 22479093A JP 3242765 B2 JP3242765 B2 JP 3242765B2
Authority
JP
Japan
Prior art keywords
semiconductor chips
resin
substrate
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP22479093A
Other languages
English (en)
Other versions
JPH0786492A (ja
Inventor
真紀 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP22479093A priority Critical patent/JP3242765B2/ja
Publication of JPH0786492A publication Critical patent/JPH0786492A/ja
Application granted granted Critical
Publication of JP3242765B2 publication Critical patent/JP3242765B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に半導体チップを突起電極(半田バンプ
等)によりフェイスダウンでフリップチップするマルチ
チップモジュールタイプの半導体装置及びその製造方法
に関する。
【0002】近年、半導体チップの高速化,高密度化に
伴い、半導体チップを半田バンプ等によりフェイスダウ
ンでフリップチップするマルチチップモジュール(MC
M)技術の開発が要求されている。
【0003】また、MCMにおいては半田バンプ等の長
寿命化及び半導体チップから基板への効率的な熱伝導を
行うために半導体チップと基板との間にバンプを埋設す
るように絶縁性,高熱伝導性を有する樹脂を充填するこ
とが行われている。
【0004】従って、上記樹脂の充填を確実に行うこと
は、バンプの長寿命化及び半導体チップの放熱性の向上
を図り半導体装置の信頼性を向上させる面より重要とな
る。
【0005】
【従来の技術】図6は従来の半導体装置に組み込まれて
いたマルチチップモジュール1を示している。本従来例
においては、4個の半導体チップ2a〜2dを配設した
マルチチップモジュール1を示している。
【0006】同図に示すように、従来においては半導体
チップ2a〜2dは離間配設されており、各半導体チッ
プ2a〜2dは半田バンプ3を用いて基板4に接続され
ている。具体的には各半導体チップ2a〜2dに形成さ
れている電極には半田バンプ3が設けられており、また
基板4には上記電極に対応したリード電極(図示せず)
が形成されている。
【0007】そして、半導体チップ2a〜2dに形成さ
れている半田バンプ3をリード電極に位置決めした上
で、半導体チップ2a〜2dを基板4にフェイスダウン
し、加熱することにより半田バンプ3をリード電極に溶
着させる。上記のフリップチップボンディング法を用い
て半導体チップ2a〜2dを基板4に接続することによ
り、電極数に拘わらず一度に半導体チップ2a〜2dと
基板4との接続を行うことができ、また多数電極の半導
体チップに対して対応できる利点が有る。
【0008】また、各半導体チップ2a〜2dと基板4
との離間部分には樹脂5(図7に梨地で示す)が充填さ
せる。この樹脂5は絶縁性,高熱伝導性を有するものが
選定されており、この樹脂5を配設することにより、半
田バンプ3の酸化を防止でき半田バンプ3の長寿命化を
図ることができる。また、樹脂5は高熱伝導性を有して
いるため、半導体チップ2a〜2dで発生した熱は樹脂
5を介して基板4に放熱されてゆく。よって樹脂5を配
設することによりマルチチップモジュール1の放熱特性
を向上させることができる。
【0009】従来、樹脂5を半導体チップ2a〜2dと
基板4との離間部分に充填する方法としては、図6に示
されるように、基板4に配設された半導体チップ2a〜
2dの外周位置に樹脂充填用シリンダ13を用いて樹脂
5を垂らし、そして基板4を斜めに傾ける等を行うこと
により樹脂5を半導体チップ2a〜2dと基板4との離
間部分に流し込む方法が取られていた。
【0010】図7はマルチチップモジュール1が実装さ
れた半導体装置6を示している。同図において、7はセ
ラミック製のパッケージであり、マルチチップモジュー
ル1はこのパッケージ7内に搭載される。また、パッケ
ージ7に形成されている内部電極8とマルチチップモジ
ュール1の基板4に形成されている外部接続電極9との
間にはワイヤボンディングによりワイヤ10が接続され
ている。
【0011】一方、パッケージ7の外側にはリード11
が配設されており、このリード11と内部電極8とはパ
ッケージ7の内部に形成されている内部配線により接続
されている。従って、マルチチップモジュール1の各半
導体チップ2a〜2dの電極はワイヤ10,パッケージ
7内の内部電極及び内部配線を介してリード11に引き
出される。
【0012】また、マルチチップモジュール1が配設さ
れたパッケージ7の上部には、金属製のキャップ12が
取り付けられ、これによりマルチチップモジュール1は
パッケージ7の内部に封止される構成とされていた。
【0013】
【発明が解決しようとする課題】近年、半導体装置に対
する小型化の要求は益々増大してきており、マルチチッ
プモジュール1を搭載した半導体装置1に対しても同様
の要望がある。そこで、半導体装置の小型化を図るた
め、図6に示したような各半導体チップ2a〜2dを基
板4上に離間配設した構成に代えて、図8に示されるよ
うに各半導体チップ2a〜2dを近接配設した構成のマ
ルチチップモジュール1aが考えられる。
【0014】しかるに、各半導体チップ2a〜2dを近
接配設した構成のマルチチップモジュール1aでは小型
化は図れるものの、樹脂5を充填する際、従来のように
半導体チップ2a〜2dの外部から樹脂5を流し込む方
法では、樹脂5が確実に半導体チップ2a〜2dと基板
4との間に充填することができないという問題点があっ
た。
【0015】これは、半導体チップ2a〜2dを近接配
設した場合、図8に示される例では、各半導体チップ2
a〜2dの外側4辺の内、2辺が他の半導体チップと当
接するため、この当接した2辺からは樹脂5を充填する
ことができないことによる。よって、単に各半導体チッ
プ2a〜2dを近接配設した構成のマルチチップモジュ
ール1aでは、特に中央位置において樹脂5の充填を確
実に行うことが難しく、この中央位置において半田バン
プ3の酸化が生じ半田バンプ3の寿命低下が発生すると
共に、放熱特性が劣化するという問題点があった。
【0016】本発明は上記の点に鑑みてなされたもので
あり、装置の小型化を図りつつ放熱特性及び信頼性の向
上を図り得る半導体装置及びその製造方法を提供するこ
とを目的とする。
【0017】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、複数の半導体チップを基板上に突起電
極を用いて接合すると共に、この半導体チップと基板と
の離間部分に樹脂を充填してなる半導体装置において、
上記複数の半導体チップを隣接配置すると共に、この半
導体チップ集合体の隣接する略中央位置に上記樹脂を充
填する樹脂充填部を形成したことを特徴とするものであ
る。
【0018】また、複数の半導体チップを基板上に突起
電極を用いて接合すると共に、この半導体チップと基板
との離間部分に樹脂を充填してなる半導体装置におい
て、上記各半導体チップの角部に切欠部を形成すると共
に、この複数の半導体チップを上記切欠部が対向するよ
う隣接配置することにより、複数の半導体チップの隣接
する位置の略中央に上記樹脂を充填する樹脂充填部を形
成したことを特徴とするものである。
【0019】また、上記半導体装置の製造方法におい
て、突起電極を設けた複数の半導体チップを基板上に配
置することにより半導体チップと基板との間に間隙部を
形成すると共に、複数の半導体チップが夫々隣接し、か
つこの複数の半導体チップが隣接する位置の略中央位置
に樹脂を充填する樹脂充填部(33)を形成するチップ
配置工程と、上記樹脂充填部より上記間隙部に該樹脂を
充填する工程とを有することを特徴とするものである。
【0020】
【作用】上記構成とされた半導体装置及びその製造方法
によれば、複数の半導体チップが近接配設された構成で
あるため、半導体チップ集合体の小型化を図ることがで
きる。
【0021】また、半導体チップの隣接位置に形成され
た樹脂充填部を介して樹脂を半導体チップと基板との間
に充填することが可能となるため、複数の半導体チップ
を近接配設しても、半導体チップと基板とが対向する全
領域に樹脂を充填することが可能となる。
【0022】
【実施例】次に本発明の実施例について図面と共に説明
する。
【0023】図1は本発明の一実施例である半導体装置
20の縦断面を示している。同図において、27はセラ
ミック製のパッケージであり、本発明の要部となるマル
チチップモジュール21はこのパッケージ27内に搭載
されている。このマルチチップモジュール21は、後に
詳述するように基板24の上部に複数(本実施例では4
個)の半導体チップ22a〜22dが配設された構成と
されている。
【0024】マルチチップモジュール21の基板4の上
面外周位置には、各半導体チップ22a〜22dと電気
的に接続された外部接続電極29が形成されており、ま
たパッケージ27の内部段差部には内部電極28が形成
されている。この外部接続電極29と内部電極28との
間には、ワイヤボンディングによりワイヤ30が接続さ
れており、両者28,29の電気的接続が行われてい
る。
【0025】一方、パッケージ27の外側にはリード3
1が配設されており、このリード31と内部電極28と
はパッケージ27の内部に形成されている内部配線(パ
ッケージ27は多層構造となっており、内部に内部配線
が形成されている)により接続されている。従って、マ
ルチチップモジュール21の各半導体チップ22a〜2
2dの電極はワイヤ30,パッケージ27内の内部電極
及び内部配線を介してリード31に引き出される。
【0026】また、マルチチップモジュール21が配設
されたパッケージ27の上部には、金属製のキャップ3
2が取り付けられ、これによりマルチチップモジュール
21はパッケージ27の内部に封止される構成とされて
いる。尚、上記したパッケージ27の構造は従来のパッ
ケージ7の構造と基本的に同一構造である。
【0027】続いて、本発明の要部となるマルチチップ
モジュール21の構造について、図1に加え図2,図3
を用いて説明する。
【0028】図2及び図3に示されるように、本実施例
に係るマルチチップモジュール21は、半導体チップ2
2a〜22dを基板24の中央位置に隣接(近接)する
よう配設したことを第1の特徴とする。即ち、従来と異
なり各半導体チップ22a〜22dを離間配設すること
なく。各半導体チップ22a〜22dが当接するよう配
設した構成とされている。
【0029】このように、各半導体チップ22a〜22
dを離間させることなく隣接配設することにより、従来
と比べて小さな基板24に従来と同数(本実施例では4
個)の半導体チップ22a〜22dを搭載することが可
能となり、半導体装置20の小型化を図ることができる
(図1と図7とを比較参照のこと)。
【0030】また、本実施例に係るマルチチップモジュ
ール21は、単に各半導体チップ22a〜22dを基板
24の中央位置に隣接配設しただけではなく、隣接され
る各半導体チップ22a〜22dの略中央位置に樹脂2
5を充填する樹脂充填部33を形成したことを第2の特
徴とするものである。
【0031】上記のように樹脂充填部33を形成するの
は、各半導体チップ22a〜22dの配列を適宜選定す
ればよく、容易に形成することができる。また、特に他
の構成物を要することもなく、樹脂充填部33を形成す
ることにより徒に半導体装置20の製品コストが上昇す
るようなこともない。
【0032】次に、上記構成とされたマルチチップモジ
ュール21の製造手順について説明する。
【0033】各半導体チップ22a〜22dには、従来
と同様に半田バンプ23が配設されており、各半導体チ
ップ22a〜22dは半田バンプ23を用いて基板24
に接続される。具体的には各半導体チップ22a〜22
dに形成されている電極には半田バンプ23が予め設け
られており、また基板24には上記電極に対応したリー
ド電極(図示せず)が形成されている。
【0034】そして、半導体チップ22a〜22dに形
成されている半田バンプ23をリード電極に位置決めし
た上で、半導体チップ22a〜22dを基板4にフェイ
スダウンし、加熱することにより半田バンプ23をリー
ド電極に溶着させる。この際、リード電極の形成位置
は、その上部に半導体チップ22a〜22dを搭載した
状態において、上記のように各半導体チップ22a〜2
2dが隣接し、かつその略中央位置に樹脂充填部33が
形成されるよう形成位置が設定されている。また、上記
のように半導体チップ22a〜22dが基板4上に配設
されることにより、半導体チップ22a〜22dと基板
4との間には半田パンプ23の高さ分の間隙部が形成さ
れる。
【0035】上記のように、基板24の略中央位置に半
導体チップ22a〜22dが隣接配設されると、続いて
各半導体チップ22a〜22dと基板24との離間部分
に対する樹脂25(各図に梨地で示す)の充填処理が行
われる。
【0036】樹脂25は絶縁性,高熱伝導性を有するも
のが選定されており、この樹脂25を配設することによ
り、半田バンプ23の酸化を防止でき半田バンプ23の
長寿命化を図ることができ、また半導体チップ22a〜
22dで発生した熱の基板24への放熱特性を向上させ
ることができる。
【0037】前記したように、本実施例に係るマルチチ
ップモジュール21では、隣接配設された半導体チップ
22a〜22dの略中央位置に樹脂充填部33が形成さ
れており、各半導体チップ22a〜22dの相互に当接
しない側辺からの樹脂充填に加えて、この樹脂充填部3
3から樹脂5を充填することが可能となる。図2は樹脂
充填部33から樹脂5を充填している状態を示してい
る。
【0038】このように、樹脂充填部33を介して隣接
配設された半導体チップ22a〜22dの略中央位置に
樹脂25を充填することが可能となることより、樹脂2
5を半導体チップ22a〜22dと基板24との対向す
る全領域に充填することが可能となる。
【0039】これにより、半田バンプ23を確実に樹脂
25により封止することができるため、半田バンプ23
の寿命低下を防止することができる。また、各半導体チ
ップ22a〜22dと基板24が樹脂25により確実に
接続されるため各半導体チップ22a〜22dで発生す
る熱を効率的に基板24に放熱することができ、放熱特
性を向上させることができる。
【0040】図4及び図5は上記した実施例の変形例を
示している。図1乃至図3を用いて説明した実施例にお
いては、樹脂充填部33を形成する方法として各半導体
チップ22a〜22dの配設位置を適宜選定することに
より形成していた。
【0041】しかるに、図4に示すように、各半導体チ
ップ22の適宜位置に切欠34を形成しておき、複数の
半導体チップ22を隣接配設する際、図5に示すよう
に、この各半導体チップ22a〜22dに形成された切
欠34が対峙するよう半導体チップ22a〜22dを配
設することにより樹脂充填部35を形成する構成として
もよい。この切欠34を形成することにより樹脂充填部
35を形成する構成では、各半導体チップ22a〜22
dの並べ方を考慮する必要がないため、各半導体チップ
22a〜22dの配設位置の設定を容易に行うことがで
きる。
【0042】
【発明の効果】上述の如く本発明によれば、半導体装置
の小型化を図りつつ次のような効果を得ることができ
る。
【0043】バンプ等を確実に樹脂により封止すること
ができるため、バンプ等の寿命低下を防止することがで
きる。
【0044】また、各半導体チップと基板とが樹脂によ
り確実に接続されるため各半導体チップで発生する熱を
効率的に基板に放熱することができ、放熱特性を向上さ
せることができる。
【図面の簡単な説明】
【図1】本発明の一実施例である半導体装置の縦断面図
である。
【図2】本発明の一実施例である半導体装置に組み込ま
れるマルチチップモジュールの斜視図である。
【図3】本発明の一実施例である半導体装置に組み込ま
れるマルチチップモジュールの平面図である。
【図4】図1乃至図3で示した実施例の変形例に用いる
半導体チップを示す斜視図である。
【図5】図1乃至図3で示した実施例の変形例に用いる
マルチチップモジュールの平面図である。
【図6】従来の半導体装置の一例に組み込まれるマルチ
チップモジュールの斜視図である。
【図7】従来の半導体装置の一例を示す縦断面図であ
る。
【図8】半導体チップ隣接配設したマルチチップモジュ
ールの斜視図である。
【符号の説明】
20 半導体装置 21 マルチチップモジュール 22,22a〜22d 半導体チップ 23 半田バンプ 24 基板 25 樹脂 27 パッケージ 28 内部電極 29 外部接続電極 30 ワイヤ 31 リード 32 キャップ 33,35 樹脂充填部 34 切欠

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数の半導体チップ(22a〜22d)
    を基板(24)上に突起電極(23)を用いて接合する
    と共に、該半導体チップ(22a〜22d)と該基板
    (24)との離間部分に樹脂(25)を充填してなる半
    導体装置において、 該複数の半導体チップ(22a〜22d)を離間させる
    ことなく隣接配置すると共に、 該複数の半導体チップ(22a〜22d)が隣接する位
    置の略中央位置に該樹脂(25)を充填する樹脂充填部
    (33)を形成し、該樹脂充填部(33)より上記離間
    部分に該樹脂(25)を充填してなることを特徴とする
    半導体装置。
  2. 【請求項2】 複数の半導体チップ(22a〜22d)
    を基板(24)上に突起電極(23)を用いて接合する
    と共に、該半導体チップ(22a〜22d)と該基板
    (24)との離間部分に樹脂(25)を充填してなる半
    導体装置において、 上記各半導体チップ(22a〜22d)の角部に切欠部
    (34)を形成すると共に、 該複数の半導体チップ(22a〜22d)を該切欠部
    (34)が対向するよう離間することなく隣接配置する
    ことにより、該複数の半導体チップ(22a〜22d)
    の隣接する位置の略中央に該樹脂(25)を充填する樹
    脂充填部(35)を形成し、該樹脂充填部(35)より
    上記離間部分に樹脂(25)を充填してなるてなること
    を特徴とする半導体装置。
  3. 【請求項3】 突起電極(23)を設けた複数の半導体
    チップ(22a〜22d)を基板(24)上に配置する
    ことにより該半導体チップ(22a〜22d)と該基板
    (24)との間に間隙部を形成すると共に、該複数の半
    導体チップ(22a〜22d)が夫々離間することなく
    隣接し、かつ該複数の半導体チップ(22a〜22d)
    が隣接する位置の略中央位置に樹脂(25)を充填する
    樹脂充填部(33)を形成するチップ配置工程と、 該樹脂充填部(33)より上記間隙部に該樹脂(25)
    を充填する工程とを有することを特徴とする半導体装置
    の製造方法。
JP22479093A 1993-09-09 1993-09-09 半導体装置及びその製造方法 Expired - Lifetime JP3242765B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22479093A JP3242765B2 (ja) 1993-09-09 1993-09-09 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22479093A JP3242765B2 (ja) 1993-09-09 1993-09-09 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0786492A JPH0786492A (ja) 1995-03-31
JP3242765B2 true JP3242765B2 (ja) 2001-12-25

Family

ID=16819244

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22479093A Expired - Lifetime JP3242765B2 (ja) 1993-09-09 1993-09-09 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3242765B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914651B2 (ja) 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
CN100407422C (zh) * 2001-06-07 2008-07-30 株式会社瑞萨科技 半导体装置及其制造方法
JP4753642B2 (ja) * 2005-07-04 2011-08-24 株式会社リコー 電子部品実装体の製造方法

Also Published As

Publication number Publication date
JPH0786492A (ja) 1995-03-31

Similar Documents

Publication Publication Date Title
JP3685947B2 (ja) 半導体装置及びその製造方法
TWI495082B (zh) 多層半導體封裝
US7339278B2 (en) Cavity chip package
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US7859095B2 (en) Method of manufacturing semiconductor device
US7495327B2 (en) Chip stacking structure
US7892888B2 (en) Method and apparatus for stacking electrical components using via to provide interconnection
US20040195700A1 (en) Multi-chip package combining wire-bonding and flip-chip configuration
JPH07169872A (ja) 半導体装置及びその製造方法
JP2002222889A (ja) 半導体装置及びその製造方法
US20050017336A1 (en) [multi-chip package]
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
JP2001077294A (ja) 半導体装置
JP2904141B2 (ja) 半導体装置
KR100253376B1 (ko) 칩 사이즈 반도체 패키지 및 그의 제조 방법
JP3242765B2 (ja) 半導体装置及びその製造方法
JPH09148482A (ja) 半導体装置
JP2500664B2 (ja) 半導体装置
KR0163864B1 (ko) 적층형 반도체 패키지의 열방출 구조
JPH0786335A (ja) 半導体の実装構造とこれに用いる樹脂封止型半導体装置
CN116759397A (zh) 一种芯片封装结构及其制备方法
KR100230920B1 (ko) 반도체 패키지
JP2011091266A (ja) 半導体装置およびその製造方法
JPH0797616B2 (ja) 半導体装置の製造方法
JP2007165758A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20011002

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071019

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091019

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091019

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121019

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121019

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131019

Year of fee payment: 12