JPH02288292A

JPH02288292A - 半導体装置

Info

Publication number: JPH02288292A
Application number: JP1107676A
Authority: JP
Inventors: Toshio Sugano; 利夫菅野; Seiichiro Tsukui; 誠一郎津久井; Shigeru Suzuki; 茂鈴木
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1989-04-28
Filing date: 1989-04-28
Publication date: 1990-11-28
Anticipated expiration: 2016-04-03
Also published as: JP3153216B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔＃東上の利用分野〕本発明は、例えば電子計、４機システム等に収容される
高密度モジー−ルの実装に適用（７て有効な技術に関す
るものである。

〔従来の技術〕

近年、半導体素子等の電子素子の実装密度を筒めるため
、多層基板技術を用いて電子素子を搭載するための基板
を形成し、この基板の両面に半導体素子を装着し、基板
の一端に外部電極を設けた５ＩＰ（シングル　イン　ラ
イン　パッケージ）構造のモジー−ルとして薄酸する。

上記多層基板形成技術については、例えば、株式会社サ
イエンスフォーラム、附子０５８年１１月２８日発行ｓ
　　「超Ｌ　ｂ　１デバイスハンドブツク」ｐ２３９〜
ｐ２５０　記載されている。

例えばＤｉ（、ＡＭで構成されたメモリモジュール等の
ように基板の両面に面付形の半導体素子を複数装着して
構成されたＳＩＰ構造の半導体装置においては、マザー
ボードあるいはソケットに対して垂直方向に実装する形
式が一般的であった。

〔発明が解決しようとする課題〕

本発明者は、上記ＳＩＰ構造のモジュールを構成し之半
導体装置における実装技術について次のような技術を検
討した。

上記のよりなＳＩＰ構造の半導体装置を垂直実装する場
合、実装基板であるマザーホード上の空間を、モジエー
ル基板の幅方向外の長さ、ソケットの長さ等を考慮して
確保する必要がある。特に、計算機システム、マイコン
等は高集積、小形化の傾向にあるため、半導体装置の実
装面さの制限が厳しく、大きな問題となる。また、１つ
のシステム内に１）ＩＰ（デュアル・インライン・パッ
ケージ）や面実装タイプパッケージ（例え［ＰＰＰ）と
上記ＳＩＰ構造のモジュールを実装する場合、５ＩＰ４
４造モジユールは他のパッケージに比べて高さがあるた
め、実際には他のパッケージの上方が無駄な空間となっ
てしまう。

そこでこのような半導体装置の実装高さを低く抑えるた
めに、上記半導体装置をマザーボードに対して斜め方向
に実装する技術が考えられる。

ところが、基板に実装される半導体素子ｔ／′ｉ扁集槓
化および高機能化等に伴い、その外形的構造（すなわち
パッケージサイズ）が大形化する傾向にあり、このよう
な大形半導体装置基板をマザーボード上において斜め方
向に実装しようとした場合、パッケージの角部がマザー
ボードあるいは封止体等と接触状態となり、十分な斜め
実装が困難と々す、実装空間の高さ制限を実質的に克服
できない場合が多い。

また、前記半導体素子は基板の両面に実装される場合、
基板の外部電極が形成されていない側端部ぎりぎりに実
装されている。そのため、半導体素子は基板側端部より
も高い場所に位置されることになる。そうすると、シス
テム内に実装したり、マザーボードを多段に実装する際
に、前記ＬＰ４体素子やリードには、他からの（例えは
マザーボード）接触による不良等の影響が生じる。つま
り、従来の両面実装のＳＩＰ構造モジュールを斜めに実
装する場合は、モジュール上方に十分な実装空間が必要
であり、垂直に実装した場合の問題が実質的に克服でき
ない。

更に、上記半導体装置が実装されたマサ−ホードを多段
に実装する場合、上に位置するマサ−ボードの下面から
、ソケットヒン等の突出外部電極が、下に位置する半導
体素子のリード（外部リード）と接触してショートして
しまう。この接触による不良を防止するために、上の基
板晟面から突出した電極部を絶縁処理しなければならな
い。

本発明は、上記問題点に着目してなされたものであり、
その目的は実装空間の縞さ制限に・対応しｔ角１現によ
る斜め実装を可能とすることのできる技術を提供するこ
とにある。

本発明の１つの目的は、信頼性の旨い高密度実装技術を
提供することにある。

本発明の１つの目的は、大容量メモリに適した高密度な
デバイスを提供することにある。

本発明の他の目的は、多数のメモリー・モジュールをコ
ンパクトに１実装できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

（ｆｉ題を解決するための手段〕本願において開示される発明のうち代表的なものの概要
を間単に説明すれは、次の通りである。

すなわち、基板の両面に半導体素子を装着する際に、−
万の面上の半導体素子が他方の面上の半導体素子よりも
基板の端面の外部電極から遠隔位１直となるように装着
した構造とするものである。

すなわち、前記モジュールの基板を斜めに傾むけてマザ
ーボードに実装する際、下側に（つまりマザーボードに
対面する１１１１１　）搭載される半導体素子は、基板
の外部を極端子が形成されていない方の側面ぎりぎりま
で実装されている。そして、基板の上側に搭載される半
導体素子は、前記外部電極端子に近接した位置に実装さ
れている。

前記半導体素子が基板両面に実装された半導体装置は、
主に汎用コンピュータやワークステーション等の大型機
器に内蔵され、大容電メモリを構成する。そして、これ
らの機器は大きさに制限があるために、前記半導体装置
を極力小さくする必要があった。

〔作用〕

前述した本発明Ｋｊると、これらの費望を達成し、新規
かつ次のような効果が得られる。

まず、上記した手段によれは、基板上の一方の面に装着
された半導体素子が他方の面の半導体素子よりも外部電
極から遠隔位置に装着されているため、この面をマザー
ボードの実装面に対面させて深い角度での斜め実装を実
現することができる。

このため、扁さ制限のある実装空間においても十分な角
度をもった斜め実装が可能となり、両面実装メモリーモ
ジュールによる半導体装置等の電子装置の空間実装密度
を同上させることが可能となる。

ｔｅ、Ｄ　Ｉ　Ｐ　ｉＪｌ　１　Ｃｓ　ヤＦ　Ｐ　Ｐ　
ｔＵ　Ｉ　Ｃｓ　ト同じ空間に両面実装のＳＩＰ型メモ
リーモジュー、、、を実装する場合、前記ＳＩＰ型モジ
ーールを十分低く実装できるので、無駄な実装空間が縮
小され、より小型の電子装置を得ることができる。

更に、基板の上面側に実装される半導体素子が、装着基
板（マザーボード）側に実装されることにより、他から
の接触を有効に防止することができる。

更に、前記半導体装置が実装されたマザーボードを多段
に実装する場合、上に位■Ｒするマザーボードの下面か
ら突出したソケットピン等の外部電極が、下に位置する
半導体素子のリードに接触しにくくなる。すなわち、マ
ザーボード裏面に絶縁処理をする必要がないので、工数
低減となる。

〔実施例〕

以下、本発明の実施例を図面を用いて具体的に説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その様ジ返しの説明は
省略する。

第１図において、半導体装置ｌは、多層配腺構造のプリ
ント配−基根２の両主面２ａ、２ｂに５ＯＪ（スモール
　アウトライン　Ｊ−ペンドパッケージ）形状の半導体
素子３ａ　、３ｂを複数個装着（７た構造のものであり
、主として電子計算機等のメモリモジュールとして使用
されるものである。

第１図に示さｈるように、基板２の上面２８に実装され
る半導体素子３ａは、下面２ｂに実装される半導体素子
３ｂの対応位（九から外部電極端子５に近接した位置に
ずらして装着されている。すなわち、従来の両面実装モ
ジュールの場合、第１図の点線で示される位置に半導体
素子３ａ′を実装していた。この従来の位置から、第１
図のｌ　−ｍ分子？Ｉけずらして実装Ｌ７たものが本発
明の半導体装置ｌ！、　１である。

上記構造の半導体装置１は、たとえば以下のようにして
得ることができる。

上記基板２の両面２ａ、２ｂに半導体素子３ａ。

３ｂが装着される。ここで、該半導体素子３ａ。

３ｂＦｉ内部にメモリとし機能する半導体ペレットが内
蔵されるとともに、プラスチックパッケージ６ａ　、６
ｂの二側面方向からそれぞれパッケージの裏面方向に５
字状に加工されたリード４ａ　、　４ｂが突出されたＳ
ＵＪタイプパッケージである。

このような半導体素子３ａ　、３ｂの基板２への装着は
、該半導体素子３ａ、３ｂから突出された５字状のり−
ド４ａ、４ｂを、第５図に示す基板２上の電極パッド８
ａ　、Ｂｂに対して半田寺で固定することにより実現さ
れている。

ところで、本冥地汐りによれば、上記基板２−ヒにおけ
る半導体素子３ａ　、３ｂの装着位置は、基板２の一方
の面２ａ上での半導体素子３ａの装漸位ｎが、他方の面
２ｂ上での半導体素子３ｂの装着位置と変位した部位に
位置されている。すなわち、第１図では基板２の下面２
ｂ上における半導体素子３ｂの装着位置が基板２の外部
電極端子５の先端からｌ　（７，２３ｍｍ以上）の距離
の位置であるのに対して、基板２の上面２ａ上における
半導体素子３ａの装着位置は基板２の外部１１惨端子５
の先端カラｍ　（３，１７ｍｍ（ｍ（ｌ　）の距離とな
っている。

つまり、本実施例では半導体装置ｌは、サブマザーボー
ド１６のボード面に対して所定角度θ（θ〈９０°）た
け傾いた状態で実装されているが、基板２において、こ
のサブマザーホード１６のボード面と対向する面２ｂ側
に装着される半導体素子３ｂに基板２の外部電極端子５
からの距離ｌ（７，２３ｍｍ以上）が他面２ａ１１１ｊ
ｌの半導体素子３ａの装着距１ｍ”　（３，１７ｍｍ＜
　”　＜　ｌ　）よりも大きくＣ１＜ｍ）なっている。

上記のように、基板２の上面側２ａに搭載する半導体素
子３ａについて、基板２０側端部から外部を極端子５の
万へｌ−ｍ分だけずらした位置で装着することにより、
図示したように、６６分だけ実装高さを低く抑えること
ができる。本発明における実装高さはｈである。

第２図（ａ）は、前述の半導体装置１′ｆｒ上面２ａ側
から見た実装図、第２図（ｂｔＦ！、、牛纒体装隨ｌを下面２ｂ側から児
た図である。

同図において、基板２の上面２ａおよび下面には、半導
体素子３ａ　、３ｂが装着されており、この半導体水子
の下の中央部には面実装コンデンサ１８がはんだ付は実
装されている。また、基板２には位置決め用スルーホー
ル７が形成されている。

ここで、例えはり、＝１０７．９５ｍｍ　、Ｌｘ　＝２
５．４ｍｍ　、　Ｌ、　＝　３．０ｍｍ　、　Ｌ４＝　
０．３〜０．５ｍｍである。

第３図は、第２１伸）に示した外部電極端子５０機能を
示すビン配置図である。

ＲＩＳ（ロウ　アドレス　ストローブ）はワード線の選
択、ＣＡＳ（カラム　アドレス　ストローブ）はカラム
デコーダの選択を行なう。ＡＯ〜Ａｌｔアドレス入力ビ
ン、ＷＥはライトイネーブｈビニｙ、Ｌ）ＱＨｆ−夕入
出力ビン、Ｖｓｓ−ＶＤＤ（ＶＣＣ）は広義の電源端子
であり、特にＶＤＩＪ（ＶＣＣ）は電源電圧端子、ＶＳ
Ｓは基準電圧端子とよぶ。

第４図は、本発明の半導体装置の具体的回路因でめる。

同図において、Ｄ１〜Ｄ２０は各々、第２図に示された
ＳＵＪタイプメモリｌＣを示す。また、本実施例では５
１２Ｋｘ　４０　ｂｉｔｓのメモリーモジュールのフロ
ックダイアグラムを用いて説明したが、これに駆足され
るものではない。例えば、２５６にのメモＩＪ　Ｉ　Ｃ
を両面に計１６１１／ｊ悟載したり（５１２ＫＸ３２ｂ
目Ｓ）％２５６にのメモリｌＣを４段積ノーしてＩＭの
容量にしたＩｃｓを１６個、２０個搭載する場合もある
。

次に、本実施例で用いられる基板２のＨａ方法について
第５図（ａ）〜（ｄ）を用いて説明する。

捷ず、第５崗（ａｌに示す基似２の第一層目１０ａｆｃ
−構成するカラスエポキシ任ｊ脂板の主面に銅箔を被着
した後、この銅箔を所定形状にエツチング加工して、所
望の配＠９ａを形成する。次に、上記エポキシ樹月旨板
のＰＪｒ屋位置にドリル等でスル−ホ＝ｈ１１ａを形成
し、このスルーホールｌｌａの内壁面に半田等の被着に
よってスルーホール配線を形成する。こうして上面２ａ
が完成する。

第５図（ｂ）は基板２の第二層目１０ｂで、主にグラン
ド配線層（ＧＮＤ）として用いられ、第−Ｊ−目と同様
のプロセスを経て形成される。

第５図（Ｃ）は、基板２の第三層目１０Ｃで、主にＶＤ
Ｉ）（を源）として用いられ、上記と同様のプロセスを
経て形成される。

第５図（ｄｉは、基板２の第四層目１０ｄで、下面２ｂ
を得成し、上記と同様のプロセスを経て形成される。

そして、上記のように加工を踊したカラスエポキシ樹脂
板を接着剤を介して槓ｊ−［２て基板２を得る。

次に、上記の基板に実装するレジン封止メモリＩＣ８に
ついて説明する。第９図は、第１図に示す半導体素子３
ａ　、３ｂのＳＯＪタイプ１））ＬＡＭ（ダイナミック
・ランダム・アクセス・メモリー）の斜視図である。同
図において、１９はモールド金型内においてトランスフ
ァーモールドされたレジン封正体であり、例えばエポキ
シ系樹脂からなる。樹脂１９内には、主面に回路、外部
端子が形成された８１単結晶からなる半纏体ペレット２
２と、前記ペレットを、Ａｇペースト等の導電性接着剤
２１を介して搭載するためのタブ部１７．前記外部端子
とリード４′ｆｔ：電気的に接続するための金属細腺２
３　（Ｉ（’＋１えばＡｕワイヤ）が封止されている。

２０は、リード４の佃店内に封止されるインナーリード
部上のボンディング部に形成された砿メツキ部である。

また、５ＣＪＪタイプパツケージに限らス、ＰＬＣＣ（
プラスチック　リーデツド　チップ　キャリア）を実装
したり、更にば、半纏体ペレットを番Ｉｊ１．槓層した
モジュールＩＣ５、ＰＰＰ（フラット・パッケージ・プ
ラスチック）、ＬＣＣ（リードレス・チップ・キャリア
）等面実装タイプノくッケージを実装できる。

第６図は、第１図で示（、た半導体装置とパンコン１２
内に実際に適用し、た時の斜視図である。

パソコン本体１２は、機能の命令や文字の入力を行うキ
ーボード１３１文ｉ処理や装置全体の総合的なコントロ
ールをするシステム装［１４，入力した文字やメツセー
ジを表示するデイスプレィ装置１５によって構成されて
いる。本実施例における半導体装置１は、前記したシス
テム装置１４に内蔵されている。

第７図は、第６図のシステム装置１４に内蔵され、サブ
マザーボード１６に実装された状態の半導体装置の拡大
図である。

半導体装［１は、プラスチックのソケット２５に装着さ
れる。そしてこのソケット２５は、表面に所定の銅配線
パターンが形成されているカラスエポキシ樹脂板からな
るサブマザーホード１６に実装される。前記半導体１１
！置１のイ百号は、前記ソケット２５．配線パターンを
通じて、コネクタ端子部２４から取り出される。更に、
このコネクタ端子部２４は、前記システム装置内の図示
Ｉ７ないマザーボードの所定の電極と接続される。

第８図（ａ）は、従来の両面実装モジュール図、第８図
（ｂ）は、本発明の両面実装モジー−ル図である。

第８１伸）では、基板での両面にソケット２５′に装着
されない側に″Ｐ４体素子３　ａ／、　３　ｂ／が相対
する位置に実装されている。そして、サブマザーボード
１６′に形成されたスルーホール２７′に、ソケット２
５′のソケットビン２６′を挿入実装し、メモリーモジ
ュール２８′が成る。

第８図（ｂ）は、本発明の半導体装＋１１をソケット２
５に装着し、このソケット２５を複数個マザーボード１
６に実装した場合のモジュール２８の断面図であり、す
なわち、第７図のｘ−ｘ’線に沿った図である。このモ
ジュール２８は、主に大型コンピュータ、大型計算機シ
ステム装置に内蔵されている。そして、半導体装置１が
装着されたソケット２５に取り付けられた、信号を取り
出すためのソケットビン２６をサブマザーホード１６に
形成されたスルーホール２７にはんだ等を介（７て差し
込んで実装されている。サブマザーボード１６の裏面、
すなわち半導体装ｆ１が実装されていない面にソケット
ビン２６の先端は突き出している。

ココテ例えば、Ｌ、　＝　９．３０ｍ＋＋ｚ　Ｌ、　＝
　１．２７ｍｍである。

第８図（ａ）　、　（ｂ）を比較（７てわかるように、
従来の両面実装型メモリーモジュールをそのま！！斜め
に実装した場合よりも、明らかに、本発明による両面実
装型メモリーモジュールで斜めに実装した万が、その実
装高さが低く抑えられている。更に、サブマザーボード
１６下自から突出したソケットビン２６の先端が、下段
の半導体索子３ａのり−ド４ａとショートするのを有効
に防止できているのがわかる。

次に、半導体素子３ａ　、３ｂの実装プロセスを説明す
る。すなわち、半田と半田フラックスの混合物からなる
ハンダクリームを、フットプリント部Ｂａ　、　８ｂに
スクリーン印刷により形成する。

このクリーム状半田の上にチップコンデン′＋ｊ１８や
、半導体素子３ａ＋３ｂがそれぞれ片面［１０個あるい
は８個載置される。この状態で基板全体をリフロー法な
どの熱処理を施こすことにより、リード４とフットプリ
ント部８ａ、８ｂとの半田接続を行なう。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

１ず、上記した手段によれは、基板上の一方の面に装置
された半導体素子が他方の而の半導体素子よりも外部Ｎ
極から遠隔位ｆＫ装着されているため、この面をマザー
ボードの実装面に対面させて深い角度での斜め実装を実
現することができる。

このため、高さ制限のある実装空間においても十分な角
度をもった斜め実装が打丁化となり、両面実装メモリー
モジュールによる半導体装置等の電子装置の空間実装密
度を向上させることが可能となる。

また、ＤＩＰ型ＩＣｓやＰＰＰ型■Ｃ５と同じ空間に両
面実装のＳＩＰ型メセメモリ−モジュール装する場合、
前記ＳＩＰ型モクモジュール分低く実装できるので、無
駄な実装空間が縮小され、より小型の電子装置を得るこ
とができる。

更に、基板の上面側に実装される半導体素子が、装着基
板（マサ−ボード）側に実装されることにより、他から
の接触を有効に防止することができる。

更に％前記半導体装置が実装されたマザーボードを多段
に実装する場合、上に位置するマザーボードの下面から
突出したソケットビン等の外部電極が、下に位置する半
導体素子のリードに接触しにくくなる。すなわち、マザ
ーボード裏面に絶縁処理をする必要がないので、工数低
減となる。

【図面の簡単な説明】

第１図は、本発明である半導体装置を斜め実装する状態
の断面図、第２因（ａ）ａ、配線基板の上面に半導体素子を実装し
た様子を示す上面実装図。第２図（ｂ）は、配線基板の下面に半導体素子を実装し
た様子を示す下面実装図、第３図は、前記配線基板の外部電極端子のビン配置図、第４図は、前記半導体装置の回路機能を示すブロックダ
イアグラム崗。第５図は、前記半導体素子を実装するための４層構造配
線基板のそれぞれの層の配線パターンを示す平面図、第６図は、半導体モジエール板を組み込んだシステムの
斜視略図、第７図は、前記半導体モジュール板を示す斜視図、第８図（ａ）は、従来の両面実装モジュールを多段に実
装した時の安部膨「面図、第８図（ｂｌは、本発明の両面実装上ジュールを多段に
実装した時の要Ｓ断面図、第９図は、基板に装着される半導体素子の斜視図である
。ｌ・・・半導体装置、２・・・基板、３ａ、３ｂ・・・
半導体素子、４ａ、４ｂ・・・リード、５・・・外部電
極端子、７・・・位置決め用スルーホール、８ａ、８ｂ
・・・７ツトプリント部、１１・・・スルーホール、１
２・・・パソコン、１３・・・キーボード、１４・・・
システム装置、１５・・・デイスプレィ装置ｔ、１６・
・・サブマザーボード、１８・・・チップコンデンサ、
１９・・・樹脂、２０・・・銀メツキ部、２１・・・・
導電性接着剤、２２・・・半導体ペレット、２３・・・
ワイヤ、２４・・・コネクタ端子部、２５・・・ソケッ
ト、２６・・・ソケットビン、２７・・・スルーホール
、２８・・・メモリモジュール。第図第２（ａ）図第２Ｗノ図ヨｂ第図第５（ａ）　図第５（ｂ）　図第５（ｃ）図第５（ｄ）図第８（ａ）図第図

Claims

【特許請求の範囲】

１．正面及び裏面と、一側端に外部電極を備えた基板と
、前記基板の主面及び裏面に実装され、かつ前記外部電極
と電気的に導通された複数個の半導体素子において、前
記基板の主面に実装された半導体素子は、基板の裏面に
実装された半導体素子に対面する位置よりも、前記外部
電極が形成された一側端側に実装されていることを特徴
とする半導体装置。
２．前記半導体装置は、更に前記基板を実装するための
装着部と、電気的導通をとるための外部端子部とからな
るソケット部材を有することを特徴とする特許請求の範
囲第１項記載の半導体装置。
３．更に外部と電気的導通をとるための接続端子部と、
前記ソケット部材を実装するための実装部とからなる第
１の基板を有することを特徴とする特許請求の範囲第２
項記載の半導体装置。
４．前記第１の基板を少なくとも１つ実装するための第
２の基板を有することを特徴とする特許請求の範囲第３
項記載の半導体装置。
５．前記半導体素子は、主面に回路および外部端子が形
成された半導体ペレットと、前記外部端子と金属細線によって電気的に接続されたリ
ードとからなり、前記半導体ペレット，金属細線，リードの一部を樹脂に
よって封止されたものであることを特徴とする特許請求
の範囲第１項記載の半導体装置。
６．更に外部と電気的導通をとるための接続端子部と、
前記基板の外部電極が挿入される実装とからなる第１の
基板を有することを特徴とする特許請求の範囲第１項記
載の半導体装置。
７．更に前記第１の基板を少なくとも１つ実装するため
の第２の基板を有することを特徴とする特許請求の範囲
第６項記載の半導体装置。
８．前記基板は、４つの樹脂層からなることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
９．前記樹脂層はガラスエポキシ樹脂材からなることを
特徴とする特許請求の範囲第８項記載の半導体装置。
１０．前記樹脂のうち１つは電源電圧端子（Ｖｃｃ）で
あり、他の１つは基準電圧端子（Ｖｓｓ）であることを
特徴とする特許請求の範囲第８項記載の半導体装置。
１１．主面及び裏面、長辺及び短辺から成り、前記長辺
の片側に外部電極を備えた方形状の基板と、長辺及び短辺から成り、長辺側が前記基板の短辺と平行
に、短辺側が前記基板の長辺と平行になり、更に前記基
板の主面及び裏面に実装される半導体素子と、前記外部電極と半導体素子を電気的に接続するための、
前記基板の主面及び裏面に形成された配線パターンから
なる半導体装置において、前記基板の主面に実装された
半導体素子の、前記外部電極に近接した方の短辺から、
前記外部端子までの距離は、前記基板の裏面に実装され
た半導体素子の、前記外部電極に近接した方の短辺から
、前記外部端子までの距離よりも小さくなるように設定
されていることを特徴とする半導体装置。
１２．更に前記基板を実装するための装着部と、電気的
導通をとるための外部端子部とからなるソケット部材を
有することを特徴とする特許請求の範囲第１１項記載の
半導体装置。
１３．更に外部と電気的導通をとるための接続端子部と
、前記ソケット部材を実装するための実装部とからなる
第１の基板を有することを特徴とする特許請求の範囲第
１２項記載の半導体装置。
１４．更に前記第１の基板を少なくとも１つ実装するた
めの第２の基板を有することを特徴とする特許請求の範
囲第１３項記載の半導体装置。
１５．前記半導体素子は、主面に回路および外部端子が
形成された半導体ペレットと、前記外部端子と金属細線によって電気的に接続されたリ
ードとからなり、前記半導体ペレット，金属細線，リードの一部を樹脂に
よって封止されたものであることを特徴とする特許請求
の範囲第１１項記載の半導体装置。
１６．更に外部と電気的導通をとるための接続端子部と
、前記基板の外部電極が挿入される実装とからなる第１
の基板を有することを特徴とする特許請求の範囲第１１
項記載の半導体装置。
１７．更に前記第１の基板を少なくとも１つ実装するた
めの第２の基板からなることを特徴とする特許請求の範
囲第１６項記載の半導体装置。
１８．前記基板は、４つの樹脂層からなることを特徴と
する特許請求の範囲第１１項記載の半導体装置。
１９．前記樹脂層は、ガラスエポキシ樹脂材からなるこ
とを特徴とする特許請求の範囲第１８項記載の半導体装
置。
２０．前記樹脂のうち１つは電源電圧端子（Ｖｃｃ）で
あり、他の１つは基準電圧端子（Ｖｓｓ）であることを
特徴とする特許請求の範囲第１８項記載の半導体装置。