JP2006024663A - 半導体装置及び半導体チップ - Google Patents
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Abstract
DDR-SDRAM などの入出力同期信号DQSを持つ半導体チップを複数個用い、DQS信号を共通接続して用いる場合において、各DQS信号が出力する時、その出力遅延時間のばらつきにより、共通接続したDQSを介して電源/グランド間に貫通電流が流れることを防止しなければならない。
【解決手段】
チップ単体のDQSにその出力信号を常にハイインピーダンスとする、オプション機能(ボンディングオプションチップ・ヒューズオプション等)を組み込み、複数個のチップのDQS信号を共通接続したとき、前記接続した中の1つのチップのみが正常にDQSを出力し残りはオプションを利用してDQSをハイインピーダンスにすることにより、DQSを介して電源/グランド間に貫通電流が流れることを避ける
【選択図】 図1
Description
21-C のなかに前者はPage3.11.2-9で、後者はPage3.11.3-9でピン配置が示されている。
002のDQSAとチップB 003のDQSBにそれぞれ接続することになる。当然ながらDQSA、Bは各々チップ内のDQS出力回路(DQSOUT 004)とDQS入力回路(DQSIN 005)に接続されている。
を複数個組み入れた半導体装置において、チップ単体のDQS出力回路にその出力を常にハイインピーダンスにする、オプション機能(ボンディングオプションチップ・ヒューズオプション等)を組み込んでいる。これによって、複数個の半導体チップのDQS端子を共通接続したとき、前記共通接続した中の1つのチップのみが正常にDQS信号を出力し、残りは前記オプション機能を利用してDQS端子をハイインピーダンスにすることにより、DQS端子を介して電源/グランド間に貫通電流が流れることを防ぐ半導体装置または半導体チップを提供することを目的とする。
を複数個組み入れ、前記入出力同期信号端子または出力同期信号端子を共通接続するとともに前記共通接続された半導体チップの内の1つのみが前記入出力同期信号端子または出力同期信号端子の共通接続部に出力同期信号を出力するように構成したことを特徴とする。
004に入力するOPTION信号が得られる。
006はDQS単位に1つだけ出力するよう「1」レベルに他は「0」レベルに接続されている。
002、002A 使用される第1のチップ
003、003A 使用される第2のチップ
004 DQS出力部の回路図
005 DQS入力部の回路図
006 OPTIONの接続を示す部分
INV01〜INV05・・・・・・インバータ
NAND01〜NAND03・・・・・NANDゲート
NOR01 ・・・・・・・・・NORゲート
QN01〜QN03・・・・・・・Nチャネルトランジスタ
QP01〜QP02・・・・・・・Pチャネルトランジスタ
FS01・・・・・・・・・・オプション用ヒューズ
R01 ・・・・・・・・・・高抵抗素子
Claims (7)
- 入出力同期信号端子または出力同期信号端子を有する半導体チップ を複数個組み入れた半導体装置において、前記入出力同期信号端子または出力同期信号端子を共通接続するとともに前記共通接続された半導体チップの内の1つのみが前記入出力同期信号端子または出力同期信号端子の共通接続部に出力同期信号を出力するように構成したことを特徴とする半導体装置
- 請求項1において、前記半導体チップは出力同期信号の出力回路を有し、この内の1つの半導体チップは、チップ内の接点に加わる第1のレベルにより、前記出力同期信号を出力するように構成され、残りの半導体チップは、チップ内の前記接点に加わる前記第1と異なる第2のレベルにより、前記出力回路をハイインピーダンスにするように構成したことを特徴とした半導体装置
- 請求項2において、前記半導体チップの出力回路は、電源配線とグランド配線間に直列接続したPチャネルトランジスタとNチャネルトランジスタを含んで構成され、前記出力回路をハイインピーダンスにする場合は、Pチャネルトランジスタのゲート端子に電源レベルを印加すると共に、Nチャネルトランジスタのゲート端子にはグランドレベルを印加するように構成したことを特徴とした半導体装置
- 請求項2及び3において、前記接点に加える第1及び第2のレベルをボンディングオプションで決定することを特徴とした半導体装置
- 請求項2及び3において、前記接点に加える第1及び第2のレベルをヒューズオプションで決定することを特徴とした半導体装置
- 請求項1から5において、前記入出力同期信号端子または出力同期信号端子を共通接続する単位を、バイト単位、あるいはワード単位としたことを特徴とした半導体装置
- 入出力同期信号端子または出力同期信号端子を有する半導体チップであって、前記半導体チップは出力同期信号の出力回路を有し、チップ内の接点に加わる第1のレベルにより、前記出力同期信号を出力するように構成され、チップ内の前記接点に加わる前記第1と異なる第2のレベルにより、前記出力回路をハイインピーダンスにするように構成すると共に、前記チップ内の接点のレベルは、ボンディングオプション又はヒューズオプションで変えるようにしたことを特徴とした半導体チップ
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