JP2008042708A - ディレイ調整回路およびその制御方法 - Google Patents
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Abstract
【解決手段】ディレイ調整回路は、9段のディレイ素子が直列接続されるディレイ部と、ディレイ部の7段目の信号の立ち上がりエッジである第1エッジが第1基準信号の立ち上がりエッジである第1基準信号エッジよりも進んでいるか否かを検知する第1カウンタ10と、ディレイ部の9段目の信号の立ち上がりエッジである第2エッジが第1基準信号エッジよりも遅れているか否かを検知する第2カウンタ11と、第1カウンタ10において第1エッジが第1基準信号エッジよりも進んでおり、かつ、第2カウンタ11において第2エッジが第1基準信号エッジよりも遅れるように、基準信号Vbを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ib1を出力するディレイ素子調整部と、を備えている。
【選択図】 図1
Description
まず、ステップS1において、エラーフラグERR1が0に、調整係数A110(3)〜(0)が1.0に、調整係数B001(3)〜(0)が0.00となるように初期化される。
例えば、Cnt71またはCnt91が0か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判定の範囲を持たせても良い。例えば、Cnt71またはCnt91が2以下の場合は、Cnt71またはCnt91が0と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
2 位相比較器
3 チャージポンプ
4 積分器
5 V−I変換回路
6 I−V変換回路
7 調整回路
8 制御部
9 I−V変換回路
10 第1カウンタ
11 第2カウンタ
C10〜C80,C11〜C91 ディレイ素子
Claims (9)
- n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部と、
前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知する第1位相比較部と、
前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知する第2位相比較部と、
前記第1位相比較部において前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2位相比較部において前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、
を備えることを特徴とするディレイ調整回路。 - 請求項1に記載のディレイ調整回路であって、
前記ディレイ部の前記ディレイ素子と同一のディレイ素子をn段有して構成されるDLL部をさらに備え、
前記第1基準信号は、前記DLL部の参照クロック入力に入力される基準クロックであり、
前記第2基準信号は、前記DLL部の前記ディレイ素子における遅延時間を調整するバイアス信号である
ことを特徴とするディレイ調整回路。 - 請求項1に記載のディレイ調整回路であって、
前記ディレイ素子は
前記第2基準バイアス信号がゲートに与えられ、前記ディレイ素子の伝達経路に設けられるトランスファゲート部を含む
ことを特徴とするディレイ調整回路。 - 請求項1に記載のディレイ調整回路であって、
前記第1位相比較部は、前記第1基準信号を前記n−1段目のディレイ素子の信号の前記第1エッジで取り込む際、取り込まれた前記第1基準信号が前記第1論理レベルである場合に、前記第1エッジが前記第1基準信号エッジよりも進んでいると判断する
ことを特徴とするディレイ調整回路。 - 請求項1に記載のディレイ調整回路であって、
前記第2位相比較部は、前記第1基準信号を前記n+1段目のディレイ素子の信号の前記第2エッジで取り込む際、取り込まれた前記第1基準信号が前記第2論理レベルである場合に、前記第2エッジが前記第1基準信号エッジよりも遅れていると判断する
ことを特徴とするディレイ調整回路。 - 請求項1に記載のディレイ調整回路であって、
前記第1位相比較部は前記第1エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数する第1カウンタを含み、
前記第2位相比較部は前記第1エッジに引き続く前記第2エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数する第2カウンタを含み、
前記第1カウンタと前記第2カウンタとの計数動作は、i回(i≧1)行なわれ、
前記ディレイ素子調整部は、
前記第1カウンタの計数値が0となり、前記第2カウンタの計数値がiとなるように前記第2基準信号を補正する
ことを特徴とするディレイ調整回路。 - 請求項6に記載のディレイ調整回路であって、
i=1の場合において、前記第1カウンタ及び前記第2カウンタの計数値が1の場合には前記ディレイ素子の遅延時間が小さくなるように遅延時間を調整し、前記第1カウンタ及び前記第2カウンタの計数値が0の場合には前記ディレイ素子の遅延時間が大きくなるように遅延時間を調整する
ことを特徴とするディレイ調整回路。 - n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、
前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知するステップと、
前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップと、
前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、
を備えることを特徴とするディレイ調整回路の制御方法。 - 請求項8に記載のディレイ調整回路の制御方法であって、
前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップは、前記第1エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数するステップを含み、
前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップは、前記第1エッジに引き続く前記第2エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数するステップを含み、
前記第1基準信号が前記第2論理レベルである場合に計数するステップと前記第1基準信号が前記第2論理レベルである場合に計数するステップとの計数動作は、i回(i≧1)行なわれ、
前記基準バイアス信号を出力するステップは、
前記第1カウンタの計数値が0となり、前記第2カウンタの計数値がiとなるように前記第2基準信号を補正するステップを含む
ことを特徴とするディレイ調整回路の制御方法。
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