JPH0856157A - フェーズロックドループ回路 - Google Patents

フェーズロックドループ回路

Info

Publication number
JPH0856157A
JPH0856157A JP6190452A JP19045294A JPH0856157A JP H0856157 A JPH0856157 A JP H0856157A JP 6190452 A JP6190452 A JP 6190452A JP 19045294 A JP19045294 A JP 19045294A JP H0856157 A JPH0856157 A JP H0856157A
Authority
JP
Japan
Prior art keywords
signal
circuit
phase
response
lock detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6190452A
Other languages
English (en)
Other versions
JP2710214B2 (ja
Inventor
Masayuki Mizuno
正之 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6190452A priority Critical patent/JP2710214B2/ja
Priority to US08/510,860 priority patent/US5629651A/en
Priority to DE19529641A priority patent/DE19529641C2/de
Publication of JPH0856157A publication Critical patent/JPH0856157A/ja
Application granted granted Critical
Publication of JP2710214B2 publication Critical patent/JP2710214B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】同期に要する時間が短く、かつ出力クロックの
ジッタを低減できるフェーズロックドループ回路を提供
する。 【構成】ロック検出信号Ｌの非供給／供給の各々に応答
してクロックＣＫＯおよび分周信号ＳＤをそれぞれ信号
ＣＡとして選択するスイッチ７およびクロックＣＫＲお
よびＣＫＯをそれぞれ信号Ｉとして選択するスイッチ８
を備える。ＶＣＯ４Ａが、制御信号ＣＣに応答して遅延
時間が変化する可変遅延回路４１〜４４と、ロック検出
信号Ｌの供給に応答して信号Ｏ１，Ｏ２，およびＯ４を
切替るスイッチ４５とを備え、ロック検出信号Ｌの非供
給時には信号Ｉを制御信号ＣＣに応答して可変遅延する
遅延回路として動作し、ロック検出信号Ｌの供給時には
信号ＣＣに応答してクロックＣＫＯの周波数が制御され
るＶＣＯとして動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフェーズロックドループ
回路に関し、特にマイクロプロセッサや通信機などの基
準周波数信号源に用いるフェーズロックドループ回路に
関する。
【０００２】
【従来の技術】フェーズロックドループ（ＰＬＬ）回路
は、マイクロプロセッサのクロック信号や通信機の局部
発振信号等の基準周波数信号の発生回路として広く用い
られている。
【０００３】従来の一般的な公知の第１のフェーズロッ
クドループ回路をブロックで示す図４を参照すると、こ
の従来の第１のフェーズロックドループ回路は、外部か
らの参照クロックＣＫＲと分周信号ＳＤとの位相または
周波数を比較して位相差信号ＰＤを出力する位相比較器
１と、位相差信号ＰＤを直流の誤差信号ＣＤに変換する
チャージポンプ回路２と、誤差信号ＣＤを平滑して制御
信号ＣＣを生成するローパスフィルタ３と、制御信号Ｃ
Ｃにより発振周波数が制御され出力クロックＣＫＯを生
成する電圧制御発振器（ＶＣＯ）４と、出力クロックＣ
ＫＯを分周して参照クロックＣＫＯと同一周波数の信号
ＳＤを生成する分周器５とを備える。
【０００４】ＶＣＯ４の構成の一例をブロックで示す図
５（Ａ）を参照すると、このＶＣＯ４は、制御信号ＣＣ
の電圧レベルに応答して伝播遅延時間が変わるＮ個の可
変遅延ゲートＤ１〜ＤＮを縦続接続した可変遅延回路４
０を用い、その終段の可変遅延ゲートＤＮの出力を初段
の可変遅延ゲートＤ１の入力に、すなわちリング状に接
続して構成した可変遅延回路型の発振器である。
【０００５】可変遅延ゲートＤ１の構成を示す回路図で
ある図５（Ｂ）を参照すると、この可変遅延ゲートＤ１
は、ＰＭＯＳ型のトランジスタＰ４１，ＮＭＯＳ型のト
ランジスタＮ４１から成るＣＭＯＳインバータと、この
ＣＭＯＳインバータの出力側にドレインが接続されソー
スが一端が接地された容量Ｃ４１の他端と接続されゲー
トに制御信号ＣＣが供給されるトランジスタＮ４２とか
ら成り、制御信号ＣＣの電圧レベルに応答して上記ＣＭ
ＯＳインバータの負荷容量を制御することにより遅延時
間を可変する。
【０００６】図６を参照すると、この図に示す位相比較
器１はＮＡＮＤゲートＮＡ１〜ＮＡ９から成り、参照ク
ロックＣＫＲと分周信号ＳＤの位相差に比例する幅の正
負のパルス状の位相差信号ＰＤＢ，ＰＤＡをそれぞれ出
力する。
【０００７】図７を参照すると、この図に示すチャージ
ポンプ回路２はトランジスタＰ２１とトランジスタＮ２
１とで構成され、位相差信号ＰＤＡ，ＰＤＢのパルス幅
に比例した電圧の誤差信号ＣＤを発生する。
【０００８】図８を参照すると、この図に示すローパス
フィルタ３は抵抗Ｒ３１，Ｒ３２と容量Ｃ３１とから成
り、誤差信号ＣＤを平滑化して制御信号ＣＣを生成す
る。
【０００９】次に、図４〜図８を参照して、従来のフェ
ーズロックドループ回路の動作について説明すると、位
相比較器１は、外部からの参照クロックＣＲと分周器５
の出力である分周信号ＳＤとの位相差または周波数差に
対応する位相差信号ＰＤをチャージポンプ回路２に供給
する。チャージポンプ回路２はこの信号ＰＤの供給に応
答して直流誤差信号ＣＤに変換し、ローパスフィルタ３
により平滑して制御信号ＣＣを生成する。ＶＣＯ４は制
御信号ＣＣの供給に応答して制御される発振周波数の出
力クロックＣＫＯを発生する。分周器５は出力クロック
ＣＫＯを所定の分周比Ｍで分周して分周信号ＳＤを発生
し位相比較器１に供給する。
【００１０】全体の動作が定常状態すなわち同期状態に
なったとき、位相比較器１の２つの入力にそれぞれ供給
される参照クロックＣＫＲおよび分周信号ＳＤの周波数
と位相は一致する。したがって、ＶＣＯ４の出力クロッ
クＣＫＯは、参照クロックＣＫＲの上記分周比のＭ倍に
逓倍された信号となる。
【００１１】上記同期の所要時間すなわち同期時間は、
周波数の同期時間すなわちプルイン時間と、位相の同期
時間すなわちロックイン時間との和で決定される。同期
時間の短縮のためには、位相比較器１の位相比較特性、
チャージポンプ回路２の利得、ローパスフィルタ３の時
定数、およびＶＣＯ４の利得等で決定される利得係数で
あるループ定数を増加させる必要がある。しかし、この
ループ定数の増加は、出力クロックＣＫＯの時間的なゆ
らぎであるジッタの増加要因となる。
【００１２】上述の従来の第１のフェーズロックドルー
プ回路の上記同期時間のうち、プルイン時間はロックイ
ン時間に比べて非常に大きく、この同期時間の殆んどを
しめている。
【００１３】同期時間が位相同期時間のみで決定される
従来の第２のフェーズロックループ回路を図４と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図９を参照すると、この従来の第２のフェー
ズロックループ回路は、従来の第１のフェーズロックド
ループ回路と共通の位相比較器１と、チャージポンプ回
路２と、ローパスフィルタ３とに加えて、ＶＣＯ４の代
りにこのＶＣＯ４の構成要素であった制御信号ＣＣの供
給に応答して参照クロックＣＫＲを遅延させ遅延信号Ｔ
Ｄを生成する可変遅延回路４０を備える。
【００１４】動作について説明すると、参照クロックＣ
ＫＲが供給されると、上述の第１のフェーズロックルー
プ回路と同様の動作を行い、可変遅延回路４０の出力の
遅延信号ＴＤが参照クロックＣＫＲの位相に対して予め
定めた所望の位相関係になるように系が安定する。
【００１５】この回路は、分周器を有しないので入力の
参照クロックＣＫＲと出力の遅延信号ＴＤとは同一周波
数であり、周波数同期時間すなわちプルイン時間が本質
的に不要であるので同期時間は位相同期時間すなわちロ
ックイン時間のみで決定される。したがって、同期時間
が非常に短い。しかし、上記分周器の欠如により、出力
クロック周波数が参照クロック周波数と同一である場合
の利用のみに限定される。
【００１６】
【発明が解決しようとする課題】上述した従来の第１の
フェーズロックドループ回路は、同期時間の短縮のため
位相比較器の位相比較特性やチャージポンプ回路の利得
やローパスフィルタの時定数およびＶＣＯの利得等で決
定されるループ定数を増加させる必要があるが、このル
ープ定数の増加は出力クロックのジッタの増加要因とな
るという欠点があった。
【００１７】また、分周回路を有せずしたがって入力参
照クロックと出力クロックとの周波数が同一であること
により、同期時間の大半を占めるプルイン時間が本質的
に不要なため同期時間が短かい従来の第２のフェーズロ
ックドループ回路は、上記入出力クロック周波数が等し
い特定の用途に限定されるという欠点があった。
【００１８】本発明の目的は、このような従来の欠点を
除去し、同期時間を短縮し低ジッタの出力を得るととも
に多くの用途に対応できるフェーズロックドループ回路
を提供することにある。
【００１９】
【課題を解決するための手段】本発明のフェーズロック
ドループ回路は、第１および第２の入力信号の位相を比
較しこれら第１および第２の入力信号相互間の位相差信
号を発生する位相比較器と、前記位相差信号の供給に応
答してこの位相差信号対応の直流電圧である位相誤差信
号を発生するチャージポンプ回路と、前記位相誤差信号
を平滑して制御信号を発生するローパスフィルタと、前
記制御信号の供給に応答して出力信号の周波数が制御さ
れる電圧制御発振回路と、前記出力信号を所定の分周比
で分周し分周信号を出力する分周回路と、前記第１の入
力信号と前記出力信号との供給を受けこの出力信号が前
記第１の入力信号に対し所定の位相差となったことを検
出してロック検出信号を発生するロック検出回路とを備
えるフエーズロックドループ回路において、前記ロック
検出信号の非供給および供給の各々に応答して前記出力
信号および前記分周信号をそれぞれ前記第２の入力信号
として選択する第１のスイッチ回路と、前記ロック検出
信号の非供給および供給の各々に応答して前記第１の入
力信号および前記出力信号をそれぞれ前記電圧制御発振
回路の入力信号として選択する第２のスイッチ回路とを
さらに備え、前記電圧制御発振回路が、前記制御信号の
電圧に応答して遅延時間が変化する遅延回路と、前記ロ
ック検出信号の供給に応答して前記遅延回路の遅延時間
を切替る第３のスイッチ回路とを備え、前記ロック検出
信号の非供給時には前記第１の入力信号を前記制御信号
に応答して可変遅延する遅延回路として動作し、前記ロ
ック検出信号の供給時には前記制御信号に応答して前記
出力信号の周波数が制御される電圧制御発振器として動
作することを特徴とするものである。
【００２０】
【実施例】次に、本発明の実施例を図４と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例のフェー
ズロックドループ回路は、従来と共通の位相比較器１
と、チャージポンプ回路２と、ローパスフィルタ３と、
分周器５とに加えて、ＶＣＯ４の代りにロック前の初期
同期動作時には可変の遅延回路として動作しロック後の
ロックイン動作時にはＶＣＯとして動作するように切替
るＶＣＯ４Ａと、参照クロックＣＫＲとＶＣＯ４Ａの出
力クロックＣＫＯとの位相差が所望の位相差であること
を検出してロック検出信号Ｌを発生するロック検出回路
６と、ロック検出信号Ｌの供給に応答してＶＣＯ４Ａを
上記可変遅延動作とＶＣＯ動作とのいずれか一方の動作
に切替るスイッチ７，８とを備える。
【００２１】ＶＣＯ４Ａは従来の可変遅延回路４０と同
様の縦続接続された可変遅延回路４１〜４４と、可変遅
延回路４１，４３，４４の各々の出力Ｏ１，Ｏ２，Ｏ４
のいずれか１つを切替選択して出力クロックＣＫＯとし
て出力するスイッチ４５とを備える。
【００２２】次に、図１を参照して本実施例の動作につ
いて説明すると、まず、電源投入時あるいは参照クロッ
クＣＫＲの入力時対応には、スイッチ７，８，および４
５によりＶＣＯ４Ａの入出力が切離されて遅延回路構成
となり、入力信号Ｉとして参照クロックＣＫＲが供給さ
れ、位相比較器１には参照信号ＣＫＲと位相比較対象の
入力信号ＣＡとして可変遅延回路４４の出力信号Ｏ４と
がそれぞれ供給される初期同期構成となる。
【００２３】この状態で系が安定したとき、ロック検出
器６がそれを判定してロック検出信号Ｌを発生し、この
ロック検出信号Ｌの供給に応答してスイッチ７，８，お
よび４５がＶＣＯ４Ａの入出力を短絡してＶＣＯ構成と
し、入力信号Ｉとして出力クロックＣＫＯが供給され、
同時に、位相比較器１の入力信号ＣＡとして分周器５か
らの分周信号ＳＤが供給されるロックイン構成となる。
【００２４】上記初期同期構成で系が安定したときの制
御信号ＣＣの値は、上記ロックイン構成に切替ったとき
の制御信号ＣＣの初期値となる。このロックイン構成で
は、上述のようにＶＣＯ４Ａは遅延回路の入出力がリン
グ状に接続されたＶＣＯ構成として動作し発振する。同
時に、スイッチ４５により可変遅延回路４１，４２の各
々の出力遅延信号Ｏ１，Ｏ２のいずれか一方を選択する
ことにより上記遅延回路の遅延時間を短縮・可変するこ
とができる。分周器５の分周比をＭに設定し、このロッ
クイン構成での出力信号Ｏ１あるいはＯ２の遅延時間を
上記初期同期構成時の出力信号Ｏ４の遅延時間の１／Ｍ
とすると、出力クロックＣＫＯの周波数は、参照クロッ
クＣＫＲの周波数のＭ倍となる。上述のように、初期同
期構成からロックイン構成に切替られたときの系の安定
時間は、上記初期同期構成で制御信号ＣＣの初期値が与
えられているため非常に短い。
【００２５】次に本発明の第２の実施例の構成要素であ
るチャージポンプ回路２Ａを示す回路図である図２を参
照すると、この実施例のチャージポンプ回路２Ａの第１
の実施例のチャージポンプ回路２との相違点は、共通の
トランジスタＰ２１，Ｎ２１に加えて、電源および接地
間に直列接続されたトランジスタＰ２２，Ｎ２２と、ロ
ック検出信号Ｌの供給に応答してこれらＰ２１，Ｐ２２
およびトランジスタＮ２１，Ｎ２２の各々のゲート同志
を接続するスイッチ２１とを備えることである。
【００２６】本実施例の動作について説明すると、初期
同期構成による初期同期動作が終り、ロックイン構成に
切替わるときのロック検出信号Ｌの供給に応答して、ス
イッチ２１が閉じ、トランジスタＰ２１，Ｐ２２および
トランジスタＮ２１，Ｎ２２の各々のゲート同志を接続
する。これにより、ロックイン構成時にこれらトランジ
スタＰ２１，Ｐ２２およびトランジスタＮ２１，Ｎ２２
はそれぞれ並列接続され、トランジスタサイズが等価的
に大きくしたがってチャージポンプ動作におけるパルス
幅電圧変換特性の利得が上昇する。したがってより高速
のロックイン動作が行われ同期時間のより一層の短縮
と、出力クロックの低ジッタ化とが両立できる。
【００２７】次に本発明の第３の実施例の構成要素であ
るローパスフィルタ３Ａを示す回路図である図３を参照
すると、この実施例のローパスフィルタ３Ａの第１の実
施例のローパスフィルタ３との相違点は、共通の容量Ｃ
３１と抵抗Ｒ３１，Ｒ３２とに加えて、一端が抵抗Ｒ３
２と容量Ｃ３１との接続点に接続された抵抗Ｒ３３と、
ロック検出信号Ｌの供給に応答して抵抗Ｒ３３の他端と
出力端とを接続するスイッチ３１とを備えることであ
る。
【００２８】本実施例の動作について説明すると、ロッ
ク検出信号Ｌの供給に応答して、スイッチ３１が閉じる
ことにより抵抗Ｒ３２，Ｒ３３は並列接続されるので、
このローパスフィルタ３Ａの時定数が低下し、応答が早
くなる。したがって、第２の実施例と同様に、より高速
のロックイン動作が行われ同期時間のより一層の短縮
と、出力クロックの低ジッタ化とが両立できる。
【００２９】
【発明の効果】以上説明したように、本発明のフェーズ
ロックドループ回路は、ロック検出信号の非供給および
供給の各々に応答して出力信号または分周信号を位相比
較器の第２の入力信号として選択する第１のスイッチ回
路と、クロックＣＫＲまたはクロックＣＫＯをＶＣＯの
入力信号として選択する第２のスイッチ回路とをさらに
備え、上記ＶＣＯが、制御信号の電圧に応答して遅延時
間が変化する遅延回路と、上記ロック検出信号の供給に
応答して上記遅延回路の遅延時間を切替る第３のスイッ
チ回路とを備え、上記ロック検出信号の非供給時にはク
ロックＣＫＲを上記制御信号に応答して可変遅延する遅
延回路として動作し、上記ロック検出信号の供給時には
上記制御信号に応答してクロックＣＫＯの周波数が制御
されるＶＣＯとして動作するので、従来のフェーズロッ
クドループ回路の同期時間の殆どを占めていた周波数同
期時間を削除でき、したがって出力クロックの低ジッタ
化のためにループ定数を小さくしても同期時間が増大し
ないという効果がある。
【図面の簡単な説明】
【図１】本発明のフェーズロックドループ回路の第１の
実施例を示すブロック図である。
【図２】本発明のフェーズロックドループ回路の第２の
実施例のチャージポンプ回路の回路図である。
【図３】本発明のフェーズロックドループ回路の第３の
実施例のローパスフィルタの回路図である。トである。
【図４】従来の第１のフェーズロックドループ回路を示
すブロック図である。
【図５】ＶＣＯおよび可変遅延ゲートの一例をそれぞれ
示す回路図である。
【図６】位相比較器の一例を示す回路図である。
【図７】チャージポンプ回路の一例を示す回路図であ
る。
【図８】ローパスフィルタの一例を示す回路図である。
【図９】従来の第２のフェーズロックドループ回路を示
すブロック図である。
【符号の説明】
１ 位相比較器 ２，２Ａ チャージポンプ回路 ３，３Ａ ローパスフィルタ ４，４Ａ ＶＣＯ ５ 分周器 ６ ロック検出器 ７，８，２１，３１，４５ スイッチ ４０〜４４ 可変遅延回路 Ｃ３１，Ｃ４１ 容量 Ｄ１〜ＤＮ 可変遅延ゲート Ｎ２１，Ｎ２２，Ｎ４１，Ｎ４２，Ｐ４１，Ｐ２１，Ｐ
２２ トランジスタ Ｒ３１〜Ｒ３３ 抵抗 ＮＡ１〜ＮＡ９ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/10 Ａ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の入力信号の位相を比較
    しこれら第１および第２の入力信号相互間の位相差信号
    を発生する位相比較器と、前記位相差信号の供給に応答
    してこの位相差信号対応の直流電圧である位相誤差信号
    を発生するチャージポンプ回路と、前記位相誤差信号を
    平滑して制御信号を発生するローパスフィルタと、前記
    制御信号の供給に応答して出力信号の周波数が制御され
    る電圧制御発振回路と、前記出力信号を所定の分周比で
    分周し分周信号を出力する分周回路と、前記第１の入力
    信号と前記出力信号との供給を受けこの出力信号が前記
    第１の入力信号に対し所定の位相差となったことを検出
    してロック検出信号を発生するロック検出回路とを備え
    るフエーズロックドループ回路において、 前記ロック検出信号の非供給および供給の各々に応答し
    て前記出力信号および前記分周信号をそれぞれ前記第２
    の入力信号として選択する第１のスイッチ回路と、 前記ロック検出信号の非供給および供給の各々に応答し
    て前記第１の入力信号および前記出力信号をそれぞれ前
    記電圧制御発振回路の入力信号として選択する第２のス
    イッチ回路とをさらに備え、 前記電圧制御発振回路が、前記制御信号の電圧に応答し
    て遅延時間が変化する遅延回路と、前記ロック検出信号
    の供給に応答して前記遅延回路の遅延時間を切替る第３
    のスイッチ回路とを備え、 前記ロック検出信号の非供給時には前記第１の入力信号
    を前記制御信号に応答して可変遅延する遅延回路として
    動作し、前記ロック検出信号の供給時には前記制御信号
    に応答して前記出力信号の周波数が制御される電圧制御
    発振器として動作することを特徴とするフェーズロック
    ドループ回路。
  2. 【請求項２】 前記遅延回路がそれぞれ前記制御信号の
    電圧に応答して遅延時間が変る縦続接続された複数の可
    変遅延ゲートから成る縦続接続された複数の可変遅延回
    路を備えることを特徴とする請求項１記載のフェーズロ
    ックドループ回路。
  3. 【請求項３】 前記チャージポンプ回路が前記ロック検
    出信号の供給に応答して前記位相差信号対応のパルス幅
    に対する前記位相誤差信号電圧の変換特性を変化させる
    変換特性変更回路を備えることを特徴とする請求項１記
    載のフェーズロックドループ回路。
  4. 【請求項４】 前記ローパスフィルタが前記ロック検出
    信号の供給に応答してこのローパスフィルタの時定数を
    変化させる時定数変更回路を備えることを特徴とする請
    求項１記載のフェーズロックドループ回路。
JP6190452A 1994-08-12 1994-08-12 フェーズロックドループ回路 Expired - Lifetime JP2710214B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP6190452A JP2710214B2 (ja) 1994-08-12 1994-08-12 フェーズロックドループ回路
US08/510,860 US5629651A (en) 1994-08-12 1995-08-03 Phase lock loop having a reduced synchronization transfer period
DE19529641A DE19529641C2 (de) 1994-08-12 1995-08-11 Phasenregelkreis mit einer reduzierten Synchronisations-Übertragungsperiode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6190452A JP2710214B2 (ja) 1994-08-12 1994-08-12 フェーズロックドループ回路

Publications (2)

Publication Number Publication Date
JPH0856157A true JPH0856157A (ja) 1996-02-27
JP2710214B2 JP2710214B2 (ja) 1998-02-10

Family

ID=16258369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6190452A Expired - Lifetime JP2710214B2 (ja) 1994-08-12 1994-08-12 フェーズロックドループ回路

Country Status (3)

Country Link
US (1) US5629651A (ja)
JP (1) JP2710214B2 (ja)
DE (1) DE19529641C2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007536831A (ja) * 2004-05-05 2007-12-13 マイクロン テクノロジー，インコーポレイテッド クロック同期回路におけるクロック捕捉
JP2010510718A (ja) * 2006-11-15 2010-04-02 クゥアルコム・インコーポレイテッド 遅延線の較正
US7847607B2 (en) 2006-11-27 2010-12-07 Fujitsu Semiconductor Limited PLL circuit

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781055A (en) * 1996-05-31 1998-07-14 Sun Microsystems, Inc. Apparatus and method for instantaneous stretching of clock signals in a delay-locked loop multi-phase clock generator
US5847617A (en) * 1996-08-12 1998-12-08 Altera Corporation Variable-path-length voltage-controlled oscillator circuit
US5757238A (en) * 1996-08-19 1998-05-26 International Business Machines Corporation Fast locking variable frequency phase-locked loop
JPH10117142A (ja) * 1996-10-11 1998-05-06 Fujitsu Ltd 位相同期ループ回路および半導体集積回路
US5889436A (en) * 1996-11-01 1999-03-30 National Semiconductor Corporation Phase locked loop fractional pulse swallowing frequency synthesizer
US6037806A (en) * 1997-03-31 2000-03-14 Texas Instruments Incorporated High speed phase/frequency detector
US6002280A (en) * 1997-04-24 1999-12-14 Mitsubishi Semiconductor America, Inc. Adaptable output phase delay compensation circuit and method thereof
JP4015254B2 (ja) * 1998-01-16 2007-11-28 富士通株式会社 ロック検出回路及びｐｌｌ周波数シンセサイザ
US5994938A (en) * 1998-01-30 1999-11-30 Credence Systems Corporation Self-calibrating programmable phase shifter
US6069507A (en) * 1998-05-22 2000-05-30 Silicon Magic Corporation Circuit and method for reducing delay line length in delay-locked loops
KR100295052B1 (ko) * 1998-09-02 2001-07-12 윤종용 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법
US6791379B1 (en) * 1998-12-07 2004-09-14 Broadcom Corporation Low jitter high phase resolution PLL-based timing recovery system
US6483886B1 (en) * 1999-01-08 2002-11-19 Altera Corporation Phase-locked loop circuitry for programmable logic devices
KR100295056B1 (ko) * 1999-01-27 2001-07-12 윤종용 지연동기루프 및 방법
US6177843B1 (en) * 1999-05-26 2001-01-23 Cypress Semiconductor Corp. Oscillator circuit controlled by programmable logic
US6456165B1 (en) * 2000-08-18 2002-09-24 International Business Machines Corporation Phase error control for phase-locked loops
TW548659B (en) * 2000-09-05 2003-08-21 Samsung Electronics Co Ltd Delay locked loop circuit for reducing load of variable delay unit at high-frequency operation and locking external clock signal stably
US6411142B1 (en) * 2000-12-06 2002-06-25 Ati International, Srl Common bias and differential structure based DLL with fast lockup circuit and current range calibration for process variation
US6680991B1 (en) * 2002-03-18 2004-01-20 Centellax, Inc. Detection of frequency differences between signals
US6744293B1 (en) * 2002-04-09 2004-06-01 Applied Micro Circuits Corporation Global clock tree de-skew
KR20040023838A (ko) * 2002-09-12 2004-03-20 주식회사 하이닉스반도체 레지스터 제어 지연고정루프
CA2446633C (en) * 2002-10-25 2008-01-29 Pulp And Paper Research Institute Of Canada Diagnostic for poorly tuned control loops
US6903586B2 (en) * 2003-02-28 2005-06-07 Ati Technologies, Inc. Gain control circuitry for delay locked loop circuit
US6867616B1 (en) 2003-06-04 2005-03-15 Altera Corporation Programmable logic device serial interface having dual-use phase-locked loop circuitry
US7019570B2 (en) * 2003-09-05 2006-03-28 Altera Corporation Dual-gain loop circuitry for programmable logic device
US6924678B2 (en) 2003-10-21 2005-08-02 Altera Corporation Programmable phase-locked loop circuitry for programmable logic device
US6930558B1 (en) * 2004-02-25 2005-08-16 Lucent Technologies Inc. Pulse-width to voltage converter
US7075365B1 (en) 2004-04-22 2006-07-11 Altera Corporation Configurable clock network for programmable logic device
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
KR100782481B1 (ko) * 2005-08-18 2007-12-05 삼성전자주식회사 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로
EP1783913A1 (en) * 2005-11-08 2007-05-09 Deutsche Thomson-Brandt Gmbh Switchable PLL circuit including two loops
KR100715154B1 (ko) * 2005-12-21 2007-05-10 삼성전자주식회사 락킹속도가 향상되는 락킹루프회로 및 이를 이용한클락락킹방법
US8035455B1 (en) 2005-12-21 2011-10-11 Cypress Semiconductor Corporation Oscillator amplitude control network
US7436228B1 (en) 2005-12-22 2008-10-14 Altera Corporation Variable-bandwidth loop filter methods and apparatus
US7728674B1 (en) 2006-05-19 2010-06-01 Altera Corporation Voltage-controlled oscillator methods and apparatus
JP4438877B2 (ja) * 2008-03-12 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法
US9246713B2 (en) 2010-05-20 2016-01-26 Kandou Labs, S.A. Vector signaling with reduced receiver complexity
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9985634B2 (en) 2010-05-20 2018-05-29 Kandou Labs, S.A. Data-driven voltage regulator
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9268683B1 (en) 2012-05-14 2016-02-23 Kandou Labs, S.A. Storage method and apparatus for random access memory using codeword storage
WO2014013289A1 (en) * 2012-07-20 2014-01-23 Freescale Semiconductor, Inc. Calibration arrangement for frequency synthesizers
CN104995612B (zh) 2013-01-17 2020-01-03 康杜实验室公司 低同步开关噪声芯片间通信方法和系统
WO2014124450A1 (en) 2013-02-11 2014-08-14 Kandou Labs, S.A. Methods and systems for high bandwidth chip-to-chip communications interface
CN110166217B (zh) 2013-04-16 2022-05-17 康杜实验室公司 高带宽通信接口方法和系统
EP2997704B1 (en) 2013-06-25 2020-12-16 Kandou Labs S.A. Vector signaling with reduced receiver complexity
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
CN105993151B (zh) 2014-02-02 2019-06-21 康杜实验室公司 低isi比低功率芯片间通信方法和装置
US9363114B2 (en) 2014-02-28 2016-06-07 Kandou Labs, S.A. Clock-embedded vector signaling codes
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9852806B2 (en) 2014-06-20 2017-12-26 Kandou Labs, S.A. System for generating a test pattern to detect and isolate stuck faults for an interface using transition coding
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
EP3138253A4 (en) 2014-07-10 2018-01-10 Kandou Labs S.A. Vector signaling codes with increased signal to noise characteristics
US9432082B2 (en) 2014-07-17 2016-08-30 Kandou Labs, S.A. Bus reversable orthogonal differential vector signaling codes
KR101943048B1 (ko) 2014-07-21 2019-01-28 칸도우 랩스 에스에이 다분기 데이터 전송
EP3175592B1 (en) 2014-08-01 2021-12-29 Kandou Labs S.A. Orthogonal differential vector signaling codes with embedded clock
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
WO2016210445A1 (en) 2015-06-26 2016-12-29 Kandou Labs, S.A. High speed communications system
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
WO2017132292A1 (en) 2016-01-25 2017-08-03 Kandou Labs, S.A. Voltage sampler driver with enhanced high-frequency gain
CN115085727A (zh) 2016-04-22 2022-09-20 康杜实验室公司 高性能锁相环
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
EP3449379B1 (en) 2016-04-28 2021-10-06 Kandou Labs S.A. Vector signaling codes for densely-routed wire groups
CN109417521B (zh) 2016-04-28 2022-03-18 康杜实验室公司 低功率多电平驱动器
US9906358B1 (en) * 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
WO2018160569A1 (en) 2017-03-01 2018-09-07 Analog Devices Global Unlimited Company Feedforward phase noise compensation
WO2018217783A1 (en) 2017-05-22 2018-11-29 Kandou Labs, S.A. Multi-modal data-driven clock recovery circuit
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10347283B2 (en) 2017-11-02 2019-07-09 Kandou Labs, S.A. Clock data recovery in multilane data receiver
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
KR102561967B1 (ko) 2018-06-12 2023-07-31 칸도우 랩스 에스에이 저지연 조합 클록 데이터 복구 로직 회로망 및 차지 펌프 회로
US10958251B2 (en) 2019-04-08 2021-03-23 Kandou Labs, S.A. Multiple adjacent slicewise layout of voltage-controlled oscillator
US10673443B1 (en) 2019-04-08 2020-06-02 Kandou Labs, S.A. Multi-ring cross-coupled voltage-controlled oscillator
US10630272B1 (en) 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
US11108537B1 (en) * 2020-12-03 2021-08-31 Shenzhen GOODIX Technology Co., Ltd. Radiofrequency carrier tracking for amplitude-modulated signals with an unstable reference clock
US11463092B1 (en) 2021-04-01 2022-10-04 Kanou Labs Sa Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios
US11563605B2 (en) 2021-04-07 2023-01-24 Kandou Labs SA Horizontal centering of sampling point using multiple vertical voltage measurements
US11496282B1 (en) 2021-06-04 2022-11-08 Kandou Labs, S.A. Horizontal centering of sampling point using vertical vernier

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2480048A1 (fr) * 1980-04-04 1981-10-09 Labo Cent Telecommunicat Boucle analogique a verrouillage en frequence
US5173617A (en) * 1988-06-27 1992-12-22 Motorola, Inc. Digital phase lock clock generator without local oscillator
JPH0799807B2 (ja) * 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
US5036298A (en) * 1990-04-26 1991-07-30 Analog Devices, Inc. Clock recovery circuit without jitter peaking
EP0458269B1 (en) * 1990-05-21 1995-03-08 Nec Corporation Phase-locked loop circuit
US5260979A (en) * 1991-05-28 1993-11-09 Codex Corp. Circuit and method of switching between redundant clocks for a phase lock loop
US5210509A (en) * 1992-05-29 1993-05-11 Unisys Corporation Dual loop phase locked circuit with sweep generator and compensation for drift
KR940005459A (ko) * 1992-06-22 1994-03-21 모리시타 요이찌 Pll회로
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007536831A (ja) * 2004-05-05 2007-12-13 マイクロン テクノロジー，インコーポレイテッド クロック同期回路におけるクロック捕捉
JP2010510718A (ja) * 2006-11-15 2010-04-02 クゥアルコム・インコーポレイテッド 遅延線の較正
US7847607B2 (en) 2006-11-27 2010-12-07 Fujitsu Semiconductor Limited PLL circuit
US8278983B2 (en) 2006-11-27 2012-10-02 Fujitsu Semiconductor Limited PLL circuit
US8638140B2 (en) 2006-11-27 2014-01-28 Spansion Llc PLL circuit

Also Published As

Publication number Publication date
DE19529641C2 (de) 2001-04-12
JP2710214B2 (ja) 1998-02-10
DE19529641A1 (de) 1996-02-15
US5629651A (en) 1997-05-13

Similar Documents

Publication Publication Date Title
JP2710214B2 (ja) フェーズロックドループ回路
EP0402736B1 (en) Phase-difference detecting circuit
US6229399B1 (en) Multiple frequency band synthesizer using a single voltage control oscillator
JP3094977B2 (ja) Ｐｌｌ回路
JP3320353B2 (ja) 可変速度位相ロック・ループ・システムおよびその方法
US20070109030A1 (en) Phase-Locked Loop Integrated Circuits Having Fast Phase Locking Characteristics
JP2001007698A (ja) データｐｌｌ回路
US6525612B2 (en) Mode control of PLL circuit
JPH04507333A (ja) 位相検波器
WO2010059032A2 (en) A phase frequency detector
JP3313631B2 (ja) 集積回路
US7511580B2 (en) Charge pump circuit with dynamic current biasing for phase locked loop
US20050265505A1 (en) Digital phase-locked loop
JP2006157927A (ja) キャパシタンスを変化させる方法及び装置
US7659785B2 (en) Voltage controlled oscillator and PLL having the same
KR100806585B1 (ko) 위상고정 주파수 합성회로 및 방법
US6121845A (en) Phase-locked loop system and method for modifying an output transition time
US8373465B1 (en) Electronic device and method for phase locked loop
KR101293251B1 (ko) 동작주파수에 따라 출력레벨이 변동되는 전압분배기 및이를 구비한 위상고정루프회로
JPH1022824A (ja) 位相同期回路
WO2002027918A1 (en) Phase detector
Brynjolfson et al. A new PLL design for clock management applications
JP2004080624A (ja) 周波数シンセサイザ
US7355487B2 (en) Method for reducing phase lock time and jittering and phase lock loop using the same
KR20020042032A (ko) 저전력 전하 펌프 및 이를 구비하는 위상동기루프

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970924

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071024

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081024

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091024

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091024

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101024

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121024

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131024

Year of fee payment: 16

EXPY Cancellation because of completion of term