JP5373624B2 - カーボンナノチューブトランジスタを用いた論理回路 - Google Patents
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Description
[項目1]
高供給基準と低供給基準との間に直列接続される第1のCNTFETおよび第2のCNTFETを備え、
前記第1のCNTFETが論理値Highおよび論理値Lowを受け取る論理入力を提供するゲートを有し、前記第2のCNTFETがバイアス電源に結合されるゲートを有することにより、前記第2のCNTFETが前記第1のCNTFETに能動負荷を提供し、適切な論理HighおよびLow出力レベルが提供される、
集積回路。
[項目2]
前記低供給基準のレベルは、論理Lowレベルより低い、項目1に記載の集積回路。
[項目3]
前記第1のCNTFETと前記第2のCNTFETとでインバータゲートを構成する、項目2に記載の集積回路。
[項目4]
前記第1のCNTFETおよび前記第2のCNTFETは、電子伝導性よりホール伝導性が強い、項目3に記載の集積回路。
[項目5]
前記第1のCNTFETは、ホールを伝導するようバイアスをかけられ、前記第2のCNTFETは、電子を伝導するようバイアスをかけられ、前記第1のCNTFETは、前記第2のCNTFETより強い、項目4に記載の集積回路。
[項目6]
前記第1のCNTFETおよび前記第2のCNTFETは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、項目5に記載の集積回路。
[項目7]
前記第1のCNTFETおよび前記第2のCNTFETは、1つ以上のカーボンナノチューブを含むチャネルを有し、前記第1のCNTFETのチャネルが前記第2のCNTFETのチャネルより多くのカーボンナノチューブを有することにより、前記第1のCNTFETは、前記第2のCNTFETより強い伝導性を有する、項目5に記載の集積回路。
[項目8]
前記第1のCNTFETおよび前記第2のCNTFETは、内在性カーボンナノチューブにより形成されたチャネルを有する、項目1に記載の集積回路。
[項目9]
インバータ回路であって、
前記インバータ回路の第1の供給基準と出力ノードとの間に結合された第1のCNTFETと、
前記出力ノードと第2の供給基準との間に結合された第2のCNTFETと、を備え、
前記第1のCNTFETは、前記インバータ回路に入力を提供し、前記第2のCNTFETは、前記第1のCNTFETに能動負荷を提供すべくバイアスがかけられる、インバータ回路。
[項目10]
前記第1の供給基準は、前記第2の供給基準より高い、項目9に記載のインバータ回路。
[項目11]
前記第1のCNTFETおよび前記第2のCNTFETは、電子伝導性よりホール伝導性が強い、項目10に記載のインバータ回路。
[項目12]
前記第1のCNTFETは、ホールを伝導するようバイアスをかけられ、前記第2のCNTFETは、電子を伝導するようバイアスをかけられ、前記第1のCNTFETは、前記第2のCNTFETより強い、項目11に記載のインバータ回路。
[項目13]
前記第1のCNTFETおよび前記第2のCNTFETは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、項目12に記載のインバータ回路。
[項目14]
前記第1のCNTFETおよび前記第2のCNTFETは、1つ以上のカーボンナノチューブを含むチャネルを有し、前記第1のCNTFETのチャネルが前記第2のCNTFETのチャネルより多くのカーボンナノチューブを有することにより、前記第1のCNTFETは、前記第2のCNTFETより強い伝導性を有する、項目13に記載のインバータ回路。
[項目15]
前記第1のCNTFETおよび前記第2のCNTFETは、内在性カーボンナノチューブにより形成されたチャネルを有する、項目9に記載のインバータ回路。
[項目16]
コンピュータシステムであって、
(a)1つ以上のインバータ回路を有するプロセッサと、
(b)前記プロセッサに結合され、前記プロセッサに増設RAMを提供するメモリチップと、
(c)前記プロセッサに結合され、前記プロセッサと無線ネットワークとを通信可能に接続するアンテナと、
を備え、
前記1つ以上のインバータ回路は、
前記インバータ回路の第1の供給基準と出力ノードとの間に結合された第1のCNTFETと、
前記出力ノードと第2の供給基準との間に結合された第2のCNTFETと、を有し、
前記第1のCNTFETは、前記インバータ回路に入力を提供し、前記第2のCNTFETは、前記第1のCNTFETに能動負荷を提供すべくバイアスがかけられる、
コンピュータシステム。
[項目17]
前記第1の供給基準は、前記第2の供給基準より大きい、項目16に記載のコンピュータシステム。
[項目18]
前記第1のCNTFETおよび前記第2のCNTFETは、電子伝導性よりホール伝導性が強い、項目17に記載のコンピュータシステム。
[項目19]
前記第1のCNTFETは、ホールを伝導するようバイアスをかけられ、前記第2のCNTFETは、電子を伝導するようバイアスをかけられ、前記第1のCNTFETは、前記第2のCNTFETより強い、項目18に記載のコンピュータシステム。
[項目20]
前記第1のCNTFETおよび前記第2のCNTFETは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、項目19に記載のコンピュータシステム。
Claims (16)
- 論理値Highおよび論理値Lowを受け取り論理入力を提供するゲートを有する第1のカーボンナノチューブ電界効果トランジスタ(CNTFET)と、
前記第1のCNTFETと直列接続される第2のCNTFETと、を備え、
前記第1のCNTFETおよび前記第2のCNTFETは、高供給基準と低供給基準との間に直列接続され、
前記第2のCNTFETがバイアス電源に結合されるゲートを有することにより、前記第2のCNTFETが前記第1のCNTFETに能動負荷を提供し、適切な論理HighおよびLow出力レベルが提供され、
前記第2のCNTFETが有する前記ゲートに結合される前記バイアス電源は、前記第1のCNTFETが有する前記ゲートに結合されず、
前記第1のCNTFETが有する前記ゲートによって提供される前記論理入力は、前記第2のCNTFETが有する前記ゲートに結合されず、
前記バイアス電源は、前記高供給基準から独立したものであり、
前記第1のCNTFETは、ホールを伝導するようバイアスをかけられ、前記第2のCNTFETは、電子を伝導するようバイアスをかけられ、前記第1のCNTFETは、前記第2のCNTFETよりも多くのホールを伝導し、かつ、
前記第1のCNTFETおよび前記第2のCNTFETは、1つ以上のカーボンナノチューブを含むチャネルを有し、前記第1のCNTFETのチャネルが前記第2のCNTFETのチャネルより多くのカーボンナノチューブを有することにより、前記第1のCNTFETは、前記第2のCNTFETより強い伝導性を有する、
集積回路。 - 前記低供給基準のレベルは、論理Lowレベルより低い、請求項1に記載の集積回路。
- 前記第1のCNTFETと前記第2のCNTFETとでインバータゲートを構成する、請求項1又は2に記載の集積回路。
- 前記第1のCNTFETおよび前記第2のCNTFETは、電子伝導性よりホール伝導性が強い、請求項1〜3のいずれか1項に記載の集積回路。
- 前記第1のCNTFETおよび前記第2のCNTFETは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、請求項1〜4のいずれか1項に記載の集積回路。
- 前記バイアス電源は前記高供給基準に近づけられ、前記高供給基準は接地電圧とされる、請求項1〜5のいずれか1項に記載の集積回路。
- 前記低供給基準は、負のバイアスを含み、
前記負のバイアスは、前記第1のCNTFETおよび前記第2のCNTFETのゲート/ソースフラットバンドレベルを、それぞれ論理Lowレベルおよび論理Highレベルにシフトさせる、請求項1〜6のいずれか1項に記載の集積回路。 - 前記高供給基準は、前記低供給基準より高い、請求項1〜7のいずれか1項に記載の集積回路。
- コンピュータシステムであって、
(a)1つ以上のインバータ回路を有するプロセッサと、
(b)前記プロセッサに結合され、前記プロセッサに増設RAMを提供するメモリチップと、
(c)前記プロセッサに結合され、前記プロセッサと無線ネットワークとを通信可能に接続するアンテナと、
を備え、
前記1つ以上のインバータ回路は、請求項1〜8のいずれか1項に記載の集積回路である、
コンピュータシステム。 - 論理値Highおよび論理値Lowを受け取り第1の論理入力を提供するゲートを有し、かつ、高供給基準と出力ノードとの間に結合される、第1のCNTFETと、
論理値Highおよび論理値Lowを受け取り第2の論理入力を提供するゲートを有し、かつ、前記第1のCNTFETとの間で並列接続されている、第2のCNTFETと、
前記第1のCNTFETおよび前記第2のCNTFETと直列接続され、バイアス電源と結合したゲートを有し、かつ、前記第1のCNTFETおよび前記第2のCNTFETに能動負荷を提供し、適切な論理HighおよびLow出力レベルが提供される、第3のCNTFETと、
を備え、
前記第1のCNTFETおよび前記第2のCNTFETは、ホールを伝導するようバイアスをかけられ、前記第3のCNTFETは、電子を伝導するようバイアスをかけられ、
前記第1のCNTFETおよび前記第2のCNTFETは、前記第3のCNTFETよりも多くのホールを伝導し、
前記第1のCNTFET、前記第2のCNTFET、および前記第3のCNTFETは、一以上のカーボンナノチューブを含むチャネルを有し、かつ、
前記第1のCNTFETのチャネルおよび前記第2のCNTFETのチャネルは、前記第3のCNTFETのチャネルよりも、多くのカーボンナノチューブを有し且つ多くのホールを伝導する、
NAND論理ゲート。 - 前記バイアス電源は、前記第1の論理入力および前記第2の論理入力と等しくない、請求項10に記載のNAND論理ゲート。
- 前記第3のCNTFETは、前記第1のCNTFET、前記第2のCNTFET、および低供給基準と直列接続される、請求項10又は11に記載のNAND論理ゲート。
- 前記高供給基準は、前記低供給基準よりも高い、請求項12に記載のNAND論理ゲート。
- 前記第1の論理入力または前記第2の論理入力が前記低供給基準に近づく場合、前記第1のCNTFETおよび前記第2のCNTFETによって、前記出力ノードの電圧が前記高供給基準に近づく、請求項12又は13に記載のNAND論理ゲート。
- 前記第1の論理入力および前記第2の論理入力が共に前記高供給基準に近づく場合、前記第3のCNTFETによって、前記出力ノードの電圧が前記低供給基準に近づく、請求項12又は13に記載のNAND論理ゲート。
- 前記第1のCNTFET、前記第2のCNTFET、および前記第3のCNTFETは、伝導帯より価電子帯に近いフェルミエネルギーレベルを有する材料によって形成されたドレインおよびソース電極を有する、請求項10〜15のいずれか1項に記載のNAND論理ゲート。
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