JP2004524743A - 高性能ダブルゲート・ラッチ - Google Patents
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Abstract
Description
【0001】
本発明は、非対称ダブルゲート相補形金属酸化膜半導体(DGCMOS)デバイスに関し、特に、非対称DGCMOSデバイスの基板・ソース間/基板・ドレイン間寄生容量、および構造的な基板の寄生抵抗をかなり低減するクロスカップリングラッチを使用する非対称DGCMOSデバイスに関する。本発明のDGCMOSデバイス設計を使用すれば、従来技術のDGCMOSデバイスよりも低電力、高性能のDGCMOSデバイスを達成することができる。
【背景技術】
【0002】
非対称ダブルゲート相補形金属酸化膜半導体(DGCMOS)技術は、高性能CMOS技術のリソグラフィーの解像度を0.1μm以下に改善し、電源電圧を1.0V以下にすることができる最有力候補技術であると見なされている。非対称ダブルゲートMOSFET(例えば、T.タナカ他の技術論文のVLSI技術の要約に関する1994年度シンポジウム、11〜12ページの「p+−n+ダブルゲートSOI MOSFETの超高速低電力動作」参照)は、2つのゲート電極が、典型的なn+およびp+でドーピングしたポリシリコンである異なる導体からなる完全空乏型ダブルゲートMOSFETからなる。例えば、図1および図2は、典型的な従来技術の非対称ダブルゲート・デバイスを示す。2つの電極は異なるフェルミ準位を持っているので、2つの電極のうちの一方はチャネル反転層をより強く引き付けるので、形成された場合、伝導チャネルをより強力に制御する。反転キャリアをより強く引き付ける電極は、「強い」ゲートと呼ばれ、引き付ける力が弱い電極は、「弱い」ゲートと呼ばれる。以下本明細書で「強い」ゲートおよび「弱い」ゲートは、この意味で用いられる。
【0003】
DGCMOS技術の従来のCMOS回路は、従来のCMOSと比較すると、理想的なサブスレッショルド・スイングおよび改善された短チャネルVt制御による、より高い実効Vdd/Vt比によるものである。「Vdd」という用語は、デバイスの電源電圧を意味し、一方、「Vt」という用語は、デバイスのスレッショルド電圧を意味することに留意されたい。上記改善にも関わらず、従来技術のDGCMOSデバイスの実効Vdd/Vt比は、Vddのスケーリングにつれて劣化することになる。
【0004】
従来のスケーリング期待値の限界までDGCMOSデバイスの実効Vdd/Vt比をさらに改善するための種々の試みが行われてきた。1996年IEEE国際半導体集積回路会議(1996 IEEE International Solid−State Circuits Conference)のためのスライド付録71ページの、ヒューズ他の、「0.5V SOI CMOSパスゲート・ロジック」がこのような試みの1つを開示している。より詳細に説明すると、ヒューズ他の文献は、ダイナミック・スレッショルドCMOS(DTCMOS)技術の別の形を使用するDGCMOS設計を開示している。より詳細に説明すると、ヒューズ他の文献は、nFET(電界効果トランジスタ)のゲートが、ラッチpFETの基板に接続しているDTCMOS設計について記載している。図3〜図4は、ヒューズ他が使用した入力・基板接続スキームを示す。従来技術のスキームは、クロスカップリングプルアップpMOSFETを有するインバータを含む。図3は、基板バイアス制御を行わない従来技術の接続スキームを示し、図4は、基板バイアス制御を行う従来技術の接続スキームを示す。図3および図4においては、参照番号10は、pMOSFETを示し、参照番号12は、インバータを示し、参照番号14および16は、隣接するpMOSFET間でクロスカップリングが行われる点を示す。
【非特許文献1】
T.タナカ他の技術論文、VLSI技術の要約に関する1994年度シンポジウム、11〜12ページ、「p+−n+ダブルゲートSOI MOSFETの超高速低電力動作」
【非特許文献2】
ヒューズ他、1996年IEEE国際半導体集積回路会議(1996 IEEE International Solid−State Circuits Conference)のためのスライド付録71ページ、「0.5V SOI CMOSパスゲート・ロジック」
【非特許文献3】
C.ワン他、IEDM、96〜113ページ、「低電力高性能ダイナミック・スレッショルドMOSFETのためのチャネル・プロファイル最適化およびデバイス設計」
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記およびヒューズ他の文献に記載されているダイナミック・スレッショルド相補形金属酸化膜半導体(DTCMOS)回路は、都合の悪いことに、固有の基板・ソース間寄生容量および基板・ドレイン間寄生容量、および構造的な基板の寄生抵抗を持っている。これらの寄生容量および寄生抵抗により、都合の悪いことに、デバイスのゲート入力キャパシタンスが増大する。何故なら、MOSFETの基板全体はゲート電極として機能するからである。さらに、従来技術のDTCMOSデバイスの場合には、ソース領域およびドレイン領域は、スイッチド基板から、それに関連する高い誘電率(約11.7程度)を有するシリコン空乏領域だけにより分離している。ダイナミック・スレッショルドCMOS回路の欠点についての詳細な説明については、例えば、IEDM、96〜113ページの、C.ワン他の、「低電力高性能ダイナミック・スレッショルドMOSFETのためのチャネル・プロファイル最適化およびデバイス設計」を参照されたい。
【課題を解決するための手段】
【0006】
DTCMOSデバイスの上記欠点のために、実効Vdd/Vt比を改善する目的でこれらのデバイスを使用しても、Vddの変化(低下)による電力および遅延の低減には不十分である。それ故、実質的な基板・ソース間または基板・ドレイン間寄生容量または基板の寄生抵抗をほとんど生じない実効Vdd/Vt比を改善するための別の解決方法が求められている。このような解決方法を使用すると、高性能CMOS技術は、リソグラフィーの解像度を0.1μm以下にし、電源電圧を1.0V以下にすることができる。
【0007】
添付の図面を参照しながら、本発明を説明するが、これは単に例示としてのものに過ぎない。
【発明を実施するための最良の形態】
【0008】
すでに説明したように、本発明は、広い意味で、一組の直列に結合しているpFETおよびnFETを含む非対称ダブルゲート・デバイスを備える差動回路を提供する。各pFETおよびnFETは、それと関連する弱いゲートおよび強いゲートを持ち、nFETおよびpFETの弱いゲートは入力回路に結合していて、pFETの強いゲートはクロスカップリングのために使用される。本発明の図5は、本発明の回路を示す。
【0009】
より詳細に説明すると、図5は、nFET56に直列に結合しているpFET52、およびnFET58に直列に結合しているpFET54を含む本発明の差動回路50である。両方の直列に結合しているpFETおよびnFETは、DGCMOSデバイスを形成する。図5に示すように、各pFETもVdd電源に結合していて、各nFETはアースGndに結合している。さらに、図の回路の場合には、各pFETおよびnFETは、弱いゲート(60、62、64および66)および強いゲート(68、70、72および74)を含む。
【0010】
それ故、本発明は、一組の直列に結合しているpFETおよびnFETを有する非対称ダブルゲート・デバイスを備える差動回路を提供する。各pFETおよびnFETは、それと関連する弱いゲートおよび強いゲートを有し、nFETおよびpFETの弱いゲートは入力回路に結合していて、上記pFETの強いゲートはクロスカップリングのために使用される。
【0011】
本明細書においては、「弱いゲート」という用語は、(チャネル・キャリアに対して)その強い引っ張りフェルミ準位レベルのために、FETチャネル電位に対して強い影響力を持つ「強いゲート」と比較すると、(チャネル・キャリアに対して)その弱い引っ張りフェルミ準位レベルのために、FETチャネルに対して弱い影響力しか持たないFET(pFETまたはnFET)のゲートを意味する。より詳細に説明すると、図5に示すように、外側を向いているゲート(例えば、右のFETの右のゲート、および左のFETの左のゲート)は、差動回路の弱いゲートである。一方、強いゲートは、直列に結合しているnFETおよびpFETの2組の間の回路の内側のこれらのゲート(例えば、右のFETの左のゲート、および左のFETの右のゲート)である。上記設計は、非対称DGCMOSデバイスに一意に適している機能であり、DTCMOSデバイスの有意の欠点を持つことに留意されたい。
【0012】
差動回路50においては、FETの弱いゲート、すなわち、ゲート60、62、64および66は、図5に「入力」で示す入力回路に結合している。nFETの強いゲートは、pFETの対応する弱いゲートおよび入力回路に結合している。すなわち、nFET56の強いゲート70は、pFET52の弱いゲート60に結合していて、nFET58の強いゲート74は、pFET54の弱いゲート64に結合している。図5においては、参照番号76および78は、弱いゲート(60、62、64および66)および強いゲート(70および74)が入力回路に結合しているノードを示す。
【0013】
pFET52の強いゲート66およびpFET54の強いゲート72に関する限り、これら強いゲートは、図5に示すように、クロスカップリングラッチとして使用される。より詳細に説明すると、pFET52の強いゲート66は、ノード82を通して隣接して結合しているpFETおよびnFETにクロスカップリングしていて、一方、pFET54の強いゲート72は、ノード80を通して隣接して結合しているpFETおよびnFETにクロスカップリングしている。ノード80および82は、図5においては、単に「出力」と表示してある出力領域に結合している。
【0014】
上記差動回路においては、各pFETのVtは、入力状態によりかなり影響を受けることに留意されたい。「入力」が高い場合には、右のpFETのVtは高くなり、左のpFETのVtは低くなる(何故なら、入力が小さいからである)。さらに、従来技術のDTCMOS解決方法は、元来、本発明の回路より遥かに大きなゲート入力キャパシタンスを有しているために、本発明の差動回路は、上記のヒューズ他の文献に記載されている従来技術のDTCMOS解決方法を改善する。何故なら、基板全体がDTCMOSでゲート電極として機能するからである。ヒューズ他の文献に記載されているDTCMOS回路により大きくなったキャパシタンスは、ソースとドレインが、約11.7の誘電率を有するシリコン空乏領域によりスイッチド基板から分離しているからである。例えば、前掲のC・ワン他の論文参照。
【図面の簡単な説明】
【0015】
【図1】従来技術の非対称ダブルゲート・デバイスの側面図である。
【図2】従来技術の非対称ダブルゲート・デバイスの平面図である。
【図3】上記ヒューズ他の文献に記載されている、基板バイアス結合のない従来技術の入力・基板接続スキームの回路図である。
【図4】上記ヒューズ他の文献に記載されている、基板バイアス結合のない従来技術の入力・基板接続スキームの回路図である。
【図5】非対称DGCMOSデバイスの弱いゲートは、入力回路に結合していて、DGCMOSデバイスのpFETの強いゲートは、クロスカップリングのために使用されている、本発明の差動回路の回路図である。
Claims (9)
- 一組の直列に結合しているpFET(52,54)およびnFET(56,58)を有する非対称ダブルゲート・デバイス(50)を備える差動回路であって、各pFETおよびnFETは、それと関連する弱いゲート(60,62,64,66)および強いゲート(68,70,72,74)を有し、前記nFETおよび前記pFETの前記弱いゲート(60,62,64,66)は、入力回路に結合し、前記pFETの前記強いゲート(68,72)は、クロスカップリングのために使用される差動回路。
- 前記各nFET(56,59)が、さらに、アースに結合している、請求項1に記載の差動回路。
- 前記各pFET(52,54)が、さらに、電源に結合している、請求項1に記載の差動回路。
- 前記nFET(56,58)の前記強いゲート(70,74)が入力回路に結合している、請求項1に記載の差動回路。
- 前記nFET(56,58)の強いゲート(70,74)が、前記直列に結合しているpFETの前記弱いゲートに結合している、請求項1に記載の差動回路。
- 前記クロスカップリングが、隣接する直列に結合しているpFETおよびnFET上のノードで行われる、請求項1に記載の差動回路。
- 前記デバイスが約0.1μm以下にスケーリングできる、請求項1に記載の差動回路。
- 前記デバイスが約1V以下の電圧で動作する、請求項1に記載の差動回路。
- 前記クロスカップリングが出力回路に結合している、請求項1に記載の差動回路。
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