JP2005175478A - 電界効果トランジスタと該トランジスタを有する携帯電子機器 - Google Patents

Abstract

【課題】ＳＯＩ上の閾値電圧を動的に変化させるＭＯＳＦＥＴを提供すること。
【解決手段】トランジスタに隣接して、かつこのトランジスタと、このトランジスタが形成される基板またはウェルへの接点の間に本体制御接点を設けると、このトランジスタのゲートに印加される制御信号に従って、このトランジスタの基板を、ゼロ（接地）または実質的に任意の低電圧に接続し、またそれから切り離すことができ、それによって、このトランジスタは可変閾値を示し、その結果、低電源電圧でも良好な性能を維持し、電力消費／損失が小さくなる。これは、携帯電子機器において特に有利である。（このトランジスタ基板が、「オン」状態で電圧源から切り離されたときの）浮動本体による影響は、トランジスタが「オフ」状態に切り替えられたときに基板が放電するので避けられる。このトランジスタ構成は、例えば相補対の場合など、ｎ型およびｐ型のトランジスタとともに使用することができる。
【選択図】図３

Description

本発明は、一般に、高密度集積化に適したトランジスタの設計および製作に関し、より詳細には、携帯機器用の集積回路内などで電圧を下げて動作させたときでも高性能を実現し得るトランジスタに関する。

チップの機能および性能が向上し、集積回路の製造の経済性が高くなる可能性があることから、集積回路の集積密度をより高めようという強い要求がある。同様に、チップの機能がより高くなったことが、いわゆる携帯情報端末、機能が強化された（例えば、ビデオ機能付き）携帯電話など、多くの小型携帯機器の開発にもつながった。ただし、携帯機器は、バッテリのサイズまたは重量あるいはその両方などによって携帯性の特質を大きく損ねることのない電源を備えなければならない。したがって、バッテリの交換または充電を行うまでの間に、携帯機器の使用期間が十分に長くなるように、集積回路およびその中のトランジスタの電力消費量に対して厳しい制約が課される。

非携帯機器でさえ、集積密度が高くなることに伴って電力損失密度が増加する。１つのトランジスタから散逸する電力は極めて小さいように見えても、単位チップ面積当たりの電力の消費または損失は、集積密度に伴って増加する。信号伝播経路長を短くし、かつノイズ耐性を高めることによってクロック・レートを増加させることが集積密度向上の主要な動機になっており、１トランジスタ当たりの電力損失は、スイッチング周波数／クロック・レートに伴ってさらに増加する。

電力消費を減少させる最も一般的な手法は、許容可能なトランジスタのスイッチング・スピードを維持するのに十分な電圧オーバドライブ能力を維持しながら、より低い電圧に電源をスケーリングすることであった。スイッチング・スピードが最も速くないことを除き、電界効果トランジスタ（例えば、ＭＯＳＦＥＴ）が最適な技術であるが、電源電圧が下がると、特に、スルー・レートと称することがある「オン」状態と「オフ」状態の遷移時間が大きく悪化する。これは主に、電界効果トランジスタのゲートが示す容量性負荷によるものである。電界効果トランジスタは、いくらか下がった電圧で満足に動作するように設計し得るが、電源と同じくらい容易により低い電圧にスケーリングすることはできない。特に、閾値以下の漏れと、閾値以下の出力電圧の揺れに対する制限の低さのために、閾値電圧を電源電圧と同じ量だけスケーリングすることはできない。さらに、ＭＯＳＦＥＴをスケーリングすると、ＭＯＳＦＥＴがより壊れやすくなり、静電荷、結合ノイズなどによる絶縁破壊からの損傷を受けやすくなることがある。したがって、電源電圧のスケーリング、回路スピードの向上、および漏れ電流の制限を同時に行うことは極めて大きな挑戦課題である。

閾値電圧を動的に変化させるＭＯＳＦＥＴ（ＤＴＭＯＳＦＥＴ）は周知のものであり、米国特許第５，５３９，３６８号に設計例が開示されている。図１に、このトランジスタの概略図を示す。このトランジスタ設計では、トランジスタが形成されるシリコン・ウェルにトランジスタのゲートを接続することによって、電源電圧が下がっても高性能を維持しようとし、「オン」状態では高駆動電流を実現することができ、「オフ」状態では漏れ電流を低くし得る。「オフ」状態では、Ｖｇｓ＝Ｖｂｓ＝０Ｖになり、このトランジスタの閾値は高くなる。「オン」状態では、ゲート電圧がトランジスタの本体に印加されるので、Ｖｇｓ＝Ｖｄｓ＝Ｖｂｓになり閾値は低くなる。しかし、このトランジスタ設計の原理的な欠点は、ゲート・バイアスがトランジスタ本体に印加されるので、ソースにおける順方向にバイアスされたｐ−ｎ接合部の漏れ電流が、電源電圧が０．７Ｖよりも高くなると劇的に増加し、それによって、実質的に電源電圧がこの値に制限されることである。この値では、ノイズ耐性が低くなり、最適なまたは潜在的に可能なスイッチング・スピードを得るのに十分な電圧オーバドライブが提供されない。
米国特許第５，５５９，３６８号

したがって、本発明の目的は、低電源電圧において高性能を実現し得るトランジスタ構造を提供することである。

本発明の別の目的は、堅固で、経済的な製造が可能であり、電源電圧が漏れ電流による作用に決定的な影響を与えないトランジスタ構造を提供することである。

本発明の上記その他の目的を達成するために、集積回路で使用するのに適した、特に、携帯電子機器用のトランジスタを提供する。このトランジスタは、第１導電タイプの半導体層中に形成されたソース、ドレイン、およびゲートを備えるトランジスタ部分と、この半導体層への接点と、ゲートと基板接点の間に介在する第１導電タイプと反対の導電タイプのコントロール・コンタクトとを含む。

上記その他の目的、態様、および利点は、本発明の好ましい実施形態の以下の詳細な説明を図面と併せ読めば、よりよく理解されよう。

次に図面を参照する。より具体的には、図２および図３を参照すると、本発明によるＤＴＭＯＳＦＥＴの平面図および断面図が示されている。ＮＭＯＳトランジスタを示すが、本発明の原理は、図に示す領域の導電タイプを単に反対にすることによってＰＭＯＳ素子にも同じように適用可能であることを理解されたい。本発明の原理およびその実施形態は、このトランジスタの残りの部分の設計とは全く無関係であり、ハロー・インプラントおよび延長インプラントなどの性能強化構造は、本発明の実施に適合して自由に設計かつ実施し得ることも理解されたい。したがって、本発明を実施するのに重要ではないこのような可能な構造は、図に示すソースＳおよびドレインＤという簡略化した形で示されるものとみなす。

好ましくは、本発明によるトランジスタは、厚いハンドリング基板１２、（一般に、酸化膜であり、ＢＯＸ（埋込み酸化膜）層と称する）絶縁体１４、および（この場合にはｐ型の）一般にシリコンの比較的薄い高品質単結晶半導体層を備えるシリコン・オン・インシュレータ基板上に形成する。ただし、本発明の基本原理は、ＳｉＧｅまたはＧａＡｓなどの他の半導体または基板構造にも適用可能であることを理解されたい。図に示すように、ＤＴＭＯＳＦＥＴの電界効果トランジスタ部分１０’自体は、図２および図３の左側に位置し、図３では、ソース領域およびドレイン領域（Ｓ／Ｄ）は、一方が他方の前（または後）に位置し、導電チャネルは紙面に直交する方向に延びる。

本発明によるトランジスタは、図１に概略的に示す従来技術の設計による実施形態と、ｐウェル接点１８が、おそらくはトランジスタから比較的離れて配置され、かつ、ｐウェルまたは層１６中にＮ＋領域２０が形成されるという点で異なる。好ましくは、Ｎ＋領域２０は、（この場合には、Ｐ＋半導体材料の）ｐウェル接続構造１８とゲートとの間の位置でゲート接続部２４によって、トランジスタのゲートＧに接続される。また、このｐウェル接続部を、実質的に任意のゼロ（接地）、またはトランジスタに印加される電圧と反対の極性（例えば、負）の低電圧に接続して、トランジスタがオフに切り替えられたときに、浮動本体の放電を容易にし得るという点でも異なる。

Ｎ＋領域２０は、コントロール・コンタクトへのゲートとして機能し、実質的に、（Ｓ／Ｄとして全体的に機能する）ｐウェルＦＥＴ部分１０’とｐウェル接点の間でパス・トランジスタを形成する。このＮ＋領域により、（ゲートＧに接続された）Ｎ＋領域とｐウェルの間に空乏領域２２が生じる。しかし、シリコン本体１６は十分に厚く、それによって、トランジスタ１０’の状態がオフのときに、このＮ＋領域によりｐウェル層の深さ全体にわたって完全な空乏が生じるのが妨げられる。すなわち、トランジスタ部分１０’の状態がオフのとき、ゲートＧは接地されており、Ｎ＋領域２０とＢＯＸ層１４の間の空乏領域２２は、このＢＯＸ層に達せず、また結合することもなく、ゲートＧの下のｐウェルは、Ｎ＋（「ゲート」）領域２０の下の領域を介してｐウェル接点１８に接続される。しかし、オンの状態では、コントロール・コンタクト２０にもゲート・バイアス（または、ゲートへの直接接続部以外の接続部から得られ、それを介して印加し得る類似の正の電圧、後者のほうがはるかに好ましい）が印加され、空乏領域２２が拡大し、２２’に示すようにＢＯＸ層１４と結合し、トランジスタ部分１０’の下のｐウェルが、ｐウェル接点から切り離され、したがって浮動状態になる。オフの状態と比較すると、この状態では閾値電圧Ｖｔは小さくなる。そのため、トランジスタのゲート・オーバドライブおよび駆動電流を（閾値電圧が低くなるために）より大きくすることもでき、そのため、スイッチング・スピードが改善される。

したがって、本発明によるＤＴＭＯＳＦＥＴは、以下の利点を有する。
１）このトランジスタでは、オフの状態で閾値を高くし、オンの状態で閾値を低くすることができ、それによって、Ｉｏｎが大きく、Ｉｏｆｆが小さくなり、ｏｎ／ｏｆｆ電流比が改善される。
２）オンの状態で閾値が低いために電源電圧をスケール・ダウンすることができ、電力消費／損失を小さくすることができる。
３）「ゲート」２０により、トランジスタ部分のチャネルがｐウェル接点から切り離されても、トランジスタ内で浮動本体による影響はない。（オンの状態では、トランジスタのｐウェルは浮動状態になり、トランジスタ本体は、ソース電圧と同じ電位に上昇し得る。部分的に空乏化されたＳＯＩ ＭＯＳＦＥＴでは、この浮動本体の電位は、トランジスタがその高衝撃イオン化条件により、最後にスイッチングされたのがいつか、どのくらいの頻度でスイッチングされたかによって決まる。しかし、本発明によるトランジスタ構造では、オフの状態でｐウェルがｐウェル接点に接続され、ｐウェルに蓄積された電荷が容易に除去される。）
４）図１の従来型ＤＴＭＯＳＦＥＴと異なり、トランジスタ部分のゲートはｐウェル接点に直接接続されず、そのため、順方向ｐ−ｎ接合部の漏れがなく、また電源電圧が、漏れを大きくし得る決定的な影響を与えることはない。

したがって、本発明によるトランジスタにより、場合によっては大きくスケーリングされた電源電圧で高性能動作が得られ、そのため、性能または動作マージンを損なうことなく電力消費／損失がはるかに小さくなることがわかる。さらに、本発明によるトランジスタの「占有面積」すなわち必要とされる面積は、トランジスタ部分１０’よりもわずかに大きくするだけでよく、そのため、上記利益を得るために犠牲になる集積密度は、あるとしてもわずかである。さらに、本発明によるトランジスタを生成するのに必要とされる追加のプロセスの複雑さはわずかであり、これらいくつかの追加のプロセスの重ね合わせ公差は、以下の製造プロセスの適切な例の検討から明らかになるように比較的緩和されたものである。

次に図４および図５を参照すると、ＤＴＭＯＳＦＥＴの形成の初期段階が示されている。このＤＴＭＯＳＦＥＴの全体的区域を輪郭１００で示す。トランジスタ部分１０’に関して、この製造段階は、ゲートのパターン化、スペーサの形成、およびＳ／Ｄまたはハローの注入あるいはその両方の後で行うこともできるし、あるいは準備した基板上で実施し、その後で、図に示すステップに関連してゲートを形成しパターン化し、注入を実施することもできる。場合によっては、注入を実施した後で、ゲート構造を除去し置き換えることが実務慣行であり、この製造段階は、図４および図５に示されるように対処され、これらの図に示されるものとみなし得る。いずれにせよ、ポリシリコンの層を被着させ、（例えば、任意の周知のプロセスによりリソグラフィ的に）パターン化して、参照数字１１０で示すように、このトランジスタを横方向に延びるゲート構造を形成し接触させる。次いで、図６および図７に示すように、レジスト層１２０を塗布し、「ゲート」すなわちコントロール・コンタクト２０を形成することになる位置１２５でパターン化を行う。その後、図８および図９に示すように、ＲＩＥ（反応性イオンエッチング）などの適切なプロセスによって、その位置１３０でポリシリコンをエッチングし、レジストを除去する。

図１０および図１１に、ソースおよびドレイン（Ｓ／Ｄ）のインプラント、延長インプラント、またはハロー・インプラント１４５、あるいはそれらすべてが、図４および図５に関して述べたように前に実施されなかった場合に、様々なトランジスタ設計に適した多くの周知のやり方のいずれかで、これらのインプラントの位置を制御するために側壁スペーサの形成または除去あるいはその両方を行うことによってこれらのインプラントを点在させるように、別のレジスト層１４０を塗布しパターン化するところを示す。

前に実施されている場合には、図１０および図１１に示すプロセス・ステップは必要ないことがある。図１２および図１３に、コントロール・コンタクト領域２０を位置決定し（１５５）、形成するために、別のレジスト層１５０を塗布しパターン化するところを示す。この領域２０は、溝をエッチングし、Ｎ＋にドープしたシリコンを被着させることによって形成することもできるし、好ましくは、ＳＯＩ層の深さのかなりの部分を占め、ある程度、このトランジスタの意図する電圧および動作マージンに依存する深さにＮ型の不純物を単に注入することによって形成することもできる。例えば、このトランジスタを約１Ｖで動作させる場合、Ｎ＋領域２０の下のｐウェルを約１×１０^１８／ｃｍ^３にドープすることが好ましい。図１４および図１５に示すように、好ましくはシリコン本体１６の厚さを約８００Åとし、ｎ＋領域２０の深さは３００〜３５０Åとし得る。

また、図１４および図１５には、レジスト１５０を除去し、レジスト１６０を塗布しパターン化して、図１２および図１３に関連して上記で説明したものに類似のプロセスによって、ウェル接点領域１８を位置決定し（１６５）形成するところを示す。（「ウェル接点」という用語は、不純物「ウェル」がそのものとして設けられず、この半導体が均質な不純物タイプのものである場合でも、構造１８を参照する好都合な用語として使用する。以下で、同じ構造１８を参照するのに「ボディ・コンタクト」という用語を使用することもある。）エッチングおよび被着、または注入、あるいはそれらの組合せのいずれかを利用することができ、図１６および図１７に示すようにウェル接点領域１８が得られる。次いで、本発明によるトランジスタを完成させるために、好ましくは金属の接点１７０、１７１を形成して、コントロール・コンタクト２０とトランジスタ部分１０’のゲートを接続する。その後、所望の場合には、図１８および図１９に示すように、このトランジスタをアニールして、注入した不純物の活動化（前に行っていない場合）またはシリサイド１８０の形成、あるいはその両方を行い、それによって、ゲート、ソース、およびドレイン、ならびにコントロール・コンタクトおよびウェル接点の抵抗を小さくすることができる。

（携帯電子機器３００中の電源２００とともに例示の形態に概略的に示す、ＣＭＯＳなどの相補型トランジスタ対を含めて）本発明によるトランジスタが複数ある場合でも、それらが固定電圧源に接続されている場合には、単一のウェル接点で十分であり得ることを理解されたい。これらのトランジスタは、それらのオンまたはオフの状態が異なっていても、コントロール・コンタクトすなわち「ゲート」２０によって切り離されるために、相互に悪影響を及ぼすことはない。共通のウェル接点をこのように形成すると、本発明により犠牲になる面積をほぼ完全に解消することができる。というのは、このウェル接点に必要とされる面積はわずかであり、回路設計によっては、このコントロール・コンタクトにより、個々のトランジスタに対する比較的大きい分離構造が概ね不要になり得るからである。

上記に鑑みて、有利な可変閾値を有し、大きく取り除かれないまでも漏れを減少させ、その結果、他の有利な特性を有するトランジスタを、比較的電力損失が大きい（例えば、トランジスタ部分１０’にのみ対応する）トランジスタ設計に比べて重ね合わせ精度が厳しくない少数の追加のプロセス・ステップ（この場合の重ね合わせ精度は、集積密度および分離によってのみ課される）と、図１の低電力トランジスタ設計に比べて、その主要な欠点および決定的な影響を完全になくしながら、単に接点プロセスを繰り返すことによって形成し得ることがわかる。

ＳＯＩ基板の場合と同様に半導体の深さが制限される基板上で、本発明によるトランジスタを形成する際に、ウェル接点１８およびコントロール・コンタクト２０の配置に関連してトランジスタが形成されるように半導体材料中の不純物の配置を適切に構成することによって他の構造に関して本発明を実施することが可能であることも理解されたい。オンの状態での拡大した空乏領域が、本体の抵抗をたかだか数桁でも大きくするのに十分である場合には、本発明の価値のある効果をかなりの程度で得ることができる。この効果は、上記で論じた浮動本体による影響を軽減することにも役立つ。いずれにせよ、この影響は、トランジスタ本体がＳＯＩ基板などの上に製作され、浮動状態になりやすい場合でも、本発明によってかなり除去される。

１つの好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲内で改変を加えて本発明を実施し得ることが当業者には理解されよう。

米国特許第５，５５９，３６８号で開示されているトランジスタを示す概略図である。 本発明によるトランジスタを示す平面図である。 本発明によるトランジスタを示す断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図４に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図６に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図８に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図１０に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図１２に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図１４に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図１６に対応する断面図である。 図２および図３のトランジスタの製造段階を示す平面図である。 図２および図３のトランジスタの製造段階を示す、図１８に対応する断面図である。 携帯電子機器内の集積回路の一部の例（例えば、ＣＭＯＳ）および電源の接続を示す図である。

符号の説明

１０’ 電界効果トランジスタ部分
１２ ハンドリング基板
１４ 絶縁体、ＢＯＸ層
１６ シリコン本体
１８ ｐウェル接点
２０ Ｎ＋領域、コントロール・コンタクト
２２ 空乏領域
２４ ゲート接続部
１００ ＤＴＭＯＳＦＥＴの輪郭
１１０ ゲート構造
１２０ レジスト層
１２５ コントロール・コンタクトの位置
１３０ コントロール・コンタクトの位置
１４０ レジスト層
１４５ ハロー・インプラント
１５０ レジスト層
１５５ コントロール・コンタクト領域の位置
１６０ レジスト
１６５ ウェル接点領域の位置
１７０ 接点
１７１ 接点
１８０ シリサイド
２００ 電源
３００ 携帯電子機器

Claims (11)

1. 第１導電タイプの半導体層中に形成されたソース、ドレイン、およびゲートを備えるトランジスタ部分と、
   前記半導体層へのボディ・コンタクトと、
   前記ゲートと前記ボディ・コンタクトの間に介在する前記第１導電タイプと反対の導電タイプのコントロール・コンタクトとを備える、電界効果トランジスタ。
2. 前記ゲートと前記コントロール・コンタクトの間の接続部をさらに含む、請求項１に記載の電界効果トランジスタ。
3. 前記半導体層への前記接点が、前記第１導電タイプの領域である、請求項１又は２に記載の電界効果トランジスタ。
4. 前記半導体層への前記ボディ・コンタクトが、前記電界効果トランジスタに印加される電圧と反対の極性の低電圧に接続される、請求項１に記載の電界効果トランジスタ。
5. 前記半導体層が基板上の絶縁体上に形成される、請求項１に記載の電界効果トランジスタ。
6. 前記半導体層がシリコン・オン・インシュレータ基板のシリコン層である、請求項１に記載の電界効果トランジスタ。
7. 前記半導体層の厚さが８００Åであり、前記コントロール・コンタクトが、前記半導体層中を３００Å〜３５０Å延びる、請求項１に記載の電界効果トランジスタ。
8. 前記のトランジスタ部分が相補型トランジスタ対を含む、請求項１に記載の電界効果トランジスタ。
9. 携帯電源と、
   集積回路であって、
   第１導電タイプの半導体層中に形成されたソース、ドレイン、およびゲートを備える複数のトランジスタ部分と、
   前記半導体層へのボディ・コンタクトと、
   前記ゲートと前記ボディ・コンタクトの間に介在する前記第１導電タイプと反対の導電タイプのコントロール・コンタクトとを有する集積回路とを備える、携帯電子機器。
10. 前記集積回路が、前記トランジスタ部分のゲートと前記コントロール・コンタクトの間の接続部をさらに含む、請求項９に記載の携帯電子機器。
11. 前記複数のトランジスタ部分が相補型トランジスタ対を含む、請求項９に記載の携帯電子機器。

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