JPS60154657A - 低温用半導体装置 - Google Patents
低温用半導体装置Info
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- JPS60154657A JPS60154657A JP59010032A JP1003284A JPS60154657A JP S60154657 A JPS60154657 A JP S60154657A JP 59010032 A JP59010032 A JP 59010032A JP 1003284 A JP1003284 A JP 1003284A JP S60154657 A JPS60154657 A JP S60154657A
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- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 6
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- 239000010410 layer Substances 0.000 abstract description 2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＪν１０Ｓ集積回路に関し、特に室温で正常
動作しないＣＩＶ ＯＳデバイスでありながら、低温で
動作させることにより従来に比べてずつと高速かつ低入
力振幅で動作できる半導体装置に関する。
動作しないＣＩＶ ＯＳデバイスでありながら、低温で
動作させることにより従来に比べてずつと高速かつ低入
力振幅で動作できる半導体装置に関する。
第１図にＣＭＯＳインバータ回路を示す。この回路の正
常な入出力特性は第２図に示すような結果となる。これ
はｎＭＯ８のしきい値７丁、、が０２■よりも大きく、
９ＭＯ８のしきい値ＶＴＰが一〇２Ｖよりも小さいとき
に得られる。何となれば、サブスレッショルド特性は第
３図に示したようになるのでしきい値をこのように設定
することで入力が０またはＶＤＤとなった状態での０Ｍ
０８回路の貝通鴫流を１０”Ａ以下に低減できるからで
ある。
常な入出力特性は第２図に示すような結果となる。これ
はｎＭＯ８のしきい値７丁、、が０２■よりも大きく、
９ＭＯ８のしきい値ＶＴＰが一〇２Ｖよりも小さいとき
に得られる。何となれば、サブスレッショルド特性は第
３図に示したようになるのでしきい値をこのように設定
することで入力が０またはＶＤＤとなった状態での０Ｍ
０８回路の貝通鴫流を１０”Ａ以下に低減できるからで
ある。
しきい値を０．２ Ｖよりも低く設定すると第４図のよ
うに正常な特性が得られないのが従来の常識であった。
うに正常な特性が得られないのが従来の常識であった。
すなわち入力■。が低レベルのときの出力Ｏ０゜、のレ
ベルはＶＤＤにならず、しかも定常的に成流Ｉｏが流れ
る；まして負のしきい値（ｐＩＶＯ８では正のしきい値
）では動作し得なかった。
ベルはＶＤＤにならず、しかも定常的に成流Ｉｏが流れ
る；まして負のしきい値（ｐＩＶＯ８では正のしきい値
）では動作し得なかった。
本発明の目的は室温で正常動作しないデバイスを低温に
冷やすことによって動作を可能とし、加えて従来よりも
高速かつ低入力振幅で動作し得るＣＭＯ８型の半導体装
置を提供することにある。
冷やすことによって動作を可能とし、加えて従来よりも
高速かつ低入力振幅で動作し得るＣＭＯ８型の半導体装
置を提供することにある。
従来のＣＭ（ＪＳデバイスでは、ｎ、９両ＭＯ８のしき
い値Ｖ’Ｔの絶対値は０．２■以上の値に設計されてお
りこれ以下の値では正常動作し得ない。
い値Ｖ’Ｔの絶対値は０．２■以上の値に設計されてお
りこれ以下の値では正常動作し得ない。
ところがＭＯＳトランジスタのしきい値は第５図５１．
５２に実験結果を示したように、低温下において増加す
る。し７ヒがって、第１図５３゜５４に実験結果を示し
たように、室温でのしきい値が負（ｐＭ（ＪＳでは正）
であり正常動作しないデバイスであっても低温゛［では
しきい値が正となって正常動作でさるｏＴ能性が生じる
。第５図の結果はドレイン醒圧５ｖでめておシ、デバイ
スの酸化膜厚は３５ｎｍ、ｐウェル濃度は７Ｘ１０”ロ
ー３、ｎウェル濃度はＩ Ｘ １０１６０−３である。
５２に実験結果を示したように、低温下において増加す
る。し７ヒがって、第１図５３゜５４に実験結果を示し
たように、室温でのしきい値が負（ｐＭ（ＪＳでは正）
であり正常動作しないデバイスであっても低温゛［では
しきい値が正となって正常動作でさるｏＴ能性が生じる
。第５図の結果はドレイン醒圧５ｖでめておシ、デバイ
スの酸化膜厚は３５ｎｍ、ｐウェル濃度は７Ｘ１０”ロ
ー３、ｎウェル濃度はＩ Ｘ １０１６０−３である。
低温にしたときのしきい値の増加は酸化膜厚と、ｎウェ
ル、ｐウェル濃度の値に依存しているのでこれらを変え
たデバイスを作成し、前記増加分の値の範囲を確定して
みた。第６図に種々の酸化膜厚にてＶＴの温度変化を測
定した結果を示す。ここで６１．６２は酸化膜厚５０ｎ
ｍ、６３．６４は３５ｎｍ、６５．６６は２５ｒ１ｍの
デバイスの実験結果である。酸化膜を厚くすると短チヤ
ネル効果が現われ易くなるため実用上の限界は５０ｎｍ
程度である。このときｎ、９両ＭＯ８のＶＴは１００に
以Ｆで室温に比べて約０．４Ｖ増７ＪＤする。
ル、ｐウェル濃度の値に依存しているのでこれらを変え
たデバイスを作成し、前記増加分の値の範囲を確定して
みた。第６図に種々の酸化膜厚にてＶＴの温度変化を測
定した結果を示す。ここで６１．６２は酸化膜厚５０ｎ
ｍ、６３．６４は３５ｎｍ、６５．６６は２５ｒ１ｍの
デバイスの実験結果である。酸化膜を厚くすると短チヤ
ネル効果が現われ易くなるため実用上の限界は５０ｎｍ
程度である。このときｎ、９両ＭＯ８のＶＴは１００に
以Ｆで室温に比べて約０．４Ｖ増７ＪＤする。
一方、ｎ及びｐウェル濃度の値を増すと低温におけるし
きい値の増加の贋金も増すが、これらの不純物濃度を増
すとしきい値の制（財）が困難になるので実用上の限界
は５ Ｘ １０１６ｃｍ−３程度である。
きい値の増加の贋金も増すが、これらの不純物濃度を増
すとしきい値の制（財）が困難になるので実用上の限界
は５ Ｘ １０１６ｃｍ−３程度である。
第７図には上記実用限界の酸化膜厚（５０ｎｍ）とウェ
ル濃度（５Ｘ １０１６ｃｍ−３）を有するデバイスの
Ｖｔｆ化を測定した結果を示す。７１はｎ ｉｎ ＯＳ
の結果、７２はｐＭＯ８の結果である。
ル濃度（５Ｘ １０１６ｃｍ−３）を有するデバイスの
Ｖｔｆ化を測定した結果を示す。７１はｎ ｉｎ ＯＳ
の結果、７２はｐＭＯ８の結果である。
両ＭＯ８のＶＴの増加は極低温においても高々０．６■
である。したがって上記実用限界内では、低温における
しきい値の増加は０．６■以内におさまることが明らか
である。
である。したがって上記実用限界内では、低温における
しきい値の増加は０．６■以内におさまることが明らか
である。
したがって室温で正常動作しないデバイスを低温で動作
させる可能性があるといっても、室温のしきい値が負で
極端に大きい（ｐＭＯ８は正で大きい）デバイスはたと
え極低温で動作させたとしても正常動作しない。
させる可能性があるといっても、室温のしきい値が負で
極端に大きい（ｐＭＯ８は正で大きい）デバイスはたと
え極低温で動作させたとしても正常動作しない。
すなわち低温で正常動作させるに必要な室温しきい値の
範囲が存在する。この範囲を前記増加分を考慮して以下
で規定することとする。
範囲が存在する。この範囲を前記増加分を考慮して以下
で規定することとする。
ところでしきい瞳近傍のサブスレッショルド特性の実験
結果は第８図に示したようになる。ここで８１．８２．
８３は３００に、 ７７に、 ４．２にのしきい値ＶＴ
を示す。ＣＩＶＩ （Ｊ Ｓインバータ回路を正常動作
させるにはその貫通電流を１０” Ａ以下に刊限する必
要があるので、しきい値の絶対値は３００ＫＴは０．２
■以上に、７７ＫＣは０．０７５Ｖ以上に、４．２Ｋｆ
は０．０３ Ｖ以上とする必要がある。従って１００に
以下の低温でデバイスを動作させる場合、ＶＴは少くと
も０．１■以上の値が必要となる。ところがすでに述べ
たように低温におけるＶＴは室温値に比べて最大０，６
■まで増加するので、１００に以下のＶＴを０１Ｖ以上
とするには室温ＶＴをＶＴ 、 ） ０．５ Ｖ 、
’ＶＴ 、＜−０，５Ｖとする必要がある。これが低温
で正潜動作させるに必要な室温ＶＴの範囲であゐ。
結果は第８図に示したようになる。ここで８１．８２．
８３は３００に、 ７７に、 ４．２にのしきい値ＶＴ
を示す。ＣＩＶＩ （Ｊ Ｓインバータ回路を正常動作
させるにはその貫通電流を１０” Ａ以下に刊限する必
要があるので、しきい値の絶対値は３００ＫＴは０．２
■以上に、７７ＫＣは０．０７５Ｖ以上に、４．２Ｋｆ
は０．０３ Ｖ以上とする必要がある。従って１００に
以下の低温でデバイスを動作させる場合、ＶＴは少くと
も０．１■以上の値が必要となる。ところがすでに述べ
たように低温におけるＶＴは室温値に比べて最大０，６
■まで増加するので、１００に以下のＶＴを０１Ｖ以上
とするには室温ＶＴをＶＴ 、 ） ０．５ Ｖ 、
’ＶＴ 、＜−０，５Ｖとする必要がある。これが低温
で正潜動作させるに必要な室温ＶＴの範囲であゐ。
本発明のＣｒＡ ＯＳデバイスは室温しきい値が、ｎＭ
ｏ５”’ｃ’は−０，５Ｖ （ＶＴ ａ（＋〇、 ２
ＶＴあり、ｐ 、Ｍ ＯＳ テは−０，２Ｖ（ＶＴｐ＜
＋ ０．５ Ｖ テあることを特徴とし、室温で正常動
作しないＣＭＯ８回路を１００に以下の低温に冷却する
ことで正常動作させるとともに低振幅動作可能としたも
のである。
ｏ５”’ｃ’は−０，５Ｖ （ＶＴ ａ（＋〇、 ２
ＶＴあり、ｐ 、Ｍ ＯＳ テは−０，２Ｖ（ＶＴｐ＜
＋ ０．５ Ｖ テあることを特徴とし、室温で正常動
作しないＣＭＯ８回路を１００に以下の低温に冷却する
ことで正常動作させるとともに低振幅動作可能としたも
のである。
本発明は室温で正常動作しないデバイスを低温で動作さ
せるものであることに加えて従来に比べてずつと高速か
つ低入力振幅で動作し得るようにしたデバイスである。
せるものであることに加えて従来に比べてずつと高速か
つ低入力振幅で動作し得るようにしたデバイスである。
一般にＣＭＯ８集積回路を低温動作させることで、低消
費成力で高速のデバイスが実現できる。
費成力で高速のデバイスが実現できる。
ところがデバイスの動作温度を下げていくと、ｎＭｏ８
．ｐＭＯ８の各トランジスタのしきい値Ｖｔは第５図実
線５１．５２に示すように（５１・・・・・・ｎＭｏ８
，５２・・・・・・ｐＭＯ８）増加し、ＣＭＯＳインバ
ータ回路を動作するにはより太きな底圧振幅の入力が必
要となるという問題点があった。
．ｐＭＯ８の各トランジスタのしきい値Ｖｔは第５図実
線５１．５２に示すように（５１・・・・・・ｎＭｏ８
，５２・・・・・・ｐＭＯ８）増加し、ＣＭＯＳインバ
ータ回路を動作するにはより太きな底圧振幅の入力が必
要となるという問題点があった。
ところが本発明のＣＭＵＳデバイスでは第５図破線５３
．５４に示したように低温しきい値を従来よりもｒつと
低い値に適正化できる。一定の入力１に圧５ｖに対して
、本発明では従来よシも約１．５培高速化できる。また
従来は戚低ＩＶの入力振幅が必要であったのに対し、本
発明は２００から３００ｍＶの入力振幅でＣＭ ＯＳイ
ンバータ回路を動作できるというオリ点をもつ。
．５４に示したように低温しきい値を従来よりもｒつと
低い値に適正化できる。一定の入力１に圧５ｖに対して
、本発明では従来よシも約１．５培高速化できる。また
従来は戚低ＩＶの入力振幅が必要であったのに対し、本
発明は２００から３００ｍＶの入力振幅でＣＭ ＯＳイ
ンバータ回路を動作できるというオリ点をもつ。
本発明の夷〃ｍ例を第９図によυ説明する。
第９図において、９１はｎ４ｓｉ基板でｐチャネルＭＯ
Ｓ Ｌ’ ＥＴは９２なるｎ型ウェル内に９３゜９４な
るｐ型高ｍ度不純物領域をそれぞれソース、ドレインと
して、９５をゲートとして形成される。
Ｓ Ｌ’ ＥＴは９２なるｎ型ウェル内に９３゜９４な
るｐ型高ｍ度不純物領域をそれぞれソース、ドレインと
して、９５をゲートとして形成される。
ｎチャネルＭＯ８ＦＥＴは９６なるｐ型つェル内に９８
．９７なるｎｕ不純物領域をそれぞれソース、ドレイン
として、９９をゲートとして形成される。
．９７なるｎｕ不純物領域をそれぞれソース、ドレイン
として、９９をゲートとして形成される。
表面層１００，１０１は室温におけるＶＴ・を本発明で
規定したＶｙ範囲内の値であるところの刊、３■に、Ｖ
ＴＰを同様に＋０．３■に設定するだめに不純物イオン
を尋人したイオン打ち込み層である。
規定したＶｙ範囲内の値であるところの刊、３■に、Ｖ
ＴＰを同様に＋０．３■に設定するだめに不純物イオン
を尋人したイオン打ち込み層である。
９５と９９を接続して入力端子１０２とし、９４と９７
を接続して出力端子１０３として、９３を１源端子、９
８を接地端子とすれば１００に以丁で動作可能のＣＭ
ＯＳインバータ回路を構成できる。第５図、５３．５４
に示すように本実施例のｎｒ ９両ＭＯ８のしきい値の
絶対値ＩＶＴＩは１００に以下で０．１〜０．３ｖとな
り、従来に比べて高速性と低振幅動作性を大幅に向上で
きる。なお上記実施レリではｎ型基板に作成した１】型
ウェル表面にｐチャネルＩＶｉ（Ｊ８ＦＥＴを作成し、
ｐ型ウェル表面にｎチャネルＭＯ８ＦＢ’Ｉ’を作成す
る場合について述べたが、本発明ｔｉｐ型基板に作成し
たｐウェル表面にｎチャネルＩｖｌＵ Ｓ Ｆ ＥＴを
作成し、同一基板に設けたウェル表面にｐ Ｍ ＯＳを
作成する場合にも実現可能であることは勿論である。
を接続して出力端子１０３として、９３を１源端子、９
８を接地端子とすれば１００に以丁で動作可能のＣＭ
ＯＳインバータ回路を構成できる。第５図、５３．５４
に示すように本実施例のｎｒ ９両ＭＯ８のしきい値の
絶対値ＩＶＴＩは１００に以下で０．１〜０．３ｖとな
り、従来に比べて高速性と低振幅動作性を大幅に向上で
きる。なお上記実施レリではｎ型基板に作成した１】型
ウェル表面にｐチャネルＩＶｉ（Ｊ８ＦＥＴを作成し、
ｐ型ウェル表面にｎチャネルＭＯ８ＦＢ’Ｉ’を作成す
る場合について述べたが、本発明ｔｉｐ型基板に作成し
たｐウェル表面にｎチャネルＩｖｌＵ Ｓ Ｆ ＥＴを
作成し、同一基板に設けたウェル表面にｐ Ｍ ＯＳを
作成する場合にも実現可能であることは勿論である。
第１図はＣＭＯＳインバータ回路図、第２図はＣＭＯＳ
インバータ回路の正常な入出力特性を示す図、第３図は
、ｎ、９両Ｍ（ＪＳの室温サブスレッショルド特性を示
す図、第４図はＣＭＯＳインバータ回路の正幣でない入
出力特性を示す図、第５図は従来と本発明のしきい値変
化を示す図、第６．７図は本発明のしきい値変化を示す
図、第８図はナブスレツショルド特性の温度変化を示す
図、第９図は本発明の実施例を示す図である。 ９１・・・ｎ４板、９２・・・ｎウェル、９６・・・Ｉ
） ｆ）エル、９３．９４，９５・・・ｐ ＭＯＳのソ
ース、ドレイン、ゲート、９８，９７．９９・−ｎ１ｎ
（ＪＳのソース、ドレイン、ゲー）、１００，１０１・
・・表面インプ茅１日 華２０ Ｏ入力 １．５ゾ 篠３巴 尊４図 Ｏい力 ｔ、ｓｖ 埠５回 茅４０ ヲあ ／Ｌ（にう Ｖ−′７躬 警３目 １９菌
インバータ回路の正常な入出力特性を示す図、第３図は
、ｎ、９両Ｍ（ＪＳの室温サブスレッショルド特性を示
す図、第４図はＣＭＯＳインバータ回路の正幣でない入
出力特性を示す図、第５図は従来と本発明のしきい値変
化を示す図、第６．７図は本発明のしきい値変化を示す
図、第８図はナブスレツショルド特性の温度変化を示す
図、第９図は本発明の実施例を示す図である。 ９１・・・ｎ４板、９２・・・ｎウェル、９６・・・Ｉ
） ｆ）エル、９３．９４，９５・・・ｐ ＭＯＳのソ
ース、ドレイン、ゲート、９８，９７．９９・−ｎ１ｎ
（ＪＳのソース、ドレイン、ゲー）、１００，１０１・
・・表面インプ茅１日 華２０ Ｏ入力 １．５ゾ 篠３巴 尊４図 Ｏい力 ｔ、ｓｖ 埠５回 茅４０ ヲあ ／Ｌ（にう Ｖ−′７躬 警３目 １９菌
Claims (1)
- １、シリコン基板のｐ型ウェルの表面領域に設けられ、
室温において一〇、５ｖよりも大きく、十〇、２ｖより
も小さいしきい値を有するｎチャネルＭ（ＪＳトランジ
スタと、前記基板のｎｐルウエル表面領域に設けられ、
室温において千０，５Ｖよりも小さく、−〇、２ｖよシ
も大きいしきい値を有するｐチャネルＭＯＳトランジス
タを含み、・１００に以下の温度範囲で動作させる低温
用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010032A JPS60154657A (ja) | 1984-01-25 | 1984-01-25 | 低温用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010032A JPS60154657A (ja) | 1984-01-25 | 1984-01-25 | 低温用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154657A true JPS60154657A (ja) | 1985-08-14 |
| JPH0578185B2 JPH0578185B2 (ja) | 1993-10-28 |
Family
ID=11739047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010032A Granted JPS60154657A (ja) | 1984-01-25 | 1984-01-25 | 低温用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353625A (ja) * | 1986-08-25 | 1988-03-07 | Hitachi Ltd | クライオｃｍｏｓ電子計算機 |
| CN104601164A (zh) * | 2015-02-04 | 2015-05-06 | 苏州大学 | 一种基于3只mos管设计的反相器和滤波电路 |
-
1984
- 1984-01-25 JP JP59010032A patent/JPS60154657A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353625A (ja) * | 1986-08-25 | 1988-03-07 | Hitachi Ltd | クライオｃｍｏｓ電子計算機 |
| CN104601164A (zh) * | 2015-02-04 | 2015-05-06 | 苏州大学 | 一种基于3只mos管设计的反相器和滤波电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578185B2 (ja) | 1993-10-28 |
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