JP2007251499A - レベルシフト回路 - Google Patents

Abstract

【課題】、第２電源電圧ＶＣＣ２のみが供給された場合に出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整を必要としないレベルシフト回路を得る。
【解決手段】第２電源電圧ＶＣＣ２とノードＤとの間にあるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄよりも寄生容量の大きいＰＭＯＳトランジスタＰ１０を第２電源電圧ＶＣＣ２とノードＣとの間に設けて、第２電源電圧ＶＣＣ２の電圧上昇による、ノードＣの電圧上昇をノードＤの電圧上昇よりも大きくなるようにした。
【選択図】図１

Description

本発明は、半導体集積回路等に使用されるレベルシフト回路に関し、特に、低電源電圧で動作する回路からの信号を、高電源電圧で動作する回路への信号にレベルシフトするレベルシフト回路に関する。

一般的に、低電圧電源からの第１電源電圧ＶＣＣ１で動作する回路からの信号を、高電圧電源からの第２電源電圧ＶＣＣ２で動作する回路への信号にレベルシフトする回路は、図８のような回路構成になる。
図８において、レベルシフト回路１０２は、第１電源電圧ＶＣＣ１で動作する低電源電圧回路１０１からの低電圧信号Ｓｉ１と、該低電圧信号Ｓｉ１の信号レベルを反転させた低電圧信号Ｓｉ２が、レベルシフト回路１０２に入力され、第２電源電圧ＶＣＣ２で動作するレベルシフト回路１０２から第２電源電圧ＶＣＣ２で動作する高電源電圧回路１０３に高電圧信号が出力される。

レベルシフト回路１０２は、低電圧信号Ｓｉ２に対して、高電圧レベルの正転信号を出力するノードＤと、高電圧レベルの反転信号を出力するノードＣとを有する。
図８では、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続部がノードＣをなし、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとの接続部がノードＤをなす。また、図８では、ＰＭＯＳトランジスタＰ１，Ｐ２，ＰＰ１及びＮＭＯＳトランジスタＮ１，Ｎ２，ＮＮ１は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタである。

図９は、従来のレベルシフト回路の他の例を示した回路図である（例えば、特許文献１参照。）。なお、図９では、図８と同じもの又は同様のものは同じ符号で示している。
図９において、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ１の各ゲートにはそれぞれ図８の低電圧信号Ｓｉ２が入力され、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ２の各ゲートにそれぞれ図８の反転信号Ｓｉ１が入力されている。ノードＣは、レベルシフト回路の出力端をなし、例えば図８の高電源電圧回路１０３に接続されている。また、図９では、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１，Ｎ２は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタである。

また、図１０及び図１１は、図８及び図９のレベルシフト回路を改良したものを示している（例えば、特許文献１参照。）。なお、図１０及び図１１では、図８及び図９と同じもの又は同様のものは同じ符号で示している。
図１０では、ＰＭＯＳトランジスタＰ１，Ｐ２及びデプレッション型のＮＭＯＳトランジスタＮ１，Ｎ２は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタであり、ＮＭＯＳトランジスタＮ３及びＮ４は第１電源電圧ＶＣＣ１で動作可能な低耐圧トランジスタである。また、図１１では、ＰＭＯＳトランジスタＰ１〜Ｐ４及びデプレッション型のＮＭＯＳトランジスタＮ１，Ｎ２は第２電源電圧ＶＣＣ２で動作可能な高耐圧トランジスタであり、ＮＭＯＳトランジスタＮ３及びＮ４は第１電源電圧ＶＣＣ１で動作可能な低耐圧トランジスタである。

前記のようなレベルシフト回路は、第１電源電圧ＶＣＣ１の供給がない状態で、第２電源電圧ＶＣＣ２のみ供給された場合、高電圧レベルを出力するノードＣ及びノードＤの電圧が不安定になり、レベルシフト回路１０２からの信号で動作する高電源電圧回路１０３に貫通電流が流れるという共通の問題があった。この問題の対策として、図１２に示すように、レベルシフト回路１０２にＣ１及びＣ２の容量を付加したものがあった（例えば、特許文献２参照。）。図１２では、容量Ｃ１により信号Ｓｉ２が入力される入力端をローレベルに、第２電源電圧ＶＣＣ２の電圧供給にあわせて容量Ｃ２により信号Ｓｉ１が入力される入力端をハイレベルにそれぞれして、レベルシフト回路１０２からの出力信号を安定させていた。

また、図１３は、図１２と同様の目的のレベルシフト回路の例を示した回路図である（例えば、特許文献３参照。）。なお、図１３では、図８と同じもの又は同様のものは同じ符号で示している。
図１３のレベルシフト回路では、ＮＭＯＳトランジスタＮ５〜Ｎ８を使用して、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の接続部であるノードＣをハイレベルにすると共に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部であるノードＤをローレベルに設定するか、その逆の設定も可能にし、かつ、ＮＭＯＳトランジスタＮ５，Ｎ６によりレベルシフト回路の出力信号を安定させていた。
特開２００５−１０１９６５号公報 特開２００３−１７９９６号公報 特開２００３−１９８３５８号公報

ここで、図１２のレベルシフト回路の問題点を、図１４を用いて説明する。
図１２では、低電圧信号Ｓｉ２に対して信号レベルが反転するノードＣを高電源電圧回路１０３の入力端に接続していた。これに対して、図１４では、反転信号Ｓｉ１に対して信号レベルが反転するノードＤを高電源電圧回路１０３の入力端に接続している。
図１４に示すように、容量Ｃ２によってＮＭＯＳトランジスタＮ２のゲート電圧は上昇し、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部であるノードＤの電圧を低下させる。

しかし、高電源電圧回路１０３のＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄの影響により、ノードＤの電圧は、第２電源電圧ＶＣＣ２の供給にあわせて逆に上昇しようとし、ノードＤの電圧が不安定になっていた。したがって、高電源電圧回路１０３への出力信号として使用できるレベルシフト回路の出力ノードはノードＣだけとなり、出力ノードが制限されていた。図１３の回路においても、高電源電圧回路１０３におけるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄの影響を防止するために、ＮＭＯＳトランジスタＮ５〜Ｎ８の各トランジスタサイズの調整が必要であった。

本発明は、第２電源電圧ＶＣＣ２のみが供給された場合に出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整を必要としないレベルシフト回路を得ることを目的とする。

この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備えるものである。

また、前記第１出力端と接地電圧との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第７ＮＭＯＳトランジスタを備えるようにした。

また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記第２信号がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記第１信号がそれぞれ入力された第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタとの接続部に接続された第５ＮＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有するものである。

また、前記第１ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記第２信号が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記第１信号が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するようにした。

また、前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されるようにした。

また、前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されるようにした。

具体的には、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に同じであるようにした。

また、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長が同じでありゲート幅が大きくなるようにしてもよい。

また、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート幅が同じでありゲート長が大きくなるようにしてもよい。

また、前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に大きくなるようにしてもよい。

本発明のレベルシフト回路によれば、第１電源電圧の供給がなく、第２電源電圧のみが供給されたときにも、出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整をなくすことができる。

また、前記第１出力端と接地電圧との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第７ＮＭＯＳトランジスタを備えるようにしたことから、通常動作から第２電源電圧のみ供給される状態になっても、安定して出力状態を維持することができる。

また、前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有するようにしたことから、一般に、低耐圧のＭＯＳトランジスタは、高耐圧のＭＯＳトランジスタよりもゲート長を短くすることができるため、回路規模を小さくすることができる。

また、前記第５ＰＭＯＳトランジスタは、トランジスタサイズが前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタ以上であるか、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタよりもゲート幅が大きいか、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタよりもゲート長が大きいか、又はゲート面積が前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタ以上であるようにしたことから、煩雑なトランジスタサイズの調整をなくすことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１において、接地電圧と所定の第１電源電圧ＶＣＣ１との振幅を有するデジタル信号である入力信号Ｓｉを、接地電圧と、第１電源電圧ＶＣＣ１よりも大きい所定の第２電源電圧ＶＣＣ２との振幅を有する信号にレベルシフトさせて出力信号Ｓｏとして、第２電源電圧ＶＣＣ２を電源とする高電源電圧回路５に出力する。

入力信号Ｓｉは、第１のインバータ回路２で信号レベルが反転されて出力され、第１のインバータ回路２から出力された信号は、更に第２のインバータ回路３で信号レベルが反転されて出力される。第１のインバータ回路２の出力信号をＳｉ１とし第２のインバータ回路３の出力信号をＳｉ２とすると、信号Ｓｉ１及びＳｉ２は１対の差動信号をなし、レベルシフト回路４にそれぞれ入力される。
第１及び第２の各インバータ回路２，３は、所定の第１電源電圧ＶＣＣ１を電源にして作動し、各出力信号Ｓｉ１及びＳｉ２は接地電圧と第１電源電圧ＶＣＣ１との間の振幅を有する信号になってそれぞれ出力される。レベルシフト回路４は、前記第１電源電圧ＶＣＣ１よりも電圧の大きい第２電源電圧ＶＣＣ２で作動し、前記各信号Ｓｉ１，Ｓｉ２を用いて入力信号Ｓｉのハイレベルの電圧を第２電源電圧ＶＣＣ２にレベルシフトさせて高電源電圧回路５へ出力する。

第１のインバータ回路２は、ＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａで構成され、第２のインバータ回路３は、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂで構成されている。第１電源電圧ＶＣＣ１と接地電圧との間にはＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａが直列に接続され、ＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａとの接続部が出力端をなし、該出力端から信号Ｓｉ１が出力される。また、ＰＭＯＳトランジスタＰａとＮＭＯＳトランジスタＮａの各ゲートは接続されて、該接続部に入力信号Ｓｉが入力されている。また、第１電源電圧ＶＣＣ１と接地電圧との間にはＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂが直列に接続され、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂとの接続部が出力端をなし、該出力端から信号Ｓｉ２が出力される。また、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂの各ゲートは接続されて、該接続部は第１のインバータ回路２の出力端に接続されている。

レベルシフト回路４は、第２電源電圧ＶＣＣ２以上の耐圧（以下、これを高耐圧と呼ぶ）を有するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１０と、高耐圧のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１０，Ｎ１１とで構成されている。第２電源電圧ＶＣＣ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が直列に接続されると共に、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２が直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部であるノードＣには、ＰＭＯＳトランジスタＰ２のゲートが接続され、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部であるノードＤには、ＰＭＯＳトランジスタＰ１のゲートが接続され、ノードＤから出力信号Ｓｏを出力する。ＮＭＯＳトランジスタＮ１のゲートには信号Ｓｉ２が入力され、ＮＭＯＳトランジスタＮ２のゲートには信号Ｓｉ１が入力されている。

ノードＤと接地電圧との間にはＮＭＯＳトランジスタＮ１１が接続され、ＮＭＯＳトランジスタＮ１１のゲートはノードＣに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートと接地電圧との間にはＮＭＯＳトランジスタＮ１０が接続され、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０の各ゲートは、それぞれノードＣに接続されている。ＰＭＯＳトランジスタＰ１０のソースとドレインは、それぞれ第２電源電圧ＶＣＣ２に接続されている。ＰＭＯＳトランジスタＰ１０のサブストレートゲートは第２電源電圧ＶＣＣ２に、ＮＭＯＳトランジスタＮ１０及びＮ１１の各ゲートはそれぞれ接地電圧に接続されている。

なお、ノードＣが第１出力端を、ノードＤが第２出力端を、信号Ｓｉ１が第１信号を、信号Ｓｉ２が第２信号をそれぞれなし、ＰＭＯＳトランジスタＰ１が第１ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ２が第２ＰＭＯＳトランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ１が第１ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ２が第２ＮＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ１０が第５ＰＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ１０が第５ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ１１が第６ＮＭＯＳトランジスタをそれぞれなす。
高電圧電源回路５は、ＰＭＯＳトランジスタＰＰ１とＮＭＯＳトランジスタＮＮ１からなるインバータ回路をなしており、第２電源電圧ＶＣＣ２と接地電圧との間にＰＭＯＳトランジスタＰＰ１及びＮＭＯＳトランジスタＮＮ１が直列に接続され、ＰＭＯＳトランジスタＰＰ１とＮＭＯＳトランジスタＮＮ１との接続部が出力端をなしている。また、ＰＭＯＳトランジスタＰＰ１とＮＭＯＳトランジスタＮＮ１の各ゲートは接続され、該接続部はノードＤに接続されている。

このような構成において、ＰＭＯＳトランジスタＰ１０は、高電源電圧回路５のＰＭＯＳトランジスタＰＰ１に対して、ゲート長とゲート幅がそれぞれ同じか、ゲート長が同じでゲート幅のみが大きいか、ゲート幅が同じでゲート長のみが大きいか、又はゲート幅とゲート長がそれぞれ大きくなるように形成されており、第２電源電圧ＶＣＣ２とノードＤとの間にあるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄよりも、第２電源電圧ＶＣＣ２とノードＣとの間の寄生容量を容易に大きくすることができる。したがって、第２電源電圧ＶＣＣ２の電圧上昇による、ノードＣの電圧上昇をノードＤの電圧上昇よりも大きくすることができる。
ＮＭＯＳトランジスタＮ１０は、ノードＣの電圧上昇によってオンしてノードＡをローレベルにする。このため、ＮＭＯＳトランジスタＮ１はオフすると共にＮＭＯＳトランジスタＮ１１はオンし、ノードＤはローレベルになりＰＭＯＳトランジスタＰ１をオンさせ、ノードＣを確実にハイレベルにすることができると共にノードＤをローレベルにすることができる。

なお、第１電源電圧ＶＣＣ１の供給がなく、第２電源電圧ＶＣＣ２のみが供給されたときにノードＤをハイレベルにする場合は、図２に示すように、ＮＭＯＳトランジスタＮ１０をＮＭＯＳトランジスタＮ２のゲートと接地電圧との間に接続し、ＮＭＯＳトランジスタＮ１０のゲートをノードＤに接続すると共に、ＮＭＯＳトランジスタＮ１１をノードＣと接地電圧との間に接続し、ＮＭＯＳトランジスタＮ１１のゲートをノードＤに接続するようにすればよい。この場合、ＰＭＯＳトランジスタＰＰ１の寄生容量によってノードＤの電圧はノードＣよりも上昇するため、ＰＭＯＳトランジスタＰ１０を省略することができる。
また、図１において、ノードＣとノードＤからそれぞれ高電源電圧回路５に信号を出力する場合も、図３で示すように図１の場合と同様である。

また、図１〜図３において、高電源電圧回路５がインバータ回路をなしている場合を例にして説明したが、高電源電圧回路５が、図４で示しているようなＮＡＮＤ回路、図５で示しているようなＮＯＲ回路、又はその他の回路構成であっても、ノードＤにＰＭＯＳトランジスタＰＰ１のゲートが接続されている場合は、ＰＭＯＳトランジスタＰ１０のトランジスタサイズは、前記したようにＰＭＯＳトランジスタＰＰ１のトランジスタサイズから決定される。

また、前記説明では、図８の回路構成を有するレベルシフト回路の場合を例にして説明したが、図９〜図１１の場合も、各ノードに対するＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０及びＮ１１の接続は図１と同様であるのでその説明を省略する。
一方、図１０及び図１１の回路構成を有するレベルシフト回路の場合、図６に示すように、ＮＭＯＳトランジスタＮ１０のゲートをＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ３との接続部であるノードＥに接続するようにしてもよい。この場合、ＮＭＯＳトランジスタＮ１０は、ノードＣの電圧上昇によるノードＥの電圧上昇によってオンすることで図１の場合と同様の動作を行う。

また、ＮＭＯＳトランジスタＮ１０のゲート、すなわちノードＥはデプレッション型のＮＭＯＳトランジスタＮ１の働きにより低電圧であるため、ＮＭＯＳトランジスタＮ１０は低耐圧のトランジスタでよい。一般に、低耐圧のＭＯＳトランジスタは、高耐圧のＭＯＳトランジスタよりもゲート長を短くすることができるため、図６のようにすると回路規模を小さくすることができる。なお、図６では、ＮＭＯＳトランジスタＮ３は第３ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ４は第４ＮＭＯＳトランジスタをそれぞれなす。
また、図６では、図１０の回路の場合を例にして示したが、図１１の回路の場合も、各ノードに対するＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１０，Ｎ１１の接続は図６と同様であるのでその説明を省略する。

このように、本第１の実施の形態におけるレベルシフト回路は、第２電源電圧ＶＣＣ２とノードＤとの間にあるＰＭＯＳトランジスタＰＰ１の寄生容量Ｃｄよりも寄生容量の大きいＰＭＯＳトランジスタＰ１０を第２電源電圧ＶＣＣ２とノードＣとの間に設けて、第２電源電圧ＶＣＣ２の電圧上昇による、ノードＣの電圧上昇をノードＤの電圧上昇よりも大きくなるようにしたことから、第２電源電圧ＶＣＣ２のみが供給された場合に出力信号における２値の信号レベルを安定して設定することができ、高電源電圧回路への信号として使用できるレベルシフト回路の出力ノードの制限をなくすと共に、煩雑なトランジスタサイズの調整をなくすことができる。

第２の実施の形態．
図７は、本発明の第２の実施の形態におけるレベルシフト回路の回路例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図７では、レベルシフト回路以外の回路は図１と同じであることから、レベルシフト回路以外の回路は省略している。
図７における図１との相違点は、図１のノードＣと接地電圧との間にＮＭＯＳトランジスタＮ１２を設けたことにある。これに伴って、図１のレベルシフト回路４をレベルシフト回路４ａにした。

図７において、レベルシフト回路４ａは、高耐圧のＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１０と、高耐圧のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１０〜Ｎ１２とで構成されている。ノードＣと接地電圧との間にＮＭＯＳトランジスタＮ１２が接続され、ＮＭＯＳトランジスタＮ１２のゲートはノードＤに接続されている。また、ＮＭＯＳトランジスタＮ１２のサブストレートゲートは接地電圧に接続されている。なお、ＮＭＯＳトランジスタＮ１２は第７ＮＭＯＳトランジスタをなす。

このような構成において、ノードＣがハイレベルで、ノードＤがローレベルのときに、第１電源電圧ＶＣＣ１の供給が停止した場合、ＮＭＯＳトランジスタＮ１１をオンさせてノードＤを確実にローレベルにし、ＰＭＯＳトランジスタＰ１をオンさせてノードＣを確実にハイレベルにする。逆に、ノードＣがローレベルであると共に、ノードＤがハイレベルのときに第１電源電圧ＶＣＣ１の供給が停止した場合、ＮＭＯＳトランジスタＮ１２をオンさせてノードＣを確実にローレベルにし、ＰＭＯＳトランジスタＰ２をオンさせてノードＤを確実にハイレベルにする。

このように、本第２の実施の形態におけるレベルシフト回路は、前記第１の実施の形態と同様の効果を得ることができると共に、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２がそれぞれ供給されている通常状態から、第１電源電圧ＶＣＣ１の供給がなくなった場合においても、ノードＣ及びノードＤの状態をそれぞれ安定して保持することができる。

本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。 高電源電圧回路５の他の回路例を示した図である。 高電源電圧回路５の他の回路例を示した図である。 本発明の第１の実施の形態におけるレベルシフト回路の他の回路例を示した図である。 本発明の第２の実施の形態におけるレベルシフト回路の回路例を示した図である。 従来のレベルシフト回路の回路例を示した図である。 従来のレベルシフト回路の他の回路例を示した図である。 従来のレベルシフト回路の他の回路例を示した図である。 従来のレベルシフト回路の他の回路例を示した図である。 従来のレベルシフト回路の他の回路例を示した図である。 従来のレベルシフト回路の他の回路例を示した図である。 従来のレベルシフト回路の他の回路例を示した図である。

符号の説明

２ 第１のインバータ回路
３ 第２のインバータ回路
４，４ａ レベルシフト回路
５ 高電源電圧回路
Ｐ１，Ｐ２，Ｐ１０ ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ１０〜Ｎ１２ ＮＭＯＳトランジスタ

Claims (10)

1. 所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
   前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
   前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
   前記第１出力端と接地電圧との間に接続され、ゲートに前記第２信号が入力された、前記第２電源電圧以上の耐圧を有する第１ＮＭＯＳトランジスタと、
   前記第２出力端と接地電圧との間に接続され、ゲートに前記第１信号が入力された、前記第２電源電圧以上の耐圧を有する第２ＮＭＯＳトランジスタと、
   ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＮＭＯＳトランジスタと、
   前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
   を備えることを特徴とするレベルシフト回路。
2. 前記第１出力端と接地電圧との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第７ＮＭＯＳトランジスタを備えることを特徴とする請求項１記載のレベルシフト回路。
3. 所定の第１電源電圧の振幅を有する差動信号をなす１対の第１信号及び第２信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
   前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
   前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
   前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記第２信号がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
   前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記第１信号がそれぞれ入力された第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
   ドレイン及びソースがそれぞれ前記第２電源電圧に接続されると共に、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第５ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタのゲートと接地電圧との間に接続され、ゲートが前記第１ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタとの接続部に接続された第５ＮＭＯＳトランジスタと、
   前記第２出力端と接地電圧との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第６ＮＭＯＳトランジスタと、
   を備え、
   前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。
4. 前記第１ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記第２信号が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記第１信号が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有することを特徴とする請求項３記載のレベルシフト回路。
5. 前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されることを特徴とする請求項１、３又は４記載のレベルシフト回路。
6. 前記第５ＰＭＯＳトランジスタのサブストレートゲートは、前記第２電源電圧に接続され、前記第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタの各サブストレートゲートはそれぞれ接地電圧に接続されることを特徴とする請求項２記載のレベルシフト回路。
7. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に同じであることを特徴とする請求項１、２、３、４、５又は６記載のレベルシフト回路。
8. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長が同じでありゲート幅が大きいことを特徴とする請求項１、２、３、４、５又は６記載のレベルシフト回路。
9. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート幅が同じでありゲート長が大きいことを特徴とする請求項１、２、３、４、５又は６記載のレベルシフト回路。
10. 前記第５ＰＭＯＳトランジスタは、前記第２出力端にゲートが接続された外部回路のＰＭＯＳトランジスタに対して、ゲート長及びゲート幅が共に大きいことを特徴とする請求項１、２、３、４、５又は６記載のレベルシフト回路。
    

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