JPH0292017A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0292017A JPH0292017A JP63245051A JP24505188A JPH0292017A JP H0292017 A JPH0292017 A JP H0292017A JP 63245051 A JP63245051 A JP 63245051A JP 24505188 A JP24505188 A JP 24505188A JP H0292017 A JPH0292017 A JP H0292017A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- circuit
- resistor
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 230000001052 transient effect Effects 0.000 abstract 1
- 230000007704 transition Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に半導体集積回路に使用さ
れ、出力遷移時の電源線及び接地線の電位変動を小さく
する機能をもつ出力回路に関する。
れ、出力遷移時の電源線及び接地線の電位変動を小さく
する機能をもつ出力回路に関する。
従来の出力回路として、最も典型的と思われる回路を第
４図に示す。
４図に示す。
この回路は、ＣＭＯ３型で構成したトライステート型の
出力回路である。
出力回路である。
この出力回路は、制御信号ＯＥと入力信号ＩＮとのＮＡ
ＮＤ処理をするＮＡＮＤ回路Ｇ回路比制御信号百１と入
力信号ＩＮとのＮＯＲ処理をするＮＯＲ回路Ｇ２と、Ｐ
型ＭＯＳ）ランジスタＱｐ６及びＮ型ＭＯＳトランジス
タＱＮ６を備えＮＡＮＤ回路Ｇ回路比力信号を反転させ
る駆動回路ＩＧと、Ｐ型ＭＯ８）ランジスタＱＰ？及び
Ｎ型ＭＯＳトランジスタＱＮ７を備えＮＯＲ回路Ｇ２の
出力信号を反転させる駆動回路ＩＨと、ゲートに駆動回
路１Ｇの出力信号を入力するＮ型ＭＯ３）ランジスタＱ
Ｎ３及びゲートに駆動回路ＩＨの出力信号を入力するＰ
型ＭｏＳトランジスタＱＰ３を備えたＣＭＯＳインバー
タ構成の出力段回路２とを有する構成となっている。
ＮＤ処理をするＮＡＮＤ回路Ｇ回路比制御信号百１と入
力信号ＩＮとのＮＯＲ処理をするＮＯＲ回路Ｇ２と、Ｐ
型ＭＯＳ）ランジスタＱｐ６及びＮ型ＭＯＳトランジス
タＱＮ６を備えＮＡＮＤ回路Ｇ回路比力信号を反転させ
る駆動回路ＩＧと、Ｐ型ＭＯ８）ランジスタＱＰ？及び
Ｎ型ＭＯＳトランジスタＱＮ７を備えＮＯＲ回路Ｇ２の
出力信号を反転させる駆動回路ＩＨと、ゲートに駆動回
路１Ｇの出力信号を入力するＮ型ＭＯ３）ランジスタＱ
Ｎ３及びゲートに駆動回路ＩＨの出力信号を入力するＰ
型ＭｏＳトランジスタＱＰ３を備えたＣＭＯＳインバー
タ構成の出力段回路２とを有する構成となっている。
次に、この出力回路の動作について説明する。
まず、制御信号ＯＥが“Ｌ”レベルで制御信号ＯＥが“
ＨＩＩレベルの場合、センス増幅器等からの入力信号Ｉ
Ｎはそのまま駆動回路ＩＧ、ＩＨの出力端に伝達され、
入力信号ＩＮが“Ｈ”レベルのとき出力信号ＯＵＴはＬ
”レベルに、入力信号ＩＮが“Ｌ ＩＩレベルのとき出
力信号ＯＵＴは°“Ｈ″レベルなる。
ＨＩＩレベルの場合、センス増幅器等からの入力信号Ｉ
Ｎはそのまま駆動回路ＩＧ、ＩＨの出力端に伝達され、
入力信号ＩＮが“Ｈ”レベルのとき出力信号ＯＵＴはＬ
”レベルに、入力信号ＩＮが“Ｌ ＩＩレベルのとき出
力信号ＯＵＴは°“Ｈ″レベルなる。
次に、制御信号ＯＥが“Ｈ”レベルで制御信号ＯＥが“
Ｌ”レベルの場合、駆動回路ＩＨの出力端は“Ｈ″レベ
ル、駆動回路ＩＧの出力端は“Ｌ”レベルとなり、Ｐ型
ＭＯＳトランジスタＱＰ３及びＮ型ＭｏＳトランジスタ
ＱＮ３は共にオフ状態となり、出力段回路２の出力イン
ピーダンスは高インビーダス状態となる。
Ｌ”レベルの場合、駆動回路ＩＨの出力端は“Ｈ″レベ
ル、駆動回路ＩＧの出力端は“Ｌ”レベルとなり、Ｐ型
ＭＯＳトランジスタＱＰ３及びＮ型ＭｏＳトランジスタ
ＱＮ３は共にオフ状態となり、出力段回路２の出力イン
ピーダンスは高インビーダス状態となる。
この出力回路にお″いて、出力遷移時の電源線及び接地
線の電位変動を低減するには、出力電流の単位時間当り
の変化量を小さくすることが必要であり、駆動回路１ｏ
、ｉｎの出力信号の立上り又は立下りに要する時間を大
きくする必要がある。
線の電位変動を低減するには、出力電流の単位時間当り
の変化量を小さくすることが必要であり、駆動回路１ｏ
、ｉｎの出力信号の立上り又は立下りに要する時間を大
きくする必要がある。
これを実現するには、駆動回路ＩＱ、ＩＭを構成するＰ
型ＭｏＳトランジスタＱｐ６． Ｑｐ７及びＮ型ＭＯＳ
トランジスタＱＮ６１ ＱＮ？のチャネル幅を小さくす
るのが最も単純で有効であり、通常この方法がとられて
いる。
型ＭｏＳトランジスタＱｐ６． Ｑｐ７及びＮ型ＭＯＳ
トランジスタＱＮ６１ ＱＮ？のチャネル幅を小さくす
るのが最も単純で有効であり、通常この方法がとられて
いる。
上述した従来の出力回路は、出力段回路２を駆動する駆
動回路ＩＧ、ＩＨがそれぞれＰ型ＭＯＳトランジスタ（
Ｑｐａ、Ｑｐ））とＮ型ＭＯ９）ランジスタ（ＬＮ６．
ＱＮ？）とで構成され、出力遷移時の電源線及び接地
線の電位変動を低減するのに、これらＰ型ＭＯ３）ラン
ジスタＱＰ６１ ＱＰフ及びＮ型ＭＯ８）ランジスタＱ
Ｎ６１ Ｑｓフのチャネル幅を小さくすることにより行
う構成となっているので、ＭｏＳトランジスタの製造上
のばらつきは通常３割程度と比較的大きく、駆動回路Ｉ
Ｇ、ＬＨの出力信号の立上り及び立下り′に要する時間
のばらつきも大きくなり、その結果電源線及び接地線の
電位変動を低減する効果やアクセスタイムのばらつきが
大きくなり、電気的特性のばらつきが大きくなるという
欠点がある。
動回路ＩＧ、ＩＨがそれぞれＰ型ＭＯＳトランジスタ（
Ｑｐａ、Ｑｐ））とＮ型ＭＯ９）ランジスタ（ＬＮ６．
ＱＮ？）とで構成され、出力遷移時の電源線及び接地
線の電位変動を低減するのに、これらＰ型ＭＯ３）ラン
ジスタＱＰ６１ ＱＰフ及びＮ型ＭＯ８）ランジスタＱ
Ｎ６１ Ｑｓフのチャネル幅を小さくすることにより行
う構成となっているので、ＭｏＳトランジスタの製造上
のばらつきは通常３割程度と比較的大きく、駆動回路Ｉ
Ｇ、ＬＨの出力信号の立上り及び立下り′に要する時間
のばらつきも大きくなり、その結果電源線及び接地線の
電位変動を低減する効果やアクセスタイムのばらつきが
大きくなり、電気的特性のばらつきが大きくなるという
欠点がある。
本発明の目的は、電源線及び接地線の電位変動を低減す
る効果のばらつきやアクセスタイムのばらつきを小さく
して電気的特性のばらつきを小さくすることができる出
力回路を提供することにある。
る効果のばらつきやアクセスタイムのばらつきを小さく
して電気的特性のばらつきを小さくすることができる出
力回路を提供することにある。
本発明の出力回路は、ソースを第１の電源供給端子と接
続しゲートに第１の入力信号を入力してオン状態のとき
所定の値のオン抵抗をもつ一導電型の第１のトランジス
タ、一端を前記第１のトランジスタのドレインと接続し
他端を第１の出力端と接続し前記第１のトランジスタの
オン抵抗より十分大きな所定の抵抗値をもつ第１の抵抗
、及びソースを第２の電源供給端子と接続しドレインを
前記第１の出力端と接続しゲートに前記第１の入力信号
を入力する逆導電型の第２のトランジスタを備えた第１
の駆動回路と、ソースを前記第１の電源供給端子と接続
しゲートに第２の入力信号を入力してオン状態のとき所
定の値のオン抵抗をもつ一導電型の第３のトランジスタ
、一端を前記第３のトランジスタのドレインと接続し他
端を第２の出力端と接続し前記第３のトランジスタのオ
ン抵抗より十分大きな所定の抵抗値をもつ第２の抵抗、
及びソースを第２の電源供給端子と接続しドレインを前
記第２の出力端と接続しゲートに前記第２の入力信号を
入力する逆導電型の第４のトランジスタを備えた第２の
駆動回路と、ソースを前記第１の電源供給端子と接続し
ドレインを出力端子と接続しゲートを前記第１の出力端
と接続する一導電型の第５のトランジスタ、及びソース
を前記第２の電源供給端子と接続しドレインを前記出力
端子と接続しゲートを前記第２の出力端と接続する逆導
電型の第６のトランジスタを備えた出力段回路とを有し
ている。
続しゲートに第１の入力信号を入力してオン状態のとき
所定の値のオン抵抗をもつ一導電型の第１のトランジス
タ、一端を前記第１のトランジスタのドレインと接続し
他端を第１の出力端と接続し前記第１のトランジスタの
オン抵抗より十分大きな所定の抵抗値をもつ第１の抵抗
、及びソースを第２の電源供給端子と接続しドレインを
前記第１の出力端と接続しゲートに前記第１の入力信号
を入力する逆導電型の第２のトランジスタを備えた第１
の駆動回路と、ソースを前記第１の電源供給端子と接続
しゲートに第２の入力信号を入力してオン状態のとき所
定の値のオン抵抗をもつ一導電型の第３のトランジスタ
、一端を前記第３のトランジスタのドレインと接続し他
端を第２の出力端と接続し前記第３のトランジスタのオ
ン抵抗より十分大きな所定の抵抗値をもつ第２の抵抗、
及びソースを第２の電源供給端子と接続しドレインを前
記第２の出力端と接続しゲートに前記第２の入力信号を
入力する逆導電型の第４のトランジスタを備えた第２の
駆動回路と、ソースを前記第１の電源供給端子と接続し
ドレインを出力端子と接続しゲートを前記第１の出力端
と接続する一導電型の第５のトランジスタ、及びソース
を前記第２の電源供給端子と接続しドレインを前記出力
端子と接続しゲートを前記第２の出力端と接続する逆導
電型の第６のトランジスタを備えた出力段回路とを有し
ている。
また、前記第２のトランジスタのドレインと前記第１の
出力端との間に前記第２のトランジスタのオン抵抗より
十分大きな所定の抵抗値をもつ第３の抵抗を接続し、前
記第４のトランジスタのドレインと前記第２の出力端と
の間に前記第４のトランジスタのオン抵抗より十分大き
な所・定の抵抗値をもつ第４の抵抗を接続した構成を有
している。
出力端との間に前記第２のトランジスタのオン抵抗より
十分大きな所定の抵抗値をもつ第３の抵抗を接続し、前
記第４のトランジスタのドレインと前記第２の出力端と
の間に前記第４のトランジスタのオン抵抗より十分大き
な所・定の抵抗値をもつ第４の抵抗を接続した構成を有
している。
次に、本発明の実施例にって図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、本発明を、出力信号ＯＵＴが“Ｌ″レベ
ルら°“Ｈ”レベルへ遷移するとき、即ち、立上り遷移
時に適用したものである。
ルら°“Ｈ”レベルへ遷移するとき、即ち、立上り遷移
時に適用したものである。
この実施例の第１の駆動回路ＩＡは、ソースを第１の電
源供給端子である接地端子と接続しゲートにＮＡＮＤ回
路Ｇ１の出力信号を入力してオン状態のとき比較的小さ
い値のオン抵抗をもつＮ型ＭＯＳトランジスタＱＮＩ（
第１のトランジスタ）と、一端をこのＮ型ＭＯＳトラン
ジスタＱＮＩのドレインと接続し他端を出力段回路２の
Ｎ型ＭＯＳトランジスタＱＮ３（第５のトランジスタ）
のゲート（第１の出力端）と接続しＮ型ＭＯＳ）ランジ
スタＱＮＩのオン抵抗より十分大きな所定の抵抗値をも
つ第１の抵抗Ｒ１と、ソースを第２の電源供給端子（電
源電圧Ｖｃｃ）と接続しドレインを第１の出力端と接続
しゲートにＮＡＮＤ回路Ｇｌの出力信号を入力するＰ型
ＭＯＳトランジスタＱｐ！（第２のトランジスタ）とを
備えた構成となっている。
源供給端子である接地端子と接続しゲートにＮＡＮＤ回
路Ｇ１の出力信号を入力してオン状態のとき比較的小さ
い値のオン抵抗をもつＮ型ＭＯＳトランジスタＱＮＩ（
第１のトランジスタ）と、一端をこのＮ型ＭＯＳトラン
ジスタＱＮＩのドレインと接続し他端を出力段回路２の
Ｎ型ＭＯＳトランジスタＱＮ３（第５のトランジスタ）
のゲート（第１の出力端）と接続しＮ型ＭＯＳ）ランジ
スタＱＮＩのオン抵抗より十分大きな所定の抵抗値をも
つ第１の抵抗Ｒ１と、ソースを第２の電源供給端子（電
源電圧Ｖｃｃ）と接続しドレインを第１の出力端と接続
しゲートにＮＡＮＤ回路Ｇｌの出力信号を入力するＰ型
ＭＯＳトランジスタＱｐ！（第２のトランジスタ）とを
備えた構成となっている。
また、第２の駆動回路ＩＢは、ソースを接地端子と接続
しゲートにＮＯＲ回路Ｇ２の出力信号を入力してオン状
態のとき比較的小さい値のオン抵抗をもつＮ型ＭｏＳト
ランジスタＱＮ２（第３のトランジスタ）と、一端をこ
のＮ型ＭｏＳトランジスタＱＮ２のドレインと接続し他
端を出力段回路２のＰ型ＭＯ３）ランジスタＱｐｓ（第
６のトランジスタ）のゲート（第２の出力端）と接続し
Ｎ型ＭＯＳトランジスタＱＮ２のオン抵抗より十分大き
な所定の抵抗値をもつ第２の抵′抗Ｒ２と、ソースを第
２の電源供給端子（Ｖｃｃ）と接続しドレインを第２の
出力端と接続しゲートにＮＯＲ回路Ｇ２の出力信号を入
力するＰ型ＭＯ３）ランジスタＱＰ２（第４のトランジ
スタ）とを備えた構成となっている。
しゲートにＮＯＲ回路Ｇ２の出力信号を入力してオン状
態のとき比較的小さい値のオン抵抗をもつＮ型ＭｏＳト
ランジスタＱＮ２（第３のトランジスタ）と、一端をこ
のＮ型ＭｏＳトランジスタＱＮ２のドレインと接続し他
端を出力段回路２のＰ型ＭＯ３）ランジスタＱｐｓ（第
６のトランジスタ）のゲート（第２の出力端）と接続し
Ｎ型ＭＯＳトランジスタＱＮ２のオン抵抗より十分大き
な所定の抵抗値をもつ第２の抵′抗Ｒ２と、ソースを第
２の電源供給端子（Ｖｃｃ）と接続しドレインを第２の
出力端と接続しゲートにＮＯＲ回路Ｇ２の出力信号を入
力するＰ型ＭＯ３）ランジスタＱＰ２（第４のトランジ
スタ）とを備えた構成となっている。
なお、この実施例の出力段回路２及びＮＡＮＤ回路Ｇ１
．ＮＯＲ回路Ｇ２は第４図に示された従来の出力回路と
同様の構成及び動作を有している。
．ＮＯＲ回路Ｇ２は第４図に示された従来の出力回路と
同様の構成及び動作を有している。
次に、この実施例の動作について説明する。
Ｎ型ＭＯＳ）ランジスタＱＮＩＩ ＱＮ２はそれぞれ抵
抗Ｒ，，Ｒ２の抵抗値より十分小さなオン抵抗となって
いるので、駆動回路１＾＋ＩＢの出力信号の立下りに要
する時間はそれぞれ、抵抗Ｒ１とＰ型ＭＯＳトランジス
タＱＰ３のゲート容量、及び抵抗Ｒ２とＮ型ＭＯＳトラ
ンジスタＱＮ３のゲート容量とで決定される。
抗Ｒ，，Ｒ２の抵抗値より十分小さなオン抵抗となって
いるので、駆動回路１＾＋ＩＢの出力信号の立下りに要
する時間はそれぞれ、抵抗Ｒ１とＰ型ＭＯＳトランジス
タＱＰ３のゲート容量、及び抵抗Ｒ２とＮ型ＭＯＳトラ
ンジスタＱＮ３のゲート容量とで決定される。
抵抗Ｒ１，Ｒ２は多結晶シリコン、拡散層等によって形
成されるが、いずれにせよこの幅を広くすることで抵抗
値のばらつきを１割程度におさえることができる。
成されるが、いずれにせよこの幅を広くすることで抵抗
値のばらつきを１割程度におさえることができる。
また、この出力信号ＯＵＴの立上り時間は抵抗Ｒ１，Ｒ
２の抵抗値を変えることにより容易に制御することがで
きる。
２の抵抗値を変えることにより容易に制御することがで
きる。
これに対して従来のようにＭＯＳトランジスタのチャネ
ル幅で出力段回路２のＰ型ＭＯ３）ランジスタＱＰ３及
びＮ型ＭＯＳ）ランジスタＱＮＳのゲートに供給する信
号波形を制御する場合は、そのばらつきが３割程度ある
ので、本発明による効果が大きいことが分る。
ル幅で出力段回路２のＰ型ＭＯ３）ランジスタＱＰ３及
びＮ型ＭＯＳ）ランジスタＱＮＳのゲートに供給する信
号波形を制御する場合は、そのばらつきが３割程度ある
ので、本発明による効果が大きいことが分る。
第２図は本発明の第２の実施例を示す回路図である。
この第２の実施例は、本発明を、出力信号ＯＵＴが“Ｈ
°゛、レベルからＬ １１レベルへ遷移するとき、即ち
立下り遷移時に適用したものである。
°゛、レベルからＬ １１レベルへ遷移するとき、即ち
立下り遷移時に適用したものである。
この第２の実施例が第１の実施例と相違する点は、駆動
回路１ｃ、ｌｏの出力端をそれぞれ抵抗Ｒ５とＮ型ＭＯ
ＳトランジスタＱＮ４との接続点、及び抵抗Ｒ４とＮ型
ＭｏＳトランジスタＱＮ５との接続点とし、また、抵抗
Ｒ３，Ｒ４の値をＮ型ＭＯＳ）ランジスタＱＮ４． Ｑ
Ｎ５のオン抵抗より十分大きくした点にある。
回路１ｃ、ｌｏの出力端をそれぞれ抵抗Ｒ５とＮ型ＭＯ
ＳトランジスタＱＮ４との接続点、及び抵抗Ｒ４とＮ型
ＭｏＳトランジスタＱＮ５との接続点とし、また、抵抗
Ｒ３，Ｒ４の値をＮ型ＭＯＳ）ランジスタＱＮ４． Ｑ
Ｎ５のオン抵抗より十分大きくした点にある。
この第２の実施例の場合、第１の電源供給端子は電源電
圧ＶＣＣ供給端子となり、第２の電源供給端子が接地端
子となる。
圧ＶＣＣ供給端子となり、第２の電源供給端子が接地端
子となる。
第３図は本発明の第３の実施例を示す回路図である。
この第３の実施例は、本発明を、出力信号ＯＵＴが“Ｌ
”レベルから“Ｈｌｊレベルへの立上り遷移時、及びＨ
”レベルから“°Ｌ”レベルへの立下り遷移時両方に適
用したもので、特許請求の範囲第（２）項と対応するも
のである。
”レベルから“Ｈｌｊレベルへの立上り遷移時、及びＨ
”レベルから“°Ｌ”レベルへの立下り遷移時両方に適
用したもので、特許請求の範囲第（２）項と対応するも
のである。
即ち、この第３の実施例は、第１及び第２の実施例を統
合したもので、第１の実施例のＰ型ＭＯＳトランジスタ
Ｑｐｌ、 Ｑｐ２をそれぞれ、第２の実施例のＰ型ＭＯ
ＳトランジスタＱｐ４と抵抗Ｒ３との直列回路、及びＰ
型ＭＯＳトランジスタＱｐ５と抵抗Ｒ４との直列回路で
置換えた構成となっている。
合したもので、第１の実施例のＰ型ＭＯＳトランジスタ
Ｑｐｌ、 Ｑｐ２をそれぞれ、第２の実施例のＰ型ＭＯ
ＳトランジスタＱｐ４と抵抗Ｒ３との直列回路、及びＰ
型ＭＯＳトランジスタＱｐ５と抵抗Ｒ４との直列回路で
置換えた構成となっている。
以上説明したように本発明は、出力段回路を駆動する駆
動回路の出力信号の立上り及び立下り時間を、駆動回路
に抵抗を設けてこの抵抗により制御する構成とすること
により、抵抗はトランジスタに比べて製造時のばらつき
を小さくすることができるので、出力遷移時における電
源線及び接地線の電位変動を低減する効果やアクセスタ
イム、のばらつきを小さくすることができ、従って電気
的特性のばらつきを小さくすることができる効果がある
。
動回路の出力信号の立上り及び立下り時間を、駆動回路
に抵抗を設けてこの抵抗により制御する構成とすること
により、抵抗はトランジスタに比べて製造時のばらつき
を小さくすることができるので、出力遷移時における電
源線及び接地線の電位変動を低減する効果やアクセスタ
イム、のばらつきを小さくすることができ、従って電気
的特性のばらつきを小さくすることができる効果がある
。
第１図乃至第３図はそれぞれ本発明の第１乃至第３の実
施例を示す回路図、第４図は従来の出力回路の一例を示
す回路図である。 １Ａ〜ＩＨ・・・駆動回路、２・・・出力段回路、Ｇ１
・・・ＮＡＮＤ回路、Ｇ２・・・ＮＯＲ回路、Ｑ Ｎｔ
” Ｑ Ｎ７Ｎ型ＭＯＳトランジスタ、Ｑ ｐｘ” Ｑ
Ｐ？・・・Ｐ型ＭＯＳトランジスタ、Ｒ１−Ｒ４・・
・抵抗。
施例を示す回路図、第４図は従来の出力回路の一例を示
す回路図である。 １Ａ〜ＩＨ・・・駆動回路、２・・・出力段回路、Ｇ１
・・・ＮＡＮＤ回路、Ｇ２・・・ＮＯＲ回路、Ｑ Ｎｔ
” Ｑ Ｎ７Ｎ型ＭＯＳトランジスタ、Ｑ ｐｘ” Ｑ
Ｐ？・・・Ｐ型ＭＯＳトランジスタ、Ｒ１−Ｒ４・・
・抵抗。
Claims (2)
- （１）ソースを第１の電源供給端子と接続しゲートに第
１の入力信号を入力してオン状態のとき所定の値のオン
抵抗をもつ一導電型の第１のトランジスタ、一端を前記
第１のトランジスタのドレインと接続し他端を第１の出
力端と接続し前記第１のトランジスタのオン抵抗より十
分大きな所定の抵抗値をもつ第１の抵抗、及びソースを
第２の電源供給端子と接続しドレインを前記第１の出力
端と接続しゲートに前記第１の入力信号を入力する逆導
電型の第２のトランジスタを備えた第１の駆動回路と、
ソースを前記第１の電源供給端子と接続しゲートに第２
の入力信号を入力してオン状態のとき所定の値のオン抵
抗をもつ一導電型の第３のトランジスタ、一端を前記第
３のトランジスタのドレインと接続し他端を第２の出力
端と接続し前記第３のトランジスタのオン抵抗より十分
大きな所定の抵抗値をもつ第２の抵抗、及びソースを第
２の電源供給端子と接続しドレインを前記第２の出力端
と接続しゲートに前記第２の入力信号を入力する逆導電
型の第４のトランジスタを備えた第２の駆動回路と、ソ
ースを前記第１の電源供給端子と接続しドレインを出力
端子と接続しゲートを前記第１の出力端と接続する一導
電型の第５のトランジスタ、及びソースを前記第２の電
源供給端子と接続しドレインを前記出力端子と接続しゲ
ートを前記第２の出力端と接続する逆導電型の第６のト
ランジスタを備えた出力段回路とを有することを特徴と
する出力回路。 - （２）第２のトランジスタのドレインと第１の出力端と
の間に前記第２のトランジスタのオン抵抗より十分大き
な所定の抵抗値をもつ第３の抵抗を接続し、第４のトラ
ンジスタのドレインと第２の出力端との間に前記第４の
トランジスタのオン抵抗より十分大きな所定の抵抗値を
もつ第４の抵抗を接続した請求項（１）記載の出力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245051A JPH0292017A (ja) | 1988-09-28 | 1988-09-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245051A JPH0292017A (ja) | 1988-09-28 | 1988-09-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292017A true JPH0292017A (ja) | 1990-03-30 |
Family
ID=17127851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245051A Pending JPH0292017A (ja) | 1988-09-28 | 1988-09-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292017A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273613A (ja) * | 1991-02-28 | 1992-09-29 | Nec Corp | 電流駆動回路 |
| JPH0595089A (ja) * | 1991-10-01 | 1993-04-16 | Nippon Precision Circuits Kk | Ｍｏｓ集積回路 |
| JP2011019119A (ja) * | 2009-07-09 | 2011-01-27 | Fujitsu Semiconductor Ltd | 出力バッファ回路 |
| CN107517052A (zh) * | 2014-07-11 | 2017-12-26 | 吴小再 | 用于电机控制、电源变换的功率控制用驱动电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 | ||
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
| JPS63125016A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 出力回路 |
-
1988
- 1988-09-28 JP JP63245051A patent/JPH0292017A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 | ||
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
| JPS63125016A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 出力回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273613A (ja) * | 1991-02-28 | 1992-09-29 | Nec Corp | 電流駆動回路 |
| JPH0595089A (ja) * | 1991-10-01 | 1993-04-16 | Nippon Precision Circuits Kk | Ｍｏｓ集積回路 |
| JP2011019119A (ja) * | 2009-07-09 | 2011-01-27 | Fujitsu Semiconductor Ltd | 出力バッファ回路 |
| CN107517052A (zh) * | 2014-07-11 | 2017-12-26 | 吴小再 | 用于电机控制、电源变换的功率控制用驱动电路 |
| CN107517051A (zh) * | 2014-07-11 | 2017-12-26 | 朱保生 | 用于电机控制的桥式功率控制电路及其工作方法 |
| CN107579731A (zh) * | 2014-07-11 | 2018-01-12 | 朱保生 | 用于电机控制的功率控制用驱动电路及其工作方法 |
| CN107733210A (zh) * | 2014-07-11 | 2018-02-23 | 吴小再 | 电机控制、电源变换的功率控制用驱动电路、工作方法 |
| CN107579731B (zh) * | 2014-07-11 | 2019-11-22 | 京马电机有限公司 | 用于电机控制的功率控制用驱动电路及其工作方法 |
| CN107517052B (zh) * | 2014-07-11 | 2020-06-23 | 佛山市华葆电源设备有限公司 | 用于电机控制、电源变换的功率控制用驱动电路 |
| CN107517051B (zh) * | 2014-07-11 | 2020-07-10 | 上海联适导航技术有限公司 | 用于电机控制的桥式功率控制电路及其工作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| JPH11103227A (ja) | 出力振幅調整回路 | |
| JPH04230121A (ja) | ＢｉＣＭＯＳ用出力回路 | |
| JPH0292017A (ja) | 出力回路 | |
| JPH04329024A (ja) | 入出力バッファ回路 | |
| US6236255B1 (en) | Output impedance adjustment circuit | |
| JPH03132115A (ja) | 半導体集積回路 | |
| JPH0514174A (ja) | レベルシフタ回路 | |
| JPH03238919A (ja) | 出力回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JP2647208B2 (ja) | Ａ級プッシュプル出力回路 | |
| JPH09130232A (ja) | 半導体集積回路装置 | |
| JP2541289B2 (ja) | 出力回路 | |
| JP2680815B2 (ja) | 論理ゲート回路 | |
| KR0135012B1 (ko) | 차동 논리회로 | |
| JP2754637B2 (ja) | 出力バッファ回路 | |
| JPH02231816A (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| KR100281146B1 (ko) | 씨모스 낸드회로 | |
| JPH02170570A (ja) | 入力バッファ回路 | |
| JPS6025323A (ja) | 半導体集積回路 | |
| JPH05191258A (ja) | Ｃｍｏｓ出力回路 | |
| JPH04343519A (ja) | 入力回路 | |
| JPH05268039A (ja) | 出力バッファ回路 | |
| JPH04343111A (ja) | 中間レベル生成回路 | |
| JPH0668541B2 (ja) | 相補型ｍｏｓトランジスタよりなるテスト回路 |