JPH04273613A - 電流駆動回路 - Google Patents
電流駆動回路Info
- Publication number
- JPH04273613A JPH04273613A JP3034310A JP3431091A JPH04273613A JP H04273613 A JPH04273613 A JP H04273613A JP 3034310 A JP3034310 A JP 3034310A JP 3431091 A JP3431091 A JP 3431091A JP H04273613 A JPH04273613 A JP H04273613A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- current
- mos
- gate
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 102220029346 rs34541442 Human genes 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 102220007331 rs111033633 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は電流駆動回路に関し、特
に磁気ヘッド等を駆動する為の電流駆動回路に関する。
に磁気ヘッド等を駆動する為の電流駆動回路に関する。
【0002】
【従来の技術】現在、磁気テープ等にディジタル信号を
書き込む為に図9に示した回路が用いられ、電源電圧端
子(Vcc)と電流駆動回路間にスイッチ(SW)と磁
気ヘッド(MH)が直列に接続されている。ここで、書
き込み回路の動作を図10も参照しながら説明しておく
。T1 ではスイッチ(SW)がオンして磁気ヘッド(
MH)に流れる電流(I)は0からImaxに急峻に変
化するので、磁気ヘッド(MH)における磁界も急峻に
変化し磁気テープにはこの急峻な磁界の変化が記録され
る。そしてこの記録されたデータを再生した場合、急峻
な磁界の変化があり再生出力電圧は磁界の変化率に比例
するので大きな正の再生出力電圧が得られる。T2 及
びT3 では電流駆動回路が動作して電流(I)がIm
axから徐々に0へ又は0から徐々にImaxへと変化
する為、磁界の変化も非常にゆるやかであるので再成し
た場合負及び正の小さな再成出力電圧が得られる。又T
4 ではスイチ(SW)がオフして電流がImaxから
0に急峻に変化する為、大きな負の再生出力電圧が得ら
れる。
書き込む為に図9に示した回路が用いられ、電源電圧端
子(Vcc)と電流駆動回路間にスイッチ(SW)と磁
気ヘッド(MH)が直列に接続されている。ここで、書
き込み回路の動作を図10も参照しながら説明しておく
。T1 ではスイッチ(SW)がオンして磁気ヘッド(
MH)に流れる電流(I)は0からImaxに急峻に変
化するので、磁気ヘッド(MH)における磁界も急峻に
変化し磁気テープにはこの急峻な磁界の変化が記録され
る。そしてこの記録されたデータを再生した場合、急峻
な磁界の変化があり再生出力電圧は磁界の変化率に比例
するので大きな正の再生出力電圧が得られる。T2 及
びT3 では電流駆動回路が動作して電流(I)がIm
axから徐々に0へ又は0から徐々にImaxへと変化
する為、磁界の変化も非常にゆるやかであるので再成し
た場合負及び正の小さな再成出力電圧が得られる。又T
4 ではスイチ(SW)がオフして電流がImaxから
0に急峻に変化する為、大きな負の再生出力電圧が得ら
れる。
【0003】以上説明したように、任意のタイミングで
スイッチ(SW)及び電流駆動回路を制御して磁気ヘッ
ド(MH)に流れる電流(I)の変化率を変化させ再生
出力の極性及び大きさを検出することにより、磁気テー
プ上に任意のデータを記録し、読み出すことが可能とな
っている。
スイッチ(SW)及び電流駆動回路を制御して磁気ヘッ
ド(MH)に流れる電流(I)の変化率を変化させ再生
出力の極性及び大きさを検出することにより、磁気テー
プ上に任意のデータを記録し、読み出すことが可能とな
っている。
【0004】前述した書き込み回路で用いられる電流駆
動回路として、従来図11に示したように、ドレインが
第1の接続点(3)に、ゲートが入力端子(IN)に、
ソースが第1の電源電圧端子(Vcc:以降Vccと記
す)に接続されたPチャネル型MOS−FET(P31
)と、ドレインが第1の接続点(3)に、ゲートが入力
端子(IN)に、ソースが第2の電源電圧端子(GND
:以降GNDと記す)に接続されたNチャネル型MOS
−FET(N31)と、ドレインが出力端子(OUT)
に、ゲートが抵抗素子(R31)を介して接続点1(3
)に、ソースがGNDに接続されたNチャネル型MOS
−FET(N32)のゲートとGND間に接続された容
量素子(C31)で構成された電流駆動回路が用いられ
ていた。
動回路として、従来図11に示したように、ドレインが
第1の接続点(3)に、ゲートが入力端子(IN)に、
ソースが第1の電源電圧端子(Vcc:以降Vccと記
す)に接続されたPチャネル型MOS−FET(P31
)と、ドレインが第1の接続点(3)に、ゲートが入力
端子(IN)に、ソースが第2の電源電圧端子(GND
:以降GNDと記す)に接続されたNチャネル型MOS
−FET(N31)と、ドレインが出力端子(OUT)
に、ゲートが抵抗素子(R31)を介して接続点1(3
)に、ソースがGNDに接続されたNチャネル型MOS
−FET(N32)のゲートとGND間に接続された容
量素子(C31)で構成された電流駆動回路が用いられ
ていた。
【0005】次に図12(A)も参照しながら動作の説
明をする。入力端子(IN)に印加された入力信号(I
N)がハイからロウに変化した場合、{PチャネルMO
S−FET(P31)のオン抵抗}<<R31となるよ
うに設定してあればNチャネルMOS−FET(N32
)のゲート電位(Cの電位:vcr)は(1)式で与え
られ、従ってNチャネル型MOS−FET(N32)が
飽和領域で動作している場合に流れる電流(I)が(2
−a)及び(2−b)式で与えられる。
明をする。入力端子(IN)に印加された入力信号(I
N)がハイからロウに変化した場合、{PチャネルMO
S−FET(P31)のオン抵抗}<<R31となるよ
うに設定してあればNチャネルMOS−FET(N32
)のゲート電位(Cの電位:vcr)は(1)式で与え
られ、従ってNチャネル型MOS−FET(N32)が
飽和領域で動作している場合に流れる電流(I)が(2
−a)及び(2−b)式で与えられる。
【0006】
【0007】(2−b)式より、抵抗素子(R31)及
び容量素子(C31)を大きな値に設定することで、電
流(I)が増加する場合の変化率を小さい値に設定でき
ることが分かる。
び容量素子(C31)を大きな値に設定することで、電
流(I)が増加する場合の変化率を小さい値に設定でき
ることが分かる。
【0008】一方入力端子(IN)に印加された入力信
号(IN)がロウからハイに変化した場合、{Nチャネ
ル型MOS−FET(N31)のオン抵抗}<<R31
となるように設定してあれば、vcfは(3)式で与え
られ、従ってNチャネル型MOS−FET(N32)が
飽和領域で動作している場合に流れる電流(I)は(4
−a)及び(4−b)式で与えられる。
号(IN)がロウからハイに変化した場合、{Nチャネ
ル型MOS−FET(N31)のオン抵抗}<<R31
となるように設定してあれば、vcfは(3)式で与え
られ、従ってNチャネル型MOS−FET(N32)が
飽和領域で動作している場合に流れる電流(I)は(4
−a)及び(4−b)式で与えられる。
【0009】
【0010】
【0011】(4−a)式より、抵抗素子(R31)及
び容量素子(C31)を大きな値に設定することで、電
流(I)が減少する場合の変化率も小さい値に設定でき
ることが分かる。
び容量素子(C31)を大きな値に設定することで、電
流(I)が減少する場合の変化率も小さい値に設定でき
ることが分かる。
【0012】以上説明したように、図11に示した回路
を用いれば電流の変化率を小さく設定可能な電流駆動回
路を構成できる。
を用いれば電流の変化率を小さく設定可能な電流駆動回
路を構成できる。
【0013】
【発明が解決しようとする課題】かかる従来の電流駆動
回路において、電流(I)が増加する場合の変化率の最
大値:(dI/dt)r・max及び電流(I)が減少
する場合の変化率の最大値:(dI/dt)f・max
を(2−b)式及び(4−a)式より求めると、(5)
式及び(6)式で与えられる。
回路において、電流(I)が増加する場合の変化率の最
大値:(dI/dt)r・max及び電流(I)が減少
する場合の変化率の最大値:(dI/dt)f・max
を(2−b)式及び(4−a)式より求めると、(5)
式及び(6)式で与えられる。
【0014】
【0015】ここで、|(dI/dt)f・max|と
(dI/dt)r・maxの比をとると(7)式が得ら
れる。
(dI/dt)r・maxの比をとると(7)式が得ら
れる。
【0016】
【0017】たとえば、Vcc=5[V],VIN=1
[V]の場合(7)式から上記比は5となる。
[V]の場合(7)式から上記比は5となる。
【0018】つまり、図11に示した従来の電流駆動回
路では常に電流が徐々に減少する場合の変化率の最大値
は電流が徐々に増加する場合の変化率の最大値の5倍と
なり、従って図12(B)に示したように電流(I)が
徐々に減少する場合(T2 )の再生出力電圧(負側の
ロウレベル)は電流(I)が徐々に増加する場合(T3
)の再生出力電圧(正側のロウレベル)の5倍となる
。
路では常に電流が徐々に減少する場合の変化率の最大値
は電流が徐々に増加する場合の変化率の最大値の5倍と
なり、従って図12(B)に示したように電流(I)が
徐々に減少する場合(T2 )の再生出力電圧(負側の
ロウレベル)は電流(I)が徐々に増加する場合(T3
)の再生出力電圧(正側のロウレベル)の5倍となる
。
【0019】このような再生出力を検出する場合、検出
レベルをハイレベルとロウレベルの中間に設定し、たと
えば図12(B)に示したように、正側の検出レベルは
T1 におけるハイレベルとT3 におけるロウレベル
の中間(VS1 )に設定し、負側の検出レベルはT2
におけるロウレベルとT4 におけるハイレベルの中
間(VS2 )に設定する。
レベルをハイレベルとロウレベルの中間に設定し、たと
えば図12(B)に示したように、正側の検出レベルは
T1 におけるハイレベルとT3 におけるロウレベル
の中間(VS1 )に設定し、負側の検出レベルはT2
におけるロウレベルとT4 におけるハイレベルの中
間(VS2 )に設定する。
【0020】しかし、通常正側のハイレベル(T1 期
間)と負側のハイレベル(T4 期間)は同一レベルで
あるが、前述したように正側のロウレベルと負側のロウ
レベルが異なる為、正側及び負側の検出レベルVS1
及びVS2 も異なり、正側と負側とではノイズマージ
ンが異なり動作が不安定であるという問題点があった。 又、異なる検出レベルを有する検出回路を構成する必要
があり、検出レベルの設定が煩雑になるという欠点もあ
る。
間)と負側のハイレベル(T4 期間)は同一レベルで
あるが、前述したように正側のロウレベルと負側のロウ
レベルが異なる為、正側及び負側の検出レベルVS1
及びVS2 も異なり、正側と負側とではノイズマージ
ンが異なり動作が不安定であるという問題点があった。 又、異なる検出レベルを有する検出回路を構成する必要
があり、検出レベルの設定が煩雑になるという欠点もあ
る。
【0021】尚、容量素子(C31)及び抵抗素子(R
31)を十分大きな値に設定して(ハイレベル)>>(
ロウレベル)となるようにすれば前述した問題点は回避
できるが、十分大きな値の容量素子や抵抗素子を構成す
る為には非常に大きな面積が必要であるという新たな問
題点が生じる。
31)を十分大きな値に設定して(ハイレベル)>>(
ロウレベル)となるようにすれば前述した問題点は回避
できるが、十分大きな値の容量素子や抵抗素子を構成す
る為には非常に大きな面積が必要であるという新たな問
題点が生じる。
【0022】
【課題を解決するための手段】本発明の電流駆動回路は
、ドレインが第1の接続点に、ゲートが入力端子に、ソ
ースが第1の電源電圧端子に接続された一導電型の第1
のMOS−FETと、ドレインが第1の抵抗素子を介し
て第1の接続点に、ゲートが入力端子に、ソースが第2
の電源電圧端子に接続された第1のMOS−FETと逆
導電型の第2のMOS−FETと、ドレインが出力端子
に、ゲートが第2の抵抗素子を介して第1の接続点に、
ソースが第2の電源電圧端子に接続された第1のMOS
−FETと逆導電型の第3のMOS−FETと、第3の
MOS−FETのゲートと第1の電源電圧端子若しくは
第2の電源電圧端子間に接続された容量素子で構成され
ている。
、ドレインが第1の接続点に、ゲートが入力端子に、ソ
ースが第1の電源電圧端子に接続された一導電型の第1
のMOS−FETと、ドレインが第1の抵抗素子を介し
て第1の接続点に、ゲートが入力端子に、ソースが第2
の電源電圧端子に接続された第1のMOS−FETと逆
導電型の第2のMOS−FETと、ドレインが出力端子
に、ゲートが第2の抵抗素子を介して第1の接続点に、
ソースが第2の電源電圧端子に接続された第1のMOS
−FETと逆導電型の第3のMOS−FETと、第3の
MOS−FETのゲートと第1の電源電圧端子若しくは
第2の電源電圧端子間に接続された容量素子で構成され
ている。
【0023】
【実施例】次に本発明について図面を参照して説明する
。
。
【0024】図1は本発明による第1の実施例を示す回
路図であり、ドレインが第1の接続点(1)に、ゲート
が入力端子(IN)に、ソースがVccに接続されたP
チャネル型MOS−FET(P11)と、ドレインが第
1の抵抗素子(R11)を介して第1の接続点(1)に
、ゲートが入力端子(IN)に、ソースがGNDに接続
されたNチャネル型MOS−FET(N11)と、ドレ
インが出力端子(OUT)にゲートが第2の抵抗素子(
R12)を介して第1の接続点(1)に、ソースがGN
Dに接続されたNチャネル型MOS−FET(N12)
と、Nチャネル型MOS−FET(N12)のゲートと
GND間に接続された容量素子(C11)で構成されて
いる。
路図であり、ドレインが第1の接続点(1)に、ゲート
が入力端子(IN)に、ソースがVccに接続されたP
チャネル型MOS−FET(P11)と、ドレインが第
1の抵抗素子(R11)を介して第1の接続点(1)に
、ゲートが入力端子(IN)に、ソースがGNDに接続
されたNチャネル型MOS−FET(N11)と、ドレ
インが出力端子(OUT)にゲートが第2の抵抗素子(
R12)を介して第1の接続点(1)に、ソースがGN
Dに接続されたNチャネル型MOS−FET(N12)
と、Nチャネル型MOS−FET(N12)のゲートと
GND間に接続された容量素子(C11)で構成されて
いる。
【0025】次に図2(A)も参照しながら動作の説明
をする。入力端子(IN)に印加された入力信号(IN
)がハイからロウに変化した場合、{Pチャネル型MO
S−FET(P11)のオン抵抗}<<R12となるよ
うに設定してあればNチャネル型MOS−FET(N1
2)のゲート電位(Aの電位:vAr)は(8)式で与
えられ、従ってNチャネル型MOS−FET(N12)
が飽和領域で動作している場合に流れる電流(I)は(
9−a)及び(9−b)式で与えられる。
をする。入力端子(IN)に印加された入力信号(IN
)がハイからロウに変化した場合、{Pチャネル型MO
S−FET(P11)のオン抵抗}<<R12となるよ
うに設定してあればNチャネル型MOS−FET(N1
2)のゲート電位(Aの電位:vAr)は(8)式で与
えられ、従ってNチャネル型MOS−FET(N12)
が飽和領域で動作している場合に流れる電流(I)は(
9−a)及び(9−b)式で与えられる。
【0026】
【0027】
【0028】一方、入力信号(IN)がロウからハイに
変化した場合、{Nチャネル型MOS−FET(N11
)のオン抵抗}<<(R11+R12)となるように設
定しておけばNチャネル型MOS−FET(N12)の
ゲート電位(Aの電位:vAf)は(10)式で与えら
れ、従ってNチャネル型MOS−FET(N12)が飽
和領域で動作している場合に流れる電流(I)は(11
−a)及び(11−b)で与えられる。
変化した場合、{Nチャネル型MOS−FET(N11
)のオン抵抗}<<(R11+R12)となるように設
定しておけばNチャネル型MOS−FET(N12)の
ゲート電位(Aの電位:vAf)は(10)式で与えら
れ、従ってNチャネル型MOS−FET(N12)が飽
和領域で動作している場合に流れる電流(I)は(11
−a)及び(11−b)で与えられる。
【0029】
【0030】以上説明したように,(9−b)式及び(
11−a)式から容量素子(C11)及び抵抗素子(R
11,R12)の値を任意に設定することで電流(I)
の変化率を任意に制御でき、従って電流(I)の変化率
を小さく設定することも容易である。
11−a)式から容量素子(C11)及び抵抗素子(R
11,R12)の値を任意に設定することで電流(I)
の変化率を任意に制御でき、従って電流(I)の変化率
を小さく設定することも容易である。
【0031】又図1に示された本発明に依る電流駆動回
路において、電流(I)が増加する場合の変化率の最大
値:(dI/dt)r・max及び電流(I)が減少す
る場合の変化率の最大値:(dI/dt)f・maxを
(9−b)式及び(11−a)式より求めると(12)
及び(13)式で与えられる。
路において、電流(I)が増加する場合の変化率の最大
値:(dI/dt)r・max及び電流(I)が減少す
る場合の変化率の最大値:(dI/dt)f・maxを
(9−b)式及び(11−a)式より求めると(12)
及び(13)式で与えられる。
【0032】
【0033】
【0034】ここで、|(dI/dt)f・max|と
(dI/dt)r・maxの比をとると(14)式が得
られる。
(dI/dt)r・maxの比をとると(14)式が得
られる。
【0035】
【0036】電流(I)が増加する場合の変化率の最大
値と電流(I)が減少する場合の変化率の最大値を等し
く設定する為には(15)式を満足すればよい。
値と電流(I)が減少する場合の変化率の最大値を等し
く設定する為には(15)式を満足すればよい。
【0037】
【0038】たとえば、Vcc=5[V],VTN=1
[V]の場合、(15)式よりR11=4R12を満足
するように抵抗値を設定すれば良い。
[V]の場合、(15)式よりR11=4R12を満足
するように抵抗値を設定すれば良い。
【0039】前述したように、電流(I)が徐々に減少
する場合の変化率の最大値と電流(I)が徐々に増加す
る場合の変化率の最大値を等しい値に設定でき、従って
第2−b図に示したように電流(I)が徐々に減少する
場合(T2 )の再生出力電圧(負側のロウレベル)と
電流(I)が徐々に増加する場合(T3 )の再生出力
電圧(正側のロウレベル)を等しい値に設定することが
可能となる。
する場合の変化率の最大値と電流(I)が徐々に増加す
る場合の変化率の最大値を等しい値に設定でき、従って
第2−b図に示したように電流(I)が徐々に減少する
場合(T2 )の再生出力電圧(負側のロウレベル)と
電流(I)が徐々に増加する場合(T3 )の再生出力
電圧(正側のロウレベル)を等しい値に設定することが
可能となる。
【0040】尚、図1において容量素子(C11)はN
チャネル型MOS−FET(N12)のゲートとGND
間に接続されているが、Nチャネル型MOS−FET(
N12)のゲートとVcc間に接続したとしても同様の
動作をすることは明らかであり、ここでの説明は省略す
る。
チャネル型MOS−FET(N12)のゲートとGND
間に接続されているが、Nチャネル型MOS−FET(
N12)のゲートとVcc間に接続したとしても同様の
動作をすることは明らかであり、ここでの説明は省略す
る。
【0041】図3は本発明による第2の実施例を示す回
路図であり、図1に示した本発明による電流駆動回路に
おいてNチャネル型MOS−FET(N12)のゲート
が第2の抵抗素子(R12)及び、ゲートに制御信号S
の反転信号が印加されたPチャネル型MOS−FET(
P12)とゲートに制御信号S1 が印加されたNチャ
ネル型MOS−FET(N13)で構成されたスイッチ
回路(SW1 )を介して第1の接続点(1)に接続さ
れ、容量素子(C11)が第2の抵抗素子(R12)と
スイッチ回路(SW1 )の接続点とGND間に接続さ
れると共に、ゲートに制御信号(S2 :以降S2 と
記す)が印加されVccとNチャネル型MOS−FET
(N12)のゲート間に接続されたPチャネル型MOS
−FET(P13)と、ゲートに制御信号(S3 :以
降S3 と記す)が印加されNチャネル型MOS−FE
T(N12)のゲートとGND間に接続されたNチャネ
ル型MOS−FET(N14)で構成されている。
路図であり、図1に示した本発明による電流駆動回路に
おいてNチャネル型MOS−FET(N12)のゲート
が第2の抵抗素子(R12)及び、ゲートに制御信号S
の反転信号が印加されたPチャネル型MOS−FET(
P12)とゲートに制御信号S1 が印加されたNチャ
ネル型MOS−FET(N13)で構成されたスイッチ
回路(SW1 )を介して第1の接続点(1)に接続さ
れ、容量素子(C11)が第2の抵抗素子(R12)と
スイッチ回路(SW1 )の接続点とGND間に接続さ
れると共に、ゲートに制御信号(S2 :以降S2 と
記す)が印加されVccとNチャネル型MOS−FET
(N12)のゲート間に接続されたPチャネル型MOS
−FET(P13)と、ゲートに制御信号(S3 :以
降S3 と記す)が印加されNチャネル型MOS−FE
T(N12)のゲートとGND間に接続されたNチャネ
ル型MOS−FET(N14)で構成されている。
【0042】次に図4も参照しながら動作の説明をする
。S1 をロウに設定してスイッチ回路(SW1 )を
オフさせ、S2 及びS3 をハイからロウに変化させ
るとPチャネル型MOS−FET(P13)がオンする
と共にNチャネル型MOS−FETがオフしてAの電位
がGNDからVccとなり、Nチャネル型MOS−FE
T(N12)に流れる電流(I)は0からImaxに急
峻に変化し、一方S2 及びS3 をロウからハイに変
化させるとPチャネル型MOS−FET(P12)がオ
フすると共にNチャネル型MOS−FET(N13)が
オンしてAの電位がVccからGNDとなり、Nチャネ
ル型MOS−FET(N12)に流れる電流(I)はI
maxから0に急峻に変化する。そして電流(I)が急
峻に変化した場合、図2(B)のT1 およびT4 で
示したように正側及び負側のハイレベルを書き込むこと
が可能となる。
。S1 をロウに設定してスイッチ回路(SW1 )を
オフさせ、S2 及びS3 をハイからロウに変化させ
るとPチャネル型MOS−FET(P13)がオンする
と共にNチャネル型MOS−FETがオフしてAの電位
がGNDからVccとなり、Nチャネル型MOS−FE
T(N12)に流れる電流(I)は0からImaxに急
峻に変化し、一方S2 及びS3 をロウからハイに変
化させるとPチャネル型MOS−FET(P12)がオ
フすると共にNチャネル型MOS−FET(N13)が
オンしてAの電位がVccからGNDとなり、Nチャネ
ル型MOS−FET(N12)に流れる電流(I)はI
maxから0に急峻に変化する。そして電流(I)が急
峻に変化した場合、図2(B)のT1 およびT4 で
示したように正側及び負側のハイレベルを書き込むこと
が可能となる。
【0043】尚、S1 をハイに設定してスイッチ回路
(SW1 )をオンさせると共にS2 をハイに、S3
をロウに設定してPチャネル型MOS−FET(P1
3)及びNチャネル型MOS−FET(N14)をオフ
させた場合、前述した第1の実施例と同様の動作で正側
及び負側のロウレベルを書き込むことができることが明
らかであるので、ここでの詳しい説明は省略する。
(SW1 )をオンさせると共にS2 をハイに、S3
をロウに設定してPチャネル型MOS−FET(P1
3)及びNチャネル型MOS−FET(N14)をオフ
させた場合、前述した第1の実施例と同様の動作で正側
及び負側のロウレベルを書き込むことができることが明
らかであるので、ここでの詳しい説明は省略する。
【0044】つまり、図3に示した電流駆動回路では、
正側及び負側のロウレベルを書き込むことが可能で等し
い値の正側のロウレベルと負側のロウレベルが得られ、
さらに正側及び負側のハイレベルも書き込むことが可能
となっている。
正側及び負側のロウレベルを書き込むことが可能で等し
い値の正側のロウレベルと負側のロウレベルが得られ、
さらに正側及び負側のハイレベルも書き込むことが可能
となっている。
【0045】尚、正側のハイレベルを書き込む必要のな
い場にはPチャネル型MOS−FET(P13)を省略
することが、又負側のハイレベルを書き込む必要のない
場合にはNチャネル型MOS−FET(N14)を省略
することが可能である。
い場にはPチャネル型MOS−FET(P13)を省略
することが、又負側のハイレベルを書き込む必要のない
場合にはNチャネル型MOS−FET(N14)を省略
することが可能である。
【0046】図5は本発明による第3の実施例を示す回
路図であり、図1に示した本発明による第1の実施例に
おいて、Pチャネル型MOS−FETをNチャネル型M
OS−FETに、Nチャネル型MOS−FETをPチャ
ネル型MOS−FETに、VccをGNDに、GNDを
Vccにそれぞれ書き換えたもので、ドレインが第1の
抵抗素子(R21)を介して第1の接続点(2)に、ゲ
ートが入力端子(IN)に、ソースがVccに接続され
たPチャネル型MOS−FET(P21)と、ドレイン
が第1の接続点(2)に、ゲートが入力端子(IN)に
、ソースがGNDに接続されたNチャネル型MOS−F
ET(N21)と、ドレインが出力端子(OUT)に、
ゲートが第2の抵抗素子(R22)を介して第1の接続
点(2)に、ソースがVccに接続されたPチャネル型
MOS−FET(P22)と、Pチャネル型MOS−F
ET(P22)のゲートとGND間に接続された容量素
子(C21)で構成されている。
路図であり、図1に示した本発明による第1の実施例に
おいて、Pチャネル型MOS−FETをNチャネル型M
OS−FETに、Nチャネル型MOS−FETをPチャ
ネル型MOS−FETに、VccをGNDに、GNDを
Vccにそれぞれ書き換えたもので、ドレインが第1の
抵抗素子(R21)を介して第1の接続点(2)に、ゲ
ートが入力端子(IN)に、ソースがVccに接続され
たPチャネル型MOS−FET(P21)と、ドレイン
が第1の接続点(2)に、ゲートが入力端子(IN)に
、ソースがGNDに接続されたNチャネル型MOS−F
ET(N21)と、ドレインが出力端子(OUT)に、
ゲートが第2の抵抗素子(R22)を介して第1の接続
点(2)に、ソースがVccに接続されたPチャネル型
MOS−FET(P22)と、Pチャネル型MOS−F
ET(P22)のゲートとGND間に接続された容量素
子(C21)で構成されている。
【0047】次に図6も参照しながら動作の説明をする
。入力信号(IN)がロウからハイに変化した場合、{
Nチャネル型MOS−FET(N21)のオン抵抗}<
<R22となるように設定してあればBの電位:vBf
は(16)式で与えられ、従ってPチャネル型MOS−
FET(P22)が飽和領域で動作している場合に流れ
る電流(I)は(17−a)及び(17−b)式で与え
られる。
。入力信号(IN)がロウからハイに変化した場合、{
Nチャネル型MOS−FET(N21)のオン抵抗}<
<R22となるように設定してあればBの電位:vBf
は(16)式で与えられ、従ってPチャネル型MOS−
FET(P22)が飽和領域で動作している場合に流れ
る電流(I)は(17−a)及び(17−b)式で与え
られる。
【0048】
【0049】
【0050】一方、入力信号(IN)がハイからロウに
変化した場合{Pチャネル型MOS−FET(P21)
のオン抵抗}<<(R21+R22)となるように設定
してあれば、Bの電位:vBrは(18)式で与えられ
、従ってPチャネル型MOS−FET(P22)が飽和
領域で動作している場合に流れる電流(I)は(19−
a)及び(19−b)式で与えられる。
変化した場合{Pチャネル型MOS−FET(P21)
のオン抵抗}<<(R21+R22)となるように設定
してあれば、Bの電位:vBrは(18)式で与えられ
、従ってPチャネル型MOS−FET(P22)が飽和
領域で動作している場合に流れる電流(I)は(19−
a)及び(19−b)式で与えられる。
【0051】
【0052】以上説明したように、(17−b)式及び
(19−a)式から容量素子(C21)及び抵抗素子(
R21,R22)の値を任意に設定することで電流(I
)の変化率を任意に制御でき、従って電流(I)の変化
率を小さく設定することも容易である。
(19−a)式から容量素子(C21)及び抵抗素子(
R21,R22)の値を任意に設定することで電流(I
)の変化率を任意に制御でき、従って電流(I)の変化
率を小さく設定することも容易である。
【0053】又、電流(I)が増加する場合の変化率の
最大値:(dI/dt)r・max及び電流(I)が減
少する場合の変化率の最大値:(dI/dt)f・ma
xを(17−b)式及び(19−a)式より求めると(
20)式及び(21)式で与えられ、電流(I)が増加
する場合の変化率の最大値と電流(I)が減少する場合
の変化率の最大値を等しく設定する為には(22)式を
満足するようにR21及びR22の値を設定すれば良い
。
最大値:(dI/dt)r・max及び電流(I)が減
少する場合の変化率の最大値:(dI/dt)f・ma
xを(17−b)式及び(19−a)式より求めると(
20)式及び(21)式で与えられ、電流(I)が増加
する場合の変化率の最大値と電流(I)が減少する場合
の変化率の最大値を等しく設定する為には(22)式を
満足するようにR21及びR22の値を設定すれば良い
。
【0054】
【0055】前述したように、図5に示した電流駆動回
路においても電流が徐々に増加する場合の変化率の最大
値と、電流が徐々に減少する場合の変化率の最大値を等
しい値に設定でき、従って正側のロウレベルと負側のロ
ウレベルを等しい値に設定することが可能である。
路においても電流が徐々に増加する場合の変化率の最大
値と、電流が徐々に減少する場合の変化率の最大値を等
しい値に設定でき、従って正側のロウレベルと負側のロ
ウレベルを等しい値に設定することが可能である。
【0056】図7は本発明による第4の実施例を示す回
路図であり、図5に示した本発明による電流駆動回路に
おいて、Pチャネル型MOS−FET(P22)のゲー
トが第2の抵抗素子(R22)及び、Pチャネル型MO
S−FET(P23)とNチャネル型MOS−FET(
N22)で構成されたスイッチ回路(SW2 )を介し
て第1の接続点(2)に接続され、容量素子(C21)
が第2の抵抗素子(R22)とスイッチ回路(SW2
)の接続点とGND間に接続されると共に、ゲートにS
2 が印加されVccとPチャネル型MOS−FET(
P22)のゲート間に接続されたPチャネル型MOS−
FET(P24)で構成されている。
路図であり、図5に示した本発明による電流駆動回路に
おいて、Pチャネル型MOS−FET(P22)のゲー
トが第2の抵抗素子(R22)及び、Pチャネル型MO
S−FET(P23)とNチャネル型MOS−FET(
N22)で構成されたスイッチ回路(SW2 )を介し
て第1の接続点(2)に接続され、容量素子(C21)
が第2の抵抗素子(R22)とスイッチ回路(SW2
)の接続点とGND間に接続されると共に、ゲートにS
2 が印加されVccとPチャネル型MOS−FET(
P22)のゲート間に接続されたPチャネル型MOS−
FET(P24)で構成されている。
【0057】次に図8も参照しながら動作の説明をして
おく。S1 をハイに設定してスイッチ回路(SW2
)をオンさせると共にS2をハイに設定した場合、前述
したように入力信号(IN)をロウからハイに変化させ
るとPチャネル型MOS−FET(P22)に流れる電
流(I)は徐々に増加する。勿論、入力信号(IN)を
ハイからロウに変化させた場合には電流(I)は徐々に
減少し、電流が増加する場合の変化率の最大値と電流が
減少する場合の変化率の最大値を等しい値に設定できる
ことも説明済であり、ここでの説明は省略する。
おく。S1 をハイに設定してスイッチ回路(SW2
)をオンさせると共にS2をハイに設定した場合、前述
したように入力信号(IN)をロウからハイに変化させ
るとPチャネル型MOS−FET(P22)に流れる電
流(I)は徐々に増加する。勿論、入力信号(IN)を
ハイからロウに変化させた場合には電流(I)は徐々に
減少し、電流が増加する場合の変化率の最大値と電流が
減少する場合の変化率の最大値を等しい値に設定できる
ことも説明済であり、ここでの説明は省略する。
【0058】次にS1 をロウに設定してスイッチ回路
(SW2 )をオフさせると共にS2 をロウにした場
合、Pチャネル型MOS−FET(P24)がオンして
Bの電位が急峻にロウからハイになり、Pチャネル型M
OS−FET(P22)がオフする。従ってPチャネル
型MOS−FET(P22)に流れる電流(I)がIm
axから0に急峻に変化し、負側のハイレベルが書き込
める。
(SW2 )をオフさせると共にS2 をロウにした場
合、Pチャネル型MOS−FET(P24)がオンして
Bの電位が急峻にロウからハイになり、Pチャネル型M
OS−FET(P22)がオフする。従ってPチャネル
型MOS−FET(P22)に流れる電流(I)がIm
axから0に急峻に変化し、負側のハイレベルが書き込
める。
【0059】
【発明の効果】以上説明したように本発明の電流駆動回
路は、負側のロウレベルと正側のロウレベルを等しい値
に設定できるので、第2−b図に示したように正側及び
負側の検出レベル(VS1 )が同一の値となり、正側
と負側のノイズマージンも等しく動作が安定であるとい
う効果を有する。さらに、一種類の検出レベル(VS1
)を有する検出回路で正側及び負側の検出が可能とな
るという効果もある。
路は、負側のロウレベルと正側のロウレベルを等しい値
に設定できるので、第2−b図に示したように正側及び
負側の検出レベル(VS1 )が同一の値となり、正側
と負側のノイズマージンも等しく動作が安定であるとい
う効果を有する。さらに、一種類の検出レベル(VS1
)を有する検出回路で正側及び負側の検出が可能とな
るという効果もある。
【図1】第1実施例の回路図である。
【図2】本実施例のタイミングチャートである。
【図3】第2実施例の回路図である。
【図4】本実施例のタイミングチャートである。
【図5】第3実施例の回路図である。
【図6】本実施例のタイミングチャートである。
【図7】第4実施例の回路図である。
【図8】本実施例のタイミングチャートである。
【図9】磁気書き込み回路図である。
【図10】図9のタイミングチャートである。
【図11】従来回路図である。
【図12】本回路のタイミングチャートである。
Claims (2)
- 【請求項1】 ドレインが第1の接続点に、ゲートが
入力端子に、ソースが第1の電源電圧端子に接続された
一導電型の第1のMOS−FETと、ドレインが第1の
抵抗素子を介して前記第1の接続点に、ゲートが前記入
力端子に、ソースが第2の電源電圧端子に接続された前
記第1のMOS−FETと逆導電型の第2のMOS−F
ETと、ドレインが出力端子に、ゲートが第2の抵抗素
子を介して前記第1の接続点に、ソースが前記第2の電
源電圧端子に接続された前記第1のMOS−FETと逆
導電型の第3のMOS−FETと、前記第3のMOS−
FETのゲートと前記第1の電源電圧端子若しくは第2
の電源電圧端子間に接続された容量素子とを有すること
を特徴とする電流駆動回路。 - 【請求項2】 前記第3のMOS−FETにおいて、
ゲートが前記第2の抵抗素子及びスイッチ回路を介して
前記第1の接続点に接続され、前記容量素子が前記第2
の抵抗素子と前記スイッチ回路の接続点と前記第1の電
源電圧端子若しくは第2の電源電圧端子間に接続される
と共に、ゲートに第1の制御信号が印加された前記第1
のMOS−FETと同一導電型の第4のMOS−FET
を前記第3のMOS−FETのゲートと前記第1の電源
電圧端子間に接続するか、若しくはゲートに第2の制御
信号が印加された前記第1のMOS−FETと逆導電型
の第5のMOS−FETを前記第3のゲートを前記第2
の電源電圧端子間に接続するか、若しくは前記第4のM
OS−FETを前記第3のMOS−FETのゲートと前
記第1の電源電圧端子間に接続すると共に前記第5のM
OS−FETを前記第3のMOS−FETのゲートと前
記第2の電源電圧端子間に接続して構成されたことを特
徴とする請求項1記載の電流駆動回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3034310A JP2932722B2 (ja) | 1991-02-28 | 1991-02-28 | 電流駆動回路 |
DE69219188T DE69219188T2 (de) | 1991-02-28 | 1992-02-27 | Schaltung zur Stromsteuerung |
EP92103374A EP0501481B1 (en) | 1991-02-28 | 1992-02-27 | Current control circuit |
US07/843,553 US5281870A (en) | 1991-02-28 | 1992-02-28 | Current controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3034310A JP2932722B2 (ja) | 1991-02-28 | 1991-02-28 | 電流駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04273613A true JPH04273613A (ja) | 1992-09-29 |
JP2932722B2 JP2932722B2 (ja) | 1999-08-09 |
Family
ID=12410591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3034310A Expired - Fee Related JP2932722B2 (ja) | 1991-02-28 | 1991-02-28 | 電流駆動回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5281870A (ja) |
EP (1) | EP0501481B1 (ja) |
JP (1) | JP2932722B2 (ja) |
DE (1) | DE69219188T2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9414261D0 (en) * | 1994-07-14 | 1994-08-31 | Motorola Gmbh | MOS N-channel transistor protection |
JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
US5514995A (en) * | 1995-01-30 | 1996-05-07 | Micrel, Inc. | PCMCIA power interface |
DE69521028T2 (de) * | 1995-03-29 | 2001-09-06 | Agilent Technologies Inc | Vortreiberschaltung zum rauscharmen Schalten hoher Ströme in einer Last |
US5650744A (en) * | 1996-02-20 | 1997-07-22 | Vlsi Technology, Inc. | Charge neutralizing system for circuits having charge injection problems and method therefor |
DE10064123B4 (de) | 2000-12-21 | 2004-11-18 | Infineon Technologies Ag | Schaltungsanordnung zur Ansteuerung eines Halbleiterschaltelements |
US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
US20040246039A1 (en) * | 2003-06-03 | 2004-12-09 | Chi-Ming Hsiao | Switched capacitor circuit capable of minimizing clock feedthrough effect in a voltage controlled oscillator circuit |
JP2008193144A (ja) * | 2007-01-31 | 2008-08-21 | Mitsumi Electric Co Ltd | サーマルヘッド駆動回路 |
JP2008306618A (ja) * | 2007-06-11 | 2008-12-18 | Nissan Motor Co Ltd | 電圧駆動型素子を駆動するための駆動回路 |
US8525575B2 (en) * | 2010-11-12 | 2013-09-03 | Fairchild Semiconductor Corporation | Pass transistor capacitance and jitter reduction |
FR2985115B1 (fr) * | 2011-12-21 | 2014-03-07 | Continental Automotive France | Commande d'une charge inductive avec mecanisme de reduction de courant sensible a la temperature |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01240013A (ja) * | 1988-03-22 | 1989-09-25 | Hitachi Ltd | 半導体集積回路装置 |
JPH0292017A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 出力回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5453955A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Driving circuit |
JPS592221A (ja) * | 1982-06-28 | 1984-01-07 | Canon Inc | 薄膜磁気ヘツド |
GB2163589B (en) * | 1984-07-20 | 1987-11-25 | Victor Company Of Japan | Control system for controlling multi-track recording head device |
KR900004191B1 (ko) * | 1987-03-18 | 1990-06-18 | 삼성전자 주식회사 | Rc시정수를 이용한 가변 클럭 지연회로 |
JPH01276402A (ja) * | 1988-04-26 | 1989-11-07 | Mitsubishi Electric Corp | 磁気記録再生装置 |
JP2736789B2 (ja) * | 1988-09-24 | 1998-04-02 | 三菱電機株式会社 | ドライバ回路装置 |
US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
US5120999A (en) * | 1991-02-08 | 1992-06-09 | Texas Instruments Incorporated | Output-buffer noise-control circuit |
US5120992A (en) * | 1991-07-03 | 1992-06-09 | National Semiconductor Corporation | CMOS output driver with transition time control circuit |
-
1991
- 1991-02-28 JP JP3034310A patent/JP2932722B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-27 DE DE69219188T patent/DE69219188T2/de not_active Expired - Fee Related
- 1992-02-27 EP EP92103374A patent/EP0501481B1/en not_active Expired - Lifetime
- 1992-02-28 US US07/843,553 patent/US5281870A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01240013A (ja) * | 1988-03-22 | 1989-09-25 | Hitachi Ltd | 半導体集積回路装置 |
JPH0292017A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 出力回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2932722B2 (ja) | 1999-08-09 |
EP0501481B1 (en) | 1997-04-23 |
DE69219188D1 (de) | 1997-05-28 |
US5281870A (en) | 1994-01-25 |
DE69219188T2 (de) | 1997-11-20 |
EP0501481A2 (en) | 1992-09-02 |
EP0501481A3 (en) | 1993-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5297024A (en) | Voice coil driver with variable gain in seek and track-follow modes | |
US6580326B2 (en) | High-bandwidth low-voltage gain cell and voltage follower having an enhanced transconductance | |
JPH04273613A (ja) | 電流駆動回路 | |
US7994839B1 (en) | Level shifter with boost and attenuation programming | |
JPH06195616A (ja) | データ書込み回路 | |
JP4773258B2 (ja) | 自動スイッチング機能を備えた電力増幅器 | |
US5841321A (en) | Amplifying circuit using offset value variable circuit | |
US6721117B2 (en) | Read/write system with reduced write-to-read transition recovery time independent from input voltage and input current offset | |
US20020109548A1 (en) | Power amplifying circuit | |
JP2595806B2 (ja) | 磁気ディスク装置のリード・ライトアンプ回路 | |
US6920002B2 (en) | Reproducing amplifier and magnetic recording and reproducing apparatus employing the reproducing amplifier | |
JP2001036361A (ja) | 電子ボリューム | |
US20020181135A1 (en) | Current bias circuit used in magnetic-signal detection head | |
JPS62285296A (ja) | 出力バツフア回路 | |
JP3140399B2 (ja) | 演算増幅器を有する回路装置 | |
JP2682424B2 (ja) | 差動スイッチ回路 | |
US20050068095A1 (en) | Low pass filter | |
JPH03207091A (ja) | 内部電源電圧降圧回路 | |
US6882491B2 (en) | Dual mode write driver providing both voltage and current mode operation | |
US20100013569A1 (en) | System and method for providing a pulse-width modulated signal to an output system | |
JPS587190A (ja) | エンベロ−プ発生回路 | |
WO2022234244A1 (en) | Circuitry for driving a load | |
JP2006079471A (ja) | 電流制御回路,半導体装置及び撮像装置 | |
JP2573583B2 (ja) | ブリツジ励起回路とその駆動方法 | |
JP2000278056A (ja) | Cmos−tha型増幅器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |
|
LAPS | Cancellation because of no payment of annual fees |