JP2006079471A - 電流制御回路，半導体装置及び撮像装置 - Google Patents

Abstract

【課題】
ホール素子等の負荷に正確かつ微小なステップ幅で電流量を調整し、電流制御素子のバイアス電圧の圧縮を生じずさせず、かつＰＭＯＳといった電流制御素子を動作させるための制御電圧を分圧する必要のない電流制御回路の提供
【解決手段】
負荷への電流を制御する第一の電流制御素子と、
前記第一の電流制御素子の制御端子に制御端子が接続された第二の電流制御素子と、
前記第二の電流制御素子のグランド側の端子とグランドとの間に接続されたインピーダンス素子と、
前記第二の電流制御素子のグランド側の端子と前記インピーダンス素子との間に第一の入力端子が接続され、第二の入力端子には前記負荷への電流量を調整するための制御信号が入力され、出力が前記第一の電流制御素子及び前記第二の電流制御素子の共通接続点に接続されたオペアンプとからなることを特徴とする電流制御回路。
【選択図】図３

Description

本発明は電流制御回路，半導体装置及びそれを用いた撮像装置に係るものであり、ズーム、フォーカス、アイリスといった撮像装置のレンズ制御のためのアクチュエータとして用いられるモータの制御を的確に行なうことを目的とする。

撮像装置のレンズ制御を行うためのモータに使用されるコイルの位相情報を取得するためにはホール素子が用いられ、ホール素子が受けた磁界の変化によりホール素子が検出して出力する電圧の大きさを決定するホール素子の感度は、ホール素子に流す電流量を調整することによって行われる。しかしホール素子の特性は製品ごとの絶対ばらつきが大きく、また、気温などの外部環境によっても特性が変化するため、ホール素子特性を一定に保つため、電源立ち上げ時毎にホール素子に流す電流量を調整する必要がある。

従来のホール素子に流す電流量の調整方法について説明する。従来は、図１に示すように、撮像装置のＣＰＵから所望の電流をホール素子６に流すための制御信号であるデジタル信号がＤＡＣ（デジタル／アナログ変換器）７へと入力され、ＤＡＣ７によりアナログ量に変換されたＤＡＣ７の出力である制御信号はインピーダンス素子の一つである抵抗Ｒ１と抵抗Ｒ２によって分圧されてオペアンプ４へと入力され、オペアンプ４の出力が電流制御素子としてのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）５のゲート電圧であることから、撮像装置のＣＰＵからのデジタル信号によってＮＭＯＳ５のゲート電圧を調整してホール素子６に流す電流量の調整を行っていた。

ＮＭＯＳ５が飽和領域で動作する場合は、ＮＭＯＳ５のゲート電圧をＶｇ、ＮＭＯＳ５のゲート・ソース間の電圧をＶｇｓ，ＮＭＯＳ５のドレイン・ソース間に流れる電流をＩｄｓ、抵抗Ｒ３の抵抗値をＲ３Ωとすると、
Ｖｇ＝Ｖｇｓ＋Ｒ３Ω×Ｉｄｓ・・・（式１）
となる。飽和領域ではトランジスタの基本動作方程式が
Ｉｄｓ＝Ｋ（Ｖｇｓ−Ｖｔ）^２・・・（式２）（Ｋ：定数）
であることから、式１，２より
Ｖｇ＝Ｖｇｓ＋Ｒ３Ω×Ｋ（Ｖｇｓ−Ｖｔ）^２・・・（式３）
となり、Ｖｇ、Ｒ３Ω、Ｖｔが定数であることからＶｇｓが算出される。ここで（式１）においてＲ３Ω×Ｉｄｓが点Ａの電位ＶＡであるので、ＮＭＯＳ５のゲート電圧によって定まる点Ａの電位ＶＡと抵抗Ｒ３とによってホール素子６の電流量が決定される。

次に、抵抗Ｒ３がＮＭＯＳ５のソース側に接続される必要性について述べる。上述したとおり、負荷であるホール素子６の電流量は点Ａの電位ＶＡと抵抗Ｒ３の抵抗値Ｒ３Ωとによって決定されるが、点Ａでの電流値をIとするとＩ＝（ＶＡ／Ｒ３Ω）であり、前記のとおりホール素子は急峻な特性を持つので微小な電流のステップ幅で制御することから抵抗Ｒ３はホール素子に流す電流量を調整するために必要であり、またある程度大きな抵抗値を持たせる必要がある。

次に、撮像装置のＣＰＵからのデジタル信号を分圧（同図においては抵抗Ｒ１と抵抗Ｒ２による分圧）する必要性について述べる。ＤＡＣ７の直線性を精度良く動作させるためには、ＤＡＣ７の電源電圧８（ＡＶＤＤ）が大きいほうがミスコードが生じないので好ましいが、ホール素子６は感度が良く急峻な特性をもつことから微小な電流のステップ幅で制御するので、抵抗Ｒ３の抵抗値をＲ３Ωとし、点Ａの電流値をＩとするとＩ＝（ＶＡ／Ｒ３Ω）なので微小な電流のステップ幅で制御するためにはＤＡＣ７の出力電圧のステップ幅を分圧し、ホール素子６の制御に適した電圧にレベルシフトする必要があるのでＤＡＣ７の出力電圧を分圧している。

次に、抵抗Ｒ３により生ずる問題と、抵抗Ｒ１と抵抗Ｒ２による分圧を行うことによって生ずる問題を述べる。ホール素子６に電流を多く流そうとすると、抵抗Ｒ３に流れる電流によって発生する電圧により点Ａの電位ＶＡが上昇してＮＭＯＳ５のドレイン・ソース間の電圧（Ｖｄｓ）が圧縮される。ＮＭＯＳ５のドレイン側の電圧から抵抗Ｒ３を介してグランドまでの電位は、ホール素子６が接続されているので、ＮＭＯＳ５のドレイン側の電位は電源電圧８より低くならざるを得ないので、（ここでは説明の簡単のためＮＭＯＳ５のドレイン側から抵抗Ｒ３を介してグランドまでの電位を電源電圧８の２分の１である１／２ＡＶＤＤに固定する必要があると想定する）、図２に示すように、抵抗Ｒ３によって生じる電圧ＶＲが大きくなることによってＮＭＯＳ５を飽和領域で動作させるため必要なＶｄｓが圧縮されることとなり、飽和状態で動作させなければならないＮＭＯＳ５が非飽和状態での動作になってしまうことから、ＤＡＣ７の出力電圧の出力範囲の一部しかホール素子６に流す電流量を調整するための点Ａの電位ＶＡの可変幅として利用できなくなる。つまり、抵抗Ｒ３は、ホール素子６に流す電流量を調整するためにＮＭＯＳ５のソース側についていることは必要であるが（段落４乃至６参照）、電流発生時にＮＭＯＳ５のＶｄｓを圧縮してしまうこととなりホール素子の電流量を決定する電圧ＶＡの可変幅を大きく取ることができないこととなる（以上を問題ａ）。
また抵抗Ｒ１と抵抗Ｒ２によって分圧を行うと、図２（同図において、（１）は図１の従来の電流制御回路の縮小図、（２）はＤＡＣ７の出力電圧のうち使用できる電圧の出力範囲を示すためのグラフ、（３）はオペアンプ４への入力電圧とオペアンプ４のオフセットの関係を示すグラフ、
（４）は電源電圧８（ＡＶＤＤ）からグランド（ＧＮＤ）までの間で発生する電圧を示すためのグラフである）に示すように、ＤＡＣ７の出力電圧がオペアンプ４への入力の際には抵抗Ｒ１と抵抗Ｒ２によって分圧されるが、オペアンプ４のオフセット電圧（図２のグラフ（３）に示すアンプオフセット）は圧縮されないのでオペアンプ４のオフセット電圧は無視することができないこととなる。しかもＤＡＣ７の出力電圧のステップ幅はほぼ
（（ＡＶＤＤ−ＤＡＣ７のオフセット電圧）／撮像装置のＣＰＵからのデジタル信号数）
であり、減電時においては撮像装置のＣＰＵからの強度操作レベル数を小さな電源電圧でＤＡ変換（デジタル／アナログ変換）を行う必要があるため、ＤＡＣ７の出力電圧のステップ幅も小さくなるので、ＤＡＣ７の出力がミスコードによる直線性を失ったものとなってしまい、さらにそれを抵抗分割すると抵抗によるばらつきが生じることから、撮像装置のＣＰＵからのデジタル信号を正確にＮＭＯＳ５のゲート電圧に加えることができないこととなる（以上を問題ｂ）。

本発明は従来の前記実情に鑑み、従来の技術に内在する前記の問題ａ，ｂを解消する為になされたものであり、第１の目的はホール素子等の負荷に正確かつ微小なステップ幅で電流量を調整し、ホール素子に接続された電流制御素子のバイアス電圧の圧縮を生じずさせず、かつＮＭＯＳといった電流制御素子を動作させるための制御電圧を分圧する必要のない電流制御回路の提供であり、第２の目的は前述の電流制御回路を用いた半導体装置を提供することであり、第３の目的は前述の半導体装置を搭載した撮像装置の提供である。

本発明の第一の目的は請求項１記載の発明である、
負荷への電流を制御する第一の電流制御素子と、
前記第一の電流制御素子の制御端子に制御端子が接続された第二の電流制御素子と、
前記第二の電流制御素子のグランド側の端子とグランドとの間に接続されたインピーダンス素子と、
前記第二の電流制御素子のグランド側の端子と前記インピーダンス素子との間に第一の入力端子が接続され、第二の入力端子には前記負荷への電流量を調整するための制御信号が入力され、出力が前記第一の電流制御素子及び前記第二の電流制御素子の共通接続点に接続されたオペアンプとからなることを特徴とする電流制御回路によって達成される。

本発明の第一の目的は請求項２記載の発明である、
前記電流制御素子がＰＭＯＳであることを特徴とする、請求項１記載の電流制御回路によって達成される。

本発明の第一の目的は請求項３記載の発明である、
ドレインに接続された負荷への電流を制御する第一のＰＭＯＳと、
前記第一のＰＭＯＳのゲートに、ゲートが接続された第二のＰＭＯＳと、
前記第二のＰＭＯＳのドレインとグランドとの間に接続された抵抗と、
前記第二のＰＭＯＳのドレインと前記抵抗との間に第一の入力端子が接続され、第二の入力端子には前記負荷への電流量を調整するための制御信号が入力され、出力が前記第一のＰＭＯＳ及び第二のＰＭＯＳのゲートの共通接続点に接続されたオペアンプとからなることを特徴とする電流制御回路によって達成される。

本発明の第一の目的は請求項４記載の発明である、
前記負荷がホール素子であることを特徴とする、請求項１乃至請求項３のいずれかに記載の電流制御回路によって達成される。

本発明の第１の目的は請求項５記載の発明である、
ＤＡＣからの出力により電流制御素子の制御端子の電位を調整することによりホール素子に流す電流量を調整する電流調整回路において、ホール素子に流す電流量を調整するのに用いるインピーダンス素子を、ホール素子と電流制御素子とを含む直列接続体とは異なる直列接続体に設けたことを特徴とする電流制御回路によって達成される。

本発明の第１の目的は請求項６記載の発明である、
前記オペアンプにはＤＡＣからの出力が入力されることを特徴とする、請求項１乃至請求項４のいずれかに記載の電流制御回路によって達成される。

本発明の第２の目的は請求項７記載の発明である、
請求項１乃至請求項６のいずれかに記載の電流制御回路を備えることを特徴とする半導体装置によって達成される。

本発明の第３の目的は請求項８記載の発明である、
請求項７記載の半導体装置と、前記半導体装置に接続されたホール素子とを備えることを特徴とする撮像装置によって達成される。

ＤＡＣを経た撮像装置のＣＰＵからの出力信号を分圧する必要がなく、ホール素子に流す電流量を減電時においても正確に制御でき、ホール素子に接続する電源電圧を従来に比して大きくとる必要のない低電圧動作を実現する。

本発明は、図３に示すようにＤＡＣ１５の出力がオペアンプ１４の反転入力端子へと入力され、電源電圧１７から抵抗Ｒ１１に流れる電流により発生する電圧によって決まる点Ｂの電位がオペアンプ１４の非反転入力端子へ入力され、オペアンプ１４の両端子への入力信号によりオペアンプ１４の出力電圧が制御される。オペアンプ１４の出力電圧はＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）１２のゲートへ接続されており、オペアンプ１４の出力電圧、すなわちＰＭＯＳ１２のゲート電圧によって抵抗Ｒ１１に流れる電流量が決定され、電源電圧（ＡＶＤＤ）１７と、抵抗Ｒ１１に流れる電流によって発生する電圧（ＶＲ２）と、ＰＭＯＳ１２のドレイン・ソース間の電位によってオペアンプ１４の非反転入力端子の電位が決定され、ＰＭＯＳ１３とＰＭＯＳ１２はゲートが共通であることから、ＤＡＣ１５の出力電圧、すなわち撮像装置のＣＰＵからのデジタル信号によってホール素子１６に流れる電流量が決定される。

例えばホール素子１６に流す電流量を少なくするためのデジタル信号が撮像装置のＣＰＵからＤＡＣ１５を経て、オペアンプ１４の反転入力端子に入力されると、オペアンプ１４の出力電圧は後述するホール素子１６の電流量を多くするためのデジタル信号が撮像装置のＣＰＵから発せられる場合と比較して大きな出力が出力され、ＰＭＯＳ１２とＰＭＯＳ１３のゲート電圧が上昇するから、ホール素子１６には、後述するホール素子１６の電流量を多くするためのデジタル信号が撮像装置のＣＰＵから発せられる場合に比較して、小さな電流が流れる。なおこのとき抵抗Ｒ１１に流れる電流が小さくなり、抵抗Ｒ１１によって発生する電圧（ＶＲ２）が撮像装置のＣＰＵからの信号の入力の変化前に比較して小さくなる。オペアンプ１４の非反転入力端子には（ＡＶＤＤ１７−ＶＲ２−Ｖｄｓ）の電圧が入力され、オペアンプ１４は帰還をかけて安定するように動作している。またホール素子１６に流れる電流量を多くするためのデジタル信号が撮像装置のＣＰＵからＤＡＣ１５を経て、オペアンプ１４の反転入力端子に入力されると、オペアンプ１４の出力電圧は減少して、あるいは前述したホール素子１６の電流量を少なくするためのデジタル信号が入力される場合に比較してオペアンプ１４からは小さな出力が出力され、ＰＭＯＳ１２とＰＭＯＳ１３のゲート電圧が減少することから、ホール素子１６には、前述したホール素子１６の電流量を少なくするためのデジタル信号が撮像装置のＣＰＵから発せられる場合に比較して、大きな電流が流れる。なお、このとき抵抗Ｒ１１に流れる電流も多くなり、抵抗Ｒ１１によって発生する電圧（ＶＲ２）が大きくなる。オペアンプ１４の非反転入力端子には（ＡＶＤＤ１７−ＶＲ２−Ｖｄｓ）の電圧が入力され、オペアンプ１４は帰還をかけて安定するように動作している。

次に本発明に係わる電流制御回路を従来例と比較しつつ、前記問題ａ，ｂをどのように解決したかを述べる。

図１に示す従来の電流制御回路のホール素子６の電流量を調整するための抵抗Ｒ３を、図３に示す本発明に係わる電流制御回路ではＰＭＯＳ１２のドレイン側に抵抗Ｒ１１として設けることで（解決手段１：問題ａに対応）、大きな電流が抵抗Ｒ１１に流れ、大きな電圧が抵抗Ｒ１１に発生した際でも、負荷であるホール素子１６が設けられた直列接続体においては、図４（同図の（１）は図３に示す本発明に係る電流制御回路の縮小図、（２）はＤＡＣ１５の出力電圧のうち使用できる電圧の出力範囲を示すためのグラフ、（３）は電源電圧ＡＶＤＤからグランドＧＮＤまでの直列接続体で発生する電圧を示すグラフ、（４）は電源電圧ＡＶＤＤから負荷を介してグランドＧＮＤの間で発生する電圧を示すグラフである）のグラフ（３）に示すように、図１に示す従来例の電流制御回路の電圧特性である図２のグラフ（３）と比較して、ホール素子に接続されるＰＭＯＳのドレイン・ソース間の電圧Ｖｄｓを圧縮する電圧（図２のグラフ（４）で示すＶＲに相当する電圧）が発生せず、図４のグラフ（４）に示すようにマージンをとることが出来る（効果１）。なお、図２のホール素子６の電流量を調整するための抵抗Ｒ３により発生する電圧ＶＲは、本発明に係る図４のグラフ（３）のホール素子１６の電流量を調整するための抵抗Ｒ１１で発生する電圧ＶＲ２に相当する。

また、図１に示す従来の電流制御回路ではホール素子６に流す電流量を調整するための抵抗Ｒ３に電圧を発生させるＮＭＯＳ５のドレイン側の電位は、ホール素子１６が接続されていることから、ＰＭＯＳ１３のドレイン側の電位は電源電圧１７より低くならざるを得ないが、図３に示す本発明に係わる電流制御回路では負荷であるホール素子１６に接続されるＰＭＯＳ１３とゲート電圧を等しくするカレントミラー構成にしたＰＭＯＳ１２のソース側に、電源電圧よりも低く固定する必要のない新たな電源電圧（ＡＶＤＤ）１７を別個に設けることで（解決手段２：問題ａに対応）、電流調整のために用いられるＰＭＯＳ１２のゲート・ソース間電圧Ｖｄｓ（図４のグラフ（３）参照）が従来の図２のグラフ（４）に示す従来例の電流制御回路のＮＭＯＳ５のＶｄｓに比べて大きくとることができるので図１に示す従来の電流調整のためのＮＭＯＳ５に比較して、図３に示す本発明に係わる電流調整のためのＰＭＯＳ１２は非飽和領域で動作するまでの電圧の可変幅ＶＡ２が大きい。すなわちホール素子に接続する電源電圧を低電圧で設計することが出来る（効果２）。

本発明に係わる電流制御回路では、前記二つの効果１，２により、図２と比較して、図４に示すようにホール素子の電流を調整するための制御電圧としての点Ａ２の電位ＶＡ２の可変幅を広く利用することができる。また、図３に示す本発明に係わる電流制御回路では、負荷であるホール素子１６を含む直列接続体ではＶｄｓの圧縮が生じないことから、図４のグラフ（３）のマージン部分で示すように、電源電圧（ＡＶＤＤ）１７が低い電圧で設定されていても動作が可能であるため、低電圧動作を実現するのである。

また、図３に示す本発明に係わる電流制御回路は、ＤＡＣ１５からの出力電圧を分圧しないので（解決手段２：問題ｂに対応）、図４のグラフ（２）に示すように、ＤＡＣ１５の出力範囲をほぼフルレンジで使用してオペアンプ１４に入力することができる。これにより撮像装置のＣＰＵからのデジタル信号を正確に電圧に変換してオペアンプ１４へと入力することができ（従来ではミスコードが生じる恐れがあった）、結果としてＰＭＯＳ１３のゲート電圧を正確に制御出来る保証範囲を広く取ることが出来る（効果３）。すなわち図３に示す点Ａ２の電位ＶＡ２の可変幅を大きくとることができ、正確にホール素子１６に流す電流量を調整する保証範囲を広くとることが出来る。これは特に減電時に顕著に効果が現れる。

なお、本発明に係わる電流制御回路のＰＭＯＳ１３とＰＭＯＳ１２のゲートの面積比は５：１で形成されているがそれに限る必要は無く、ホール素子１６に流す電流量などに応じて適宜設計変更することができる。

本発明に係る電流制御回路は単独で、あるいはその他の機能を備える回路とともに封止されて半導体装置となる。

図５に本発明に係る電流制御回路を封止した半導体装置を用いた撮像装置を示す。同図において撮像装置１００は、ズームレンズ１０１、フォーカスレンズ１０２、アイリス１０３、ＣＣＤ１０４、ＡＤＣ１０５、画像処理部１０６、表示部１０８、記録部１１０、ホール素子H1,H2,H3、その他図示しない部品から構成されている。外部記憶媒体１１２は記録部１１０の記憶領域を拡張するために用いられる。

同図において、被写体はズームレンズ１０１、フォーカスレンズ１０２、アイリス１０３を経てＣＣＤ１０４とＡＤＣ１０５によりデジタルデータへと変換され、画像処理部１０６により加工された後表示部１０８によって表示される。記録部１１０、あるいは外部記憶媒体１１２は画像処理部１０６により加工された画像を記録する。本発明に係る電流制御回路を備えた半導体装置はレンズドライバ部に設けられ、ホール素子H1,H2,H3からそれぞれズームレンズ１０１、フォーカスレンズ１０２、アイリス１０３の状態を示す信号が発せられ、該信号をレンズドライバが受けてズームレンズ１０ｌ、フォーカスレンズ１０２、アイリス１０３を制御する。

本撮像装置においては、ホール素子に用いる電源電圧を小さくすることができるので低消費電力化に繋がることとなる。

本発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのあらゆる設計変更はすべて本発明の範囲に含まれる。例えばＭＯＳ型トランジスタはバイポーラトランジスタに置き換えられても良く、オペアンプへの入力信号はＤＡＣの出力である制御電圧に限定される必要はなく、負荷はホール素子に限定されることはない。オペアンプの端子は反転入力端子と非反転入力端子が逆転して、その出力にインバータが接続されるような構成であっても良い。本発明に係る半導体装置が用いられるのは像装置に限らず、ビデオ撮像装置、車、等電気的な制御によって動作する物であればこれらに用いることも当然可能である。

従来の電流制御回路 （１）は図１の従来の電流制御回路の縮小図、（２）はＤＡＣ７の出力電圧のうち使用できる電圧の出力範囲を示すためのグラフ、（３）はオペアンプ４への入力電圧とオペアンプ４のオフセットの関係を示すグラフ、（４）は電源電圧８（ＡＶＤＤ）からグランド（ＧＮＤ）までの間で発生する電圧を示すためのグラフ 本発明に係わる電流制御回路 （１）は図３に示す本発明に係る電流制御回路の縮小図、（２）はＤＡＣ１５の出力電圧のうち使用できる電圧の出力範囲を示すためのグラフ、（３）は電源電圧ＡＶＤＤからグランドＧＮＤまでの直列接続体で発生する電圧を示すグラフ、（４）は電源電圧ＡＶＤＤから負荷を介してグランドＧＮＤの間で発生する電圧を示すグラフ 本発明に係る撮像装置

符号の説明

Ｒ１１ 抵抗
１２，１３ ＰＭＯＳ
１４ オペアンプ
７，１５ ＤＡＣ（デジタル／アナログ変換器）
１６，Ｈ１，Ｈ２，Ｈ３ ホール素子
１７ 電源電圧（ＡＶＤＤ）
１００ 撮像装置

Claims (8)

1. 負荷への電流を制御する第一の電流制御素子と、
   前記第一の電流制御素子の制御端子に制御端子が接続された第二の電流制御素子と、
   前記第二の電流制御素子のグランド側の端子とグランドとの間に接続されたインピーダンス素子と、
   前記第二の電流制御素子のグランド側の端子と前記インピーダンス素子との間に第一の入力端子が接続され、第二の入力端子には前記負荷への電流量を調整するための制御信号が入力され、出力が前記第一の電流制御素子及び前記第二の電流制御素子の共通接続点に接続されたオペアンプとからなることを特徴とする電流制御回路。
2. 前記電流制御素子がＰＭＯＳであることを特徴とする、請求項１記載の電流制御回路。
3. ドレインに接続された負荷への電流を制御する第一のＰＭＯＳと、
   前記第一のＰＭＯＳのゲートに、ゲートが接続された第二のＰＭＯＳと、
   前記第二のＰＭＯＳのドレインとグランドとの間に接続された抵抗と、
   前記第二のＰＭＯＳのドレインと前記抵抗との間に第一の入力端子が接続され、第二の入力端子には前記負荷への電流量を調整するための制御信号が入力され、出力が前記第一のＰＭＯＳ及び第二のＰＭＯＳのゲートの共通接続点に接続されたオペアンプとからなることを特徴とする電流制御回路。
4. 前記負荷がホール素子であることを特徴とする、請求項１乃至請求項３のいずれかに記載の電流制御回路。
5. ＤＡＣからの出力により電流制御素子の制御端子の電位を調整することによりホール素子に流す電流量を調整する電流調整回路において、ホール素子に流す電流量を調整するのに用いるインピーダンス素子を、ホール素子と電流制御素子とを含む直列接続体とは異なる直列接続体に設けたことを特徴とする電流制御回路。
6. 前記オペアンプにはＤＡＣからの出力が入力されることを特徴とする、請求項１乃至請求項４のいずれかに記載の電流制御回路。
7. 請求項１乃至請求項６のいずれかに記載の電流制御回路を備えることを特徴とする半導体装置。
8. 請求項７記載の半導体装置と、前記半導体装置に接続されたホール素子とを備えることを特徴とする撮像装置。
   

Images