JP3424948B2 - 低電圧出力駆動器 - Google Patents
低電圧出力駆動器Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【０００１】
【産業上の利用分野】この発明は全般的に電子装置の分
野、更に具体的に云えば、混合電圧系の環境と両立し得
るＢｉＣＭＯＳバス・インタフェース出力駆動器に関す
る。
野、更に具体的に云えば、混合電圧系の環境と両立し得
るＢｉＣＭＯＳバス・インタフェース出力駆動器に関す
る。
【０００２】
【従来の技術及び課題】ディジタル電子回路は極めて広
い範囲の用途に亘って役に立つことが実証されている
が、更に高速で一層低い電力の回路に対する要求は依然
としてかなりある。ＢｉＣＭＯＳ集積回路でバイポーラ
技術及びＣＭＯＳ技術を組合せることにより、比較的高
速の性能と一層少ない消費電力とが達成される様になっ
た。低電圧技術を使うことにより、更に電力を大幅に減
少することも達成され、これによって、５Ｖ程度の電源
の代わりに、３．３Ｖ程度の電源が使われている。
い範囲の用途に亘って役に立つことが実証されている
が、更に高速で一層低い電力の回路に対する要求は依然
としてかなりある。ＢｉＣＭＯＳ集積回路でバイポーラ
技術及びＣＭＯＳ技術を組合せることにより、比較的高
速の性能と一層少ない消費電力とが達成される様になっ
た。低電圧技術を使うことにより、更に電力を大幅に減
少することも達成され、これによって、５Ｖ程度の電源
の代わりに、３．３Ｖ程度の電源が使われている。
【０００３】低電圧技術の装置は比較的高速の性能が得
られる様にＢｉＣＭＯＳ技術を取入れているが、現存の
大抵の装置は５Ｖ装置である。都合の悪いことに、低電
圧技術の装置を５Ｖ装置と集積しようとすると、問題が
生じる。その問題の１つは、低電圧技術の装置は、３状
態動作の時でも、５Ｖ装置が高（即ち、約５Ｖ）状態に
ある時には、電流シンクとして作用することから生ず
る。或る純粋なＣＭＯＳ装置は非混合電圧系での電流シ
ンク作用を阻止しているが（例えば米国特許第５，００
４，９３６号参照）、低電圧技術の装置を混合電圧の環
境とインタフェース接続することに伴う問題は採り上げ
ていない。
られる様にＢｉＣＭＯＳ技術を取入れているが、現存の
大抵の装置は５Ｖ装置である。都合の悪いことに、低電
圧技術の装置を５Ｖ装置と集積しようとすると、問題が
生じる。その問題の１つは、低電圧技術の装置は、３状
態動作の時でも、５Ｖ装置が高（即ち、約５Ｖ）状態に
ある時には、電流シンクとして作用することから生ず
る。或る純粋なＣＭＯＳ装置は非混合電圧系での電流シ
ンク作用を阻止しているが（例えば米国特許第５，００
４，９３６号参照）、低電圧技術の装置を混合電圧の環
境とインタフェース接続することに伴う問題は採り上げ
ていない。
【０００４】その為、速度及び電力に関する性能を高め
ながら、出力駆動器の電力を下げている時でも、一層高
い電圧の装置からのシンク電流を伴わずに、（５Ｖ及び
３．３Ｖ装置を含む装置の様な）混合電圧装置に結合す
ることができる低電圧技術の出力駆動器に対する要望が
生じている。
ながら、出力駆動器の電力を下げている時でも、一層高
い電圧の装置からのシンク電流を伴わずに、（５Ｖ及び
３．３Ｖ装置を含む装置の様な）混合電圧装置に結合す
ることができる低電圧技術の出力駆動器に対する要望が
生じている。
【０００５】
【課題を解決する為の手段及び作用】低電圧技術のＢｉ
ＣＭＯＳ出力駆動器が、ＢｉＣＭＯＳバッファ段と、プ
ルアップ・トランジスタと、プルアップ・トランジスタ
及びＢｉＣＭＯＳバッファ段に結合されていて、ＢｉＣ
ＭＯＳ出力駆動器が結合された混合電圧信号の環境から
の電流の流れを阻止する様に作用し得る阻止回路とを有
する。
ＣＭＯＳ出力駆動器が、ＢｉＣＭＯＳバッファ段と、プ
ルアップ・トランジスタと、プルアップ・トランジスタ
及びＢｉＣＭＯＳバッファ段に結合されていて、ＢｉＣ
ＭＯＳ出力駆動器が結合された混合電圧信号の環境から
の電流の流れを阻止する様に作用し得る阻止回路とを有
する。
【０００６】この発明の一実施例では、阻止回路は、混
合電圧信号の環境から、プルアップ・トランジスタの基
板を通る電流の流れを阻止し得る阻止ダイオードを有す
る。更に阻止回路が、混合電圧信号の環境からプルアッ
プ・トランジスタのゲートへの電圧をクランプして、プ
ルアップ・トランジスタがターンオンして、ＢｉＣＭＯ
Ｓ出力駆動器の電力源としての供給電圧源への電流のシ
ンク作用を防止する様に作用し得る２つのクランプ・ト
ランジスタをも有する。最後に、別の阻止ダイオード
が、ＢｉＣＭＯＳバッファ段を通って供給電圧源への電
流のシンク作用を防止する。
合電圧信号の環境から、プルアップ・トランジスタの基
板を通る電流の流れを阻止し得る阻止ダイオードを有す
る。更に阻止回路が、混合電圧信号の環境からプルアッ
プ・トランジスタのゲートへの電圧をクランプして、プ
ルアップ・トランジスタがターンオンして、ＢｉＣＭＯ
Ｓ出力駆動器の電力源としての供給電圧源への電流のシ
ンク作用を防止する様に作用し得る２つのクランプ・ト
ランジスタをも有する。最後に、別の阻止ダイオード
が、ＢｉＣＭＯＳバッファ段を通って供給電圧源への電
流のシンク作用を防止する。
【０００７】この発明の重要な技術的な利点は、この発
明のＢｉＣＭＯＳ出力駆動器が混合電圧系の環境で作用
し得ることにある。即ち、低電圧技術のＢｉＣＭＯＳ回
路の電力の節約を生かしながら、５Ｖ信号系の様な現存
の一層高い電圧の多くの装置とインタフェース接続する
ことができる。この発明の低電圧技術のＢｉＣＭＯＳ出
力駆動器は、電圧が一層高い装置からの電流の、その一
層低い供給電圧源に対するシンク作用を行なわせないの
で、一層高い電圧の装置とインタフェース接続すること
ができる。この発明並びにその利点が更によく理解され
る様に、次に図面について説明する。
明のＢｉＣＭＯＳ出力駆動器が混合電圧系の環境で作用
し得ることにある。即ち、低電圧技術のＢｉＣＭＯＳ回
路の電力の節約を生かしながら、５Ｖ信号系の様な現存
の一層高い電圧の多くの装置とインタフェース接続する
ことができる。この発明の低電圧技術のＢｉＣＭＯＳ出
力駆動器は、電圧が一層高い装置からの電流の、その一
層低い供給電圧源に対するシンク作用を行なわせないの
で、一層高い電圧の装置とインタフェース接続すること
ができる。この発明並びにその利点が更によく理解され
る様に、次に図面について説明する。
【０００８】
【実施例】この発明の好ましい実施例並びにその利点
は、図１乃至６を参照すれば、最もよく理解される。図
面全体に亘り、同様の部分には同じ参照数字を用いてい
る。
は、図１乃至６を参照すれば、最もよく理解される。図
面全体に亘り、同様の部分には同じ参照数字を用いてい
る。
【０００９】図１は従来のＢｉＣＭＯＳ出力駆動器１０
の回路図である。入力線１１から出力駆動器１０に入る
入力が出力線１２に出力され、この出力線が、他の混合
電圧信号系を結合することができるバス・インタフェー
スに結合されている。出力駆動器１０の目的は、駆動器
を使う装置に於ける予定の電圧及び電流の仕様を満たす
出力信号を発生することである。例えば、３．３Ｖ系
（即ち、ＶCC＝３．３Ｖ）では、「高」出力は−１６ｍ
Ａの出力電流で最小限２．４Ｖ、又は−４０ｍＡの出力
電流で２Ｖの最小出力電圧を必要とすることがある。
の回路図である。入力線１１から出力駆動器１０に入る
入力が出力線１２に出力され、この出力線が、他の混合
電圧信号系を結合することができるバス・インタフェー
スに結合されている。出力駆動器１０の目的は、駆動器
を使う装置に於ける予定の電圧及び電流の仕様を満たす
出力信号を発生することである。例えば、３．３Ｖ系
（即ち、ＶCC＝３．３Ｖ）では、「高」出力は−１６ｍ
Ａの出力電流で最小限２．４Ｖ、又は−４０ｍＡの出力
電流で２Ｖの最小出力電圧を必要とすることがある。
【００１０】図１の回路のバッファ動作では、線１１の
入力が論理装置１３（後で説明する）の２つ（上側及び
下側）の出力に出力される。上側の信号が２つのＣＭＯ
Ｓインバータの第１段に結合される。第１のＣＭＯＳイ
ンバータはトランジスタ１４，１６で構成され、第２の
ＣＭＯＳインバータはトランジスタ２８、３０で構成さ
れる。トランジスタ１４，２８のソースが供給電圧源Ｖ
CCに接続され、それらのドレインが夫々トランジスタ１
６，３０のドレインに接続される。トランジスタ１６，
３０のソースがアースに接続される。更に、トランジス
タ１４，１６のドレインが節２４で一緒になって、トラ
ンジスタ２８，３０のゲートに結合され、トランジスタ
２８，３０のドレインが節３１に結合される。出力駆動
器１０の下半分について云うと、入力信号がトランジス
タ１８，２０，２２のゲートに接続される。トランジス
タ２０，２２のソースがアースに接続され、トランジス
タ１８のソースがＶCCに接続される。トランジスタ１
８，２０のゲートがドレインと同じく、一緒に結合され
る。更に、トランジスタ１８，２０のドレインが節２６
でトランジスタ３２のゲートに結合される。トランジス
タ３２のソースがトランジスタ２２のドレイン及び節３
６に結合される。トランジスタ３２のドレインが抵抗３
４を介してＶCCに結合される。
入力が論理装置１３（後で説明する）の２つ（上側及び
下側）の出力に出力される。上側の信号が２つのＣＭＯ
Ｓインバータの第１段に結合される。第１のＣＭＯＳイ
ンバータはトランジスタ１４，１６で構成され、第２の
ＣＭＯＳインバータはトランジスタ２８、３０で構成さ
れる。トランジスタ１４，２８のソースが供給電圧源Ｖ
CCに接続され、それらのドレインが夫々トランジスタ１
６，３０のドレインに接続される。トランジスタ１６，
３０のソースがアースに接続される。更に、トランジス
タ１４，１６のドレインが節２４で一緒になって、トラ
ンジスタ２８，３０のゲートに結合され、トランジスタ
２８，３０のドレインが節３１に結合される。出力駆動
器１０の下半分について云うと、入力信号がトランジス
タ１８，２０，２２のゲートに接続される。トランジス
タ２０，２２のソースがアースに接続され、トランジス
タ１８のソースがＶCCに接続される。トランジスタ１
８，２０のゲートがドレインと同じく、一緒に結合され
る。更に、トランジスタ１８，２０のドレインが節２６
でトランジスタ３２のゲートに結合される。トランジス
タ３２のソースがトランジスタ２２のドレイン及び節３
６に結合される。トランジスタ３２のドレインが抵抗３
４を介してＶCCに結合される。
【００１１】これまで出力駆動器１０について説明した
回路が、出力駆動器のＣＭＯＳ部分を構成する。上側及
び下側ＣＭＯＳ部分の各々がバイポーラ・トランジスタ
を駆動し、上半分がバイポーラ・トランジスタ３８を駆
動し、下半分がバイポーラ・トランジスタ４２を駆動す
る。トランジスタ３８のベースが節３１に結合される。
トランジスタ３８のコレクタがダイオード４０を介して
ＶCCに接続される。トランジスタ４２のベースが節３６
に接続され、そのコレクタがトランジスタ３８のエミッ
タに接続される。更に、トランジスタ４２のエミッタが
アースに接続される。トランジスタ４２のコレクタ及び
トランジスタ３８のエミッタが出力信号１２に結合さ
れ、この出力信号が混合電圧信号の環境に対するバス・
インタフェースに結合される。出力駆動器１０のＣＭＯ
Ｓ部分が、バイポーラ・トランジスタ３８，４２と関連
して、ＢｉＣＭＯＳ出力バッファを構成する。
回路が、出力駆動器のＣＭＯＳ部分を構成する。上側及
び下側ＣＭＯＳ部分の各々がバイポーラ・トランジスタ
を駆動し、上半分がバイポーラ・トランジスタ３８を駆
動し、下半分がバイポーラ・トランジスタ４２を駆動す
る。トランジスタ３８のベースが節３１に結合される。
トランジスタ３８のコレクタがダイオード４０を介して
ＶCCに接続される。トランジスタ４２のベースが節３６
に接続され、そのコレクタがトランジスタ３８のエミッ
タに接続される。更に、トランジスタ４２のエミッタが
アースに接続される。トランジスタ４２のコレクタ及び
トランジスタ３８のエミッタが出力信号１２に結合さ
れ、この出力信号が混合電圧信号の環境に対するバス・
インタフェースに結合される。出力駆動器１０のＣＭＯ
Ｓ部分が、バイポーラ・トランジスタ３８，４２と関連
して、ＢｉＣＭＯＳ出力バッファを構成する。
【００１２】トランジスタ３８，４２はショットキー・
バイポーラ・トランジスタで構成することができ、ダイ
オード４０はショットキー・ダイオードで構成すること
ができる。更に、トランジスタ１４，１８，２８はｐチ
ャンネル形電界効果トランジスタで構成することがで
き、トランジスタ１６，２０，２２，３０，３２はｎチ
ャンネル形電界効果トランジスタで構成することができ
る。勿論、これから説明するこの発明の種々の実施例
で、この他の種類及び組合せのＣＭＯＳ及びバイポーラ
・トランジスタを使うことができることを承知された
い。
バイポーラ・トランジスタで構成することができ、ダイ
オード４０はショットキー・ダイオードで構成すること
ができる。更に、トランジスタ１４，１８，２８はｐチ
ャンネル形電界効果トランジスタで構成することがで
き、トランジスタ１６，２０，２２，３０，３２はｎチ
ャンネル形電界効果トランジスタで構成することができ
る。勿論、これから説明するこの発明の種々の実施例
で、この他の種類及び組合せのＣＭＯＳ及びバイポーラ
・トランジスタを使うことができることを承知された
い。
【００１３】図１で述べた出力駆動器１０に伴って起こ
る１つの問題は、高出力電圧が低過ぎて、「真」の高出
力と認識されないことがあることである。図１で、高出
力電圧状態では、出力線１２の電圧はＶCCから、トラン
ジスタ３８のベース・エミッタ接合の電圧降下を差引い
た値に大体等しい。これは、トランジスタ２８がオンで
あって、ＶCCをトランジスタ３８のベースに結合するか
らである。低温動作では、トランジスタ３８のベース・
エミッタ接合の電圧降下が高くなって、出力線１２に現
われる電圧が低過ぎて、「真の高」と見做されないこと
がある。例えば、３．３Ｖ系を用いた場合、ＶCCは最悪
の場合には３Ｖに等しい。トランジスタ３８のベース・
エミッタ接合の電圧降下が１Ｖより大きければ、出力線
１２の出力電圧は２Ｖ未満になるが、これは典型的な
「真の高」より低い。
る１つの問題は、高出力電圧が低過ぎて、「真」の高出
力と認識されないことがあることである。図１で、高出
力電圧状態では、出力線１２の電圧はＶCCから、トラン
ジスタ３８のベース・エミッタ接合の電圧降下を差引い
た値に大体等しい。これは、トランジスタ２８がオンで
あって、ＶCCをトランジスタ３８のベースに結合するか
らである。低温動作では、トランジスタ３８のベース・
エミッタ接合の電圧降下が高くなって、出力線１２に現
われる電圧が低過ぎて、「真の高」と見做されないこと
がある。例えば、３．３Ｖ系を用いた場合、ＶCCは最悪
の場合には３Ｖに等しい。トランジスタ３８のベース・
エミッタ接合の電圧降下が１Ｖより大きければ、出力線
１２の出力電圧は２Ｖ未満になるが、これは典型的な
「真の高」より低い。
【００１４】上に述べた問題を軽減する為、従来の典型
的な解決策は、図２に示す様に、プルアップ・トランジ
スタ４８を追加することであった。図２でも、図１と同
じ素子には同じ参照数字を用いているが、トランジスタ
４８のゲートが節２４に結合され、そのソースがＶCCに
結合され、そのドレインが出力信号１２に結合されてい
る。更に、トランジスタ４８の基板がＶCCに結合されて
いる。従って、上に述べた場合、真の「高出力」信号に
対しては、出力信号１２はトランジスタ４８を介してＶ
CCに結合される。
的な解決策は、図２に示す様に、プルアップ・トランジ
スタ４８を追加することであった。図２でも、図１と同
じ素子には同じ参照数字を用いているが、トランジスタ
４８のゲートが節２４に結合され、そのソースがＶCCに
結合され、そのドレインが出力信号１２に結合されてい
る。更に、トランジスタ４８の基板がＶCCに結合されて
いる。従って、上に述べた場合、真の「高出力」信号に
対しては、出力信号１２はトランジスタ４８を介してＶ
CCに結合される。
【００１５】出力バッファ作用を行なう他に、出力駆動
器１０は、３状態付能を使うことにより、３状態モード
にすることができる。３状態付能が作用しない時、論理
装置１３は入力線１１の入力信号を単に、図１に示す両
方の出力に通過させる。然し、３状態付能が作用してい
る時、論理装置１３の出力は、出力駆動器１０の上側及
び下側部分の両方をターンオフする様に設定される。例
えば、０Ｖの様な低電圧がトランジスタ１４，１６のゲ
ートにかけられ、３．３Ｖの様な高電圧がトランジスタ
１８，２０，２２のゲートにかけられる。従って、トラ
ンジスタ３８，４２は両方ともオフであり、出力駆動器
１０は高インピーダンスの出力状態を持つ。
器１０は、３状態付能を使うことにより、３状態モード
にすることができる。３状態付能が作用しない時、論理
装置１３は入力線１１の入力信号を単に、図１に示す両
方の出力に通過させる。然し、３状態付能が作用してい
る時、論理装置１３の出力は、出力駆動器１０の上側及
び下側部分の両方をターンオフする様に設定される。例
えば、０Ｖの様な低電圧がトランジスタ１４，１６のゲ
ートにかけられ、３．３Ｖの様な高電圧がトランジスタ
１８，２０，２２のゲートにかけられる。従って、トラ
ンジスタ３８，４２は両方ともオフであり、出力駆動器
１０は高インピーダンスの出力状態を持つ。
【００１６】出力駆動器１０が混合電圧信号の環境とイ
ンタフェース接続されるから、３状態動作は極めて重要
である。出力駆動器１０を作用させず、他の装置が、出
力１２が結合されているインタフェース・バスを駆動す
る様にする時、真の高インピーダンス状態が達成される
ことが重要である。出力駆動器１０の供給電圧源の電力
を下げると、出力駆動器１０が供給電圧源に電流のシン
ク作用を持たないことも必要である。
ンタフェース接続されるから、３状態動作は極めて重要
である。出力駆動器１０を作用させず、他の装置が、出
力１２が結合されているインタフェース・バスを駆動す
る様にする時、真の高インピーダンス状態が達成される
ことが重要である。出力駆動器１０の供給電圧源の電力
を下げると、出力駆動器１０が供給電圧源に電流のシン
ク作用を持たないことも必要である。
【００１７】然し、図２の回路の３状態動作では、プル
アップ・トランジスタ４８がｐチャンネル形装置である
為に、問題が起こる。この為、破線５０で示す様に、ト
ランジスタ４８のドレインとその基板との間にｐ−ｎ接
合、即ちダイオードが形成される。この為、出力信号１
２がＶCCより大きい場合、図２の線５１で示す様に、出
力信号１２からＶCCへ電流が流れることができる。例え
ばＶCCが３．３Ｖに等しく、出力信号１２が接続されて
いる混合電圧の環境によって、出力信号１２の電圧が５
Ｖに駆動された場合、そう云うことが起こり得る。これ
によって、電流がトランジスタ４８の基板を通ってＶCC
へ流れる。図３は、ＢｉＣＭＯＳ出力駆動器の３状態動
作でこう云う問題を除く回路を示す。この回路では、阻
止ダイオード５４がＶCCとトランジスタ４８の基板の間
に接続されている。ダイオード５４は出力信号１２とＶ
CCの間の電流の流れを阻止するのに役立つ。然し、この
回路でも、プルアップ・トランジスタ４８はまだ電流シ
ンクの問題を持つことがある。出力信号１２の電圧がト
ランジスタ４８のゲートの電圧よりも、このトランジス
タの閾値電圧を越えて大きければ、電流が出力信号１２
からＶCCへ（トランジスタ４８のドレインからソース
へ）線５６で示す様に流れる。トランジスタ４８の様な
トランジスタの典型的な閾値電圧は約−１Ｖ（ＶGD）で
あり、従って、出力信号１２に接続された外部の系が、
トランジスタ４８のゲートが３．０Ｖにある間に、この
信号を５．５Ｖに駆動する場合、この閾値を越えること
がある（３．３Ｖ系では、高電圧は３．０Ｖに下がるこ
とがあり、５Ｖ系では、高電圧は５．５Ｖまで上昇する
ことがある）。
アップ・トランジスタ４８がｐチャンネル形装置である
為に、問題が起こる。この為、破線５０で示す様に、ト
ランジスタ４８のドレインとその基板との間にｐ−ｎ接
合、即ちダイオードが形成される。この為、出力信号１
２がＶCCより大きい場合、図２の線５１で示す様に、出
力信号１２からＶCCへ電流が流れることができる。例え
ばＶCCが３．３Ｖに等しく、出力信号１２が接続されて
いる混合電圧の環境によって、出力信号１２の電圧が５
Ｖに駆動された場合、そう云うことが起こり得る。これ
によって、電流がトランジスタ４８の基板を通ってＶCC
へ流れる。図３は、ＢｉＣＭＯＳ出力駆動器の３状態動
作でこう云う問題を除く回路を示す。この回路では、阻
止ダイオード５４がＶCCとトランジスタ４８の基板の間
に接続されている。ダイオード５４は出力信号１２とＶ
CCの間の電流の流れを阻止するのに役立つ。然し、この
回路でも、プルアップ・トランジスタ４８はまだ電流シ
ンクの問題を持つことがある。出力信号１２の電圧がト
ランジスタ４８のゲートの電圧よりも、このトランジス
タの閾値電圧を越えて大きければ、電流が出力信号１２
からＶCCへ（トランジスタ４８のドレインからソース
へ）線５６で示す様に流れる。トランジスタ４８の様な
トランジスタの典型的な閾値電圧は約−１Ｖ（ＶGD）で
あり、従って、出力信号１２に接続された外部の系が、
トランジスタ４８のゲートが３．０Ｖにある間に、この
信号を５．５Ｖに駆動する場合、この閾値を越えること
がある（３．３Ｖ系では、高電圧は３．０Ｖに下がるこ
とがあり、５Ｖ系では、高電圧は５．５Ｖまで上昇する
ことがある）。
【００１８】図４は、３状態の動作状態でトランジスタ
４８をオフに保つ回路を示す。クランプ・トランジスタ
５８が、そのソースがトランジスタ４８のゲートに接続
され、そのドレインが出力信号１２に接続され、そのゲ
ートがＶCCに接続される様に接続される。更に、その基
板がダイオード５４に陰極（節５２）に接続される。
４８をオフに保つ回路を示す。クランプ・トランジスタ
５８が、そのソースがトランジスタ４８のゲートに接続
され、そのドレインが出力信号１２に接続され、そのゲ
ートがＶCCに接続される様に接続される。更に、その基
板がダイオード５４に陰極（節５２）に接続される。
【００１９】クランプ・トランジスタ５８は、出力信号
１２の電圧がＶCC（クランプ・トランジスタ５８のゲー
ト電圧）よりもこのトランジスタの閾値電圧を越えて大
きい時には、いつでも出力信号１２をプルアップ・トラ
ンジスタ４８のゲートに結合する様に作用する。その結
果、トランジスタ４８のゲートの電圧はそのドレインの
電圧（出力信号１２の電圧）に等しくなり、トランジス
タ４８の閾値電圧を越えることはなく、出力信号１２か
らトランジスタ４８を介してＶCCに電流が流れなくな
る。
１２の電圧がＶCC（クランプ・トランジスタ５８のゲー
ト電圧）よりもこのトランジスタの閾値電圧を越えて大
きい時には、いつでも出力信号１２をプルアップ・トラ
ンジスタ４８のゲートに結合する様に作用する。その結
果、トランジスタ４８のゲートの電圧はそのドレインの
電圧（出力信号１２の電圧）に等しくなり、トランジス
タ４８の閾値電圧を越えることはなく、出力信号１２か
らトランジスタ４８を介してＶCCに電流が流れなくな
る。
【００２０】然し、トランジスタ５８を入れたことによ
り、別の電流シンクの欠点が入込むことがある。出力信
号１２の電圧がＶCCよりも、トランジスタ５８の閾値電
圧を越えて大きい時、電流の流れを示す線５９で示す様
に、電流がトランジスタ５８のドレインからソースを介
して節２４に流れ、トランジスタ１４を通る。トランジ
スタ５８の基板がダイオード５４の陰極に結合されてい
るから、トランジスタ５８のドレイン−基板接合を通し
ての電流のシンク作用はない。
り、別の電流シンクの欠点が入込むことがある。出力信
号１２の電圧がＶCCよりも、トランジスタ５８の閾値電
圧を越えて大きい時、電流の流れを示す線５９で示す様
に、電流がトランジスタ５８のドレインからソースを介
して節２４に流れ、トランジスタ１４を通る。トランジ
スタ５８の基板がダイオード５４の陰極に結合されてい
るから、トランジスタ５８のドレイン−基板接合を通し
ての電流のシンク作用はない。
【００２１】図５は、この問題を解決する回路を示す。
図５に示す様に、阻止ダイオード６２の陰極がトランジ
スタ１４のソースに結合され、その陽極がＶCCに結合さ
れる。この様にダイオード６２を接続すると、トランジ
スタ１４のドレインと、トランジスタ１４のソース（節
６０）に接続されたその基板との間に形成されるｐ−ｎ
接合を通る電流が阻止される。
図５に示す様に、阻止ダイオード６２の陰極がトランジ
スタ１４のソースに結合され、その陽極がＶCCに結合さ
れる。この様にダイオード６２を接続すると、トランジ
スタ１４のドレインと、トランジスタ１４のソース（節
６０）に接続されたその基板との間に形成されるｐ−ｎ
接合を通る電流が阻止される。
【００２２】図５に示す回路は、出力信号１２に結合さ
れた外部系がそれを５．５Ｖと云う様に高に駆動する
時、出力信号１２からの電流がＶCCへ流れるのを阻止す
る様に作用する。然し、ダイオード６２の電圧降下（Ｖ
f ）により、３状態に於ける節２４の電圧はＶCC−Ｖf
になる。その結果、トランジスタ４８のゲート電圧も３
状態では、同じくＶCC−Ｖf になる。従って、出力信号
の電圧が外部の環境によって高電圧に駆動された時、ト
ランジスタ５８のゲートがＶCCに直接的に接続されてい
るのに対し、トランジスタ４８のゲートはＶCC−Ｖf の
電圧に接続されている為に、トランジスタ５８の閾値電
圧を越える前に、トランジスタ４８の閾値電圧を越え
る。この為、出力信号１２の電圧が、クランプ・トラン
ジスタ５８の閾値電圧を越えるのに十分なレベルに上昇
するまで、トランジスタ４８を介しての電流シンク作用
が起こり、こうしてトランジスタ４８のゲートを出力信
号１２の電圧にクランプする。
れた外部系がそれを５．５Ｖと云う様に高に駆動する
時、出力信号１２からの電流がＶCCへ流れるのを阻止す
る様に作用する。然し、ダイオード６２の電圧降下（Ｖ
f ）により、３状態に於ける節２４の電圧はＶCC−Ｖf
になる。その結果、トランジスタ４８のゲート電圧も３
状態では、同じくＶCC−Ｖf になる。従って、出力信号
の電圧が外部の環境によって高電圧に駆動された時、ト
ランジスタ５８のゲートがＶCCに直接的に接続されてい
るのに対し、トランジスタ４８のゲートはＶCC−Ｖf の
電圧に接続されている為に、トランジスタ５８の閾値電
圧を越える前に、トランジスタ４８の閾値電圧を越え
る。この為、出力信号１２の電圧が、クランプ・トラン
ジスタ５８の閾値電圧を越えるのに十分なレベルに上昇
するまで、トランジスタ４８を介しての電流シンク作用
が起こり、こうしてトランジスタ４８のゲートを出力信
号１２の電圧にクランプする。
【００２３】図６はこの発明の好ましい実施例を示す。
この回路は、トランジスタ４８の電流シンク作用が開始
する前に、トランジスタ４８のゲートが出力信号１２の
電圧にクランプされることを保証する。図６に示す様
に、クランプ・トランジスタ６４、バイアス・ダイオー
ド６６及びバイアス抵抗６８が出力駆動器１０に設けら
れて、この作用をする。抵抗６８は例えば５０ ｋΩの
抵抗値を持っていてよい。
この回路は、トランジスタ４８の電流シンク作用が開始
する前に、トランジスタ４８のゲートが出力信号１２の
電圧にクランプされることを保証する。図６に示す様
に、クランプ・トランジスタ６４、バイアス・ダイオー
ド６６及びバイアス抵抗６８が出力駆動器１０に設けら
れて、この作用をする。抵抗６８は例えば５０ ｋΩの
抵抗値を持っていてよい。
【００２４】トランジスタ６４のドレインが出力信号１
２に結合され、そのソースがトランジスタ４８のゲート
（節２４）に結合され、その基板が阻止ダイオード５４
の陰極（節５２）に接続され、そのゲートがバイアス・
ダイオード６６（これはショットキー・ダイオードであ
ってよい）の陰極に接続される。バイアス・ダイオード
６６の陽極がＶCCに結合される。ダイオード６６の陰極
がバイアス抵抗６８及びクランプ・トランジスタ６４の
陰極に結合される。バイアス抵抗６８がバイアス・ダイ
オード６６の陰極及びアースに結合される。トランジス
タ６４を介しての電流シンク作用が、阻止ダイオード５
４，６２によって阻止される。
２に結合され、そのソースがトランジスタ４８のゲート
（節２４）に結合され、その基板が阻止ダイオード５４
の陰極（節５２）に接続され、そのゲートがバイアス・
ダイオード６６（これはショットキー・ダイオードであ
ってよい）の陰極に接続される。バイアス・ダイオード
６６の陽極がＶCCに結合される。ダイオード６６の陰極
がバイアス抵抗６８及びクランプ・トランジスタ６４の
陰極に結合される。バイアス抵抗６８がバイアス・ダイ
オード６６の陰極及びアースに結合される。トランジス
タ６４を介しての電流シンク作用が、阻止ダイオード５
４，６２によって阻止される。
【００２５】動作について説明すると、クランプ・トラ
ンジスタ６４がトランジスタ４８のゲートをクランプ
し、出力信号１２の電圧トランジスタ６４のゲート電圧
より、このトランジスタの閾値電圧を越える程大きくな
った時、このトランジスタ４８が電流シンク作用をしな
い様にする。トランジスタ６４のゲートがダイオード６
６を介してＶCCに接続されているので、トランジスタ４
８が電流シンク作用を始める前に、トランジスタ６４が
出力信号１２の電圧をトランジスタ４８のゲートにクラ
ンプする。
ンジスタ６４がトランジスタ４８のゲートをクランプ
し、出力信号１２の電圧トランジスタ６４のゲート電圧
より、このトランジスタの閾値電圧を越える程大きくな
った時、このトランジスタ４８が電流シンク作用をしな
い様にする。トランジスタ６４のゲートがダイオード６
６を介してＶCCに接続されているので、トランジスタ４
８が電流シンク作用を始める前に、トランジスタ６４が
出力信号１２の電圧をトランジスタ４８のゲートにクラ
ンプする。
【００２６】要約すれば、低電圧技術の装置を５Ｖ系の
様な混合電圧信号の環境とインタフェース接続すること
ができる様にする出力駆動器１０を提供した。プルアッ
プ・トランジスタ４８のゲートを出力信号１２にクラン
プすることにより、プルアップ・トランジスタ４８を介
してＶCCへの電流シンク作用が阻止される。更に、阻止
ダイオード５４，６２は出力信号１２とＶCCの間のこの
他の起こり得る電流通路を阻止する。この発明の阻止回
路は、阻止ダイオード５４，６２が引続いて電流を阻止
し、クランプ・トランジスタ５８，６４がトランジスタ
４８を介して電力を下げた供給電圧源への電流シンク作
用を防止する為に、出力駆動器１０のＶ CCの電力が低下
した場合でも作用することが理解されよう。
様な混合電圧信号の環境とインタフェース接続すること
ができる様にする出力駆動器１０を提供した。プルアッ
プ・トランジスタ４８のゲートを出力信号１２にクラン
プすることにより、プルアップ・トランジスタ４８を介
してＶCCへの電流シンク作用が阻止される。更に、阻止
ダイオード５４，６２は出力信号１２とＶCCの間のこの
他の起こり得る電流通路を阻止する。この発明の阻止回
路は、阻止ダイオード５４，６２が引続いて電流を阻止
し、クランプ・トランジスタ５８，６４がトランジスタ
４８を介して電力を下げた供給電圧源への電流シンク作
用を防止する為に、出力駆動器１０のＶ CCの電力が低下
した場合でも作用することが理解されよう。
【００２７】この発明を特定の実施例の回路について説
明したが、ここで説明したのは、この発明を例示する為
であって、この発明の範囲を制約するものと解してはな
らない。この発明の範囲は特許請求の範囲のみによって
定められる。
明したが、ここで説明したのは、この発明を例示する為
であって、この発明の範囲を制約するものと解してはな
らない。この発明の範囲は特許請求の範囲のみによって
定められる。
【００２８】以上の開示に関連してこの発明は更に下記
の実施態様を有する。 （１）供給電圧源及びアースの間で動作する低電圧出力
駆動器に於て、入力及び出力をもつバッファ段と、前記
出力に結合されたプルアップ・トランジスタと、該プル
アップ・トランジスタ及び前記バッファ段に結合されて
いて、前記出力から供給電圧源への電流の流れを阻止し
て、出力駆動器が混合電圧信号の環境と両立し得る様に
する阻止回路とを有する低電圧出力駆動器。
の実施態様を有する。 （１）供給電圧源及びアースの間で動作する低電圧出力
駆動器に於て、入力及び出力をもつバッファ段と、前記
出力に結合されたプルアップ・トランジスタと、該プル
アップ・トランジスタ及び前記バッファ段に結合されて
いて、前記出力から供給電圧源への電流の流れを阻止し
て、出力駆動器が混合電圧信号の環境と両立し得る様に
する阻止回路とを有する低電圧出力駆動器。
【００２９】（２）（１）項に記載した低電圧出力駆動
器に於て、バッファ段がＣＭＯＳ及びバイポーラ装置を
含み、プルアップ・トランジスタがｐチャンネル形電界
効果トランジスタで構成される低電圧出力駆動器。
器に於て、バッファ段がＣＭＯＳ及びバイポーラ装置を
含み、プルアップ・トランジスタがｐチャンネル形電界
効果トランジスタで構成される低電圧出力駆動器。
【００３０】（３）（１）項に記載した低電圧出力駆動
器に於て、プルアップ・トランジスタが第１の基板、ゲ
ート、ドレイン及びソースを含み、前記阻止回路が第１
の陰極及び第１の陽極を持つ第１の阻止ダイオードで構
成され、第１の陰極が第１の基板に結合され、第１の陽
極が供給電圧源に結合されている低電圧出力駆動器。
器に於て、プルアップ・トランジスタが第１の基板、ゲ
ート、ドレイン及びソースを含み、前記阻止回路が第１
の陰極及び第１の陽極を持つ第１の阻止ダイオードで構
成され、第１の陰極が第１の基板に結合され、第１の陽
極が供給電圧源に結合されている低電圧出力駆動器。
【００３１】（４）（３）項に記載した低電圧出力駆動
器に於て、第１の阻止ダイオードがショットキー・ダイ
オードで構成される低電圧出力駆動器。
器に於て、第１の阻止ダイオードがショットキー・ダイ
オードで構成される低電圧出力駆動器。
【００３２】（５）（３）項に記載した低電圧出力駆動
器に於て、阻止回路が、プルアップ・トランジスタ及び
バッファ段に結合された第１のクランプ・トランジスタ
を持っていて、出力を第１のゲートにクランプする様に
作用し得る低電圧出力駆動器。
器に於て、阻止回路が、プルアップ・トランジスタ及び
バッファ段に結合された第１のクランプ・トランジスタ
を持っていて、出力を第１のゲートにクランプする様に
作用し得る低電圧出力駆動器。
【００３３】（６）（５）項に記載した低電圧出力駆動
器に於て、第１のクランプ・トランジスタが第２の基
板、第２のゲート、第２のドレイン及び第２のソースを
含み、第２の基板が第１の陰極に結合され、第２のゲー
トが供給電圧源に結合され、第２のドレインが出力に結
合され、第２のソースが第１のゲートに結合されている
低電圧出力駆動器。
器に於て、第１のクランプ・トランジスタが第２の基
板、第２のゲート、第２のドレイン及び第２のソースを
含み、第２の基板が第１の陰極に結合され、第２のゲー
トが供給電圧源に結合され、第２のドレインが出力に結
合され、第２のソースが第１のゲートに結合されている
低電圧出力駆動器。
【００３４】（７）（５）項に記載した低電圧出力駆動
器に於て、第１のクランプ・トランジスタがｐチャンネ
ル形電界効果トランジスタで構成される低電圧出力駆動
器。
器に於て、第１のクランプ・トランジスタがｐチャンネ
ル形電界効果トランジスタで構成される低電圧出力駆動
器。
【００３５】（８）（５）項に記載した低電圧出力駆動
器に於て、阻止回路が第２の陰極及び第２の陽極を持つ
第２の阻止ダイオードを有し、第２の陰極がバッファ段
に結合され、第２の陽極が供給電圧源に結合される低電
圧出力駆動器。
器に於て、阻止回路が第２の陰極及び第２の陽極を持つ
第２の阻止ダイオードを有し、第２の陰極がバッファ段
に結合され、第２の陽極が供給電圧源に結合される低電
圧出力駆動器。
【００３６】（９）（８）項に記載した低電圧出力駆動
器に於て、バッファ段が上側ＣＭＯＳインバータを有
し、第２のダイオードが該上側ＣＭＯＳインバータ及び
供給電圧源の間に結合される低電圧出力駆動器。
器に於て、バッファ段が上側ＣＭＯＳインバータを有
し、第２のダイオードが該上側ＣＭＯＳインバータ及び
供給電圧源の間に結合される低電圧出力駆動器。
【００３７】（１０）（８）項に記載した低電圧出力駆
動器に於て、第２の阻止ダイオードがショットキー・ダ
イオードで構成される低電圧出力駆動器。
動器に於て、第２の阻止ダイオードがショットキー・ダ
イオードで構成される低電圧出力駆動器。
【００３８】（１１）（８）項に記載した低電圧出力駆
動器に於て、阻止回路がプルアップ・トランジスタ及び
バッファ段に結合された第２のクランプ・トランジスタ
を有し、該第２のクランプ・トランジスタは、前記第１
のクランプ・トランジスタよりも一層低い出力電圧で
は、前記出力を第１のゲートにクランプする様に作用し
得る低電圧出力駆動器。
動器に於て、阻止回路がプルアップ・トランジスタ及び
バッファ段に結合された第２のクランプ・トランジスタ
を有し、該第２のクランプ・トランジスタは、前記第１
のクランプ・トランジスタよりも一層低い出力電圧で
は、前記出力を第１のゲートにクランプする様に作用し
得る低電圧出力駆動器。
【００３９】（１２）（１１）項に記載した低電圧出力
駆動器に於て、阻止回路が、第３の陰極及び第３の陽極
を持ち、該第３の陽極が供給電圧源に結合されたバイア
ス・ダイオード、及びアースと第３の陰極に結合された
第１のバイアス抵抗を有し、第２のクランプ・トランジ
スタは第３の基板、第３のゲート、第３のソース及び第
３のドレインを有し、第３の基板が第１の陰極に結合さ
れ、第３のゲートが第３の陰極に結合され、第３のソー
スが第１のゲートに結合され、第３のドレインが出力に
結合されている低電圧出力駆動器。
駆動器に於て、阻止回路が、第３の陰極及び第３の陽極
を持ち、該第３の陽極が供給電圧源に結合されたバイア
ス・ダイオード、及びアースと第３の陰極に結合された
第１のバイアス抵抗を有し、第２のクランプ・トランジ
スタは第３の基板、第３のゲート、第３のソース及び第
３のドレインを有し、第３の基板が第１の陰極に結合さ
れ、第３のゲートが第３の陰極に結合され、第３のソー
スが第１のゲートに結合され、第３のドレインが出力に
結合されている低電圧出力駆動器。
【００４０】（１３）（１２）項に記載した低電圧出力
駆動器に於て、第２のクランプ・トランジスタがｐチャ
ンネル形電界効果トランジスタで構成される低電圧出力
駆動器。
駆動器に於て、第２のクランプ・トランジスタがｐチャ
ンネル形電界効果トランジスタで構成される低電圧出力
駆動器。
【００４１】（１４）（１２）項に記載した低電圧出力
駆動器に於て、バイアス・ダイオードがショットキー・
ダイオードで構成される低電圧出力駆動器。
駆動器に於て、バイアス・ダイオードがショットキー・
ダイオードで構成される低電圧出力駆動器。
【００４２】（１５）供給電圧源とアースの間で動作す
る低電圧出力駆動器に於て、入力及び出力を持つバッフ
ァ段と、該出力に結合されていて、第１の基板、ゲー
ト、ドレイン及びソースを含むプルアップ・トランジス
タと、前記供給電圧源及び第１の基板の間に結合された
第１の阻止ダイオードと、前記供給電圧源及びバッファ
段の間に結合された第２の阻止ダイオードと、前記プル
アップ・トランジスタ及びバッファ段に結合されてい
て、第１のゲートを出力にクランプする様に作用し得る
第１のクランプ・トランジスタと、前記プルアップ・ト
ランジスタ及びバッファ段に結合されていて、前記第１
のクランプ・トランジスタよりも一層低い出力電圧で
は、第１のゲートを出力にクランプする様に作用して、
出力駆動器が混合電圧信号の環境と両立し得る様にする
第２のクランプ・トランジスタとを有する低電圧出力駆
動器。
る低電圧出力駆動器に於て、入力及び出力を持つバッフ
ァ段と、該出力に結合されていて、第１の基板、ゲー
ト、ドレイン及びソースを含むプルアップ・トランジス
タと、前記供給電圧源及び第１の基板の間に結合された
第１の阻止ダイオードと、前記供給電圧源及びバッファ
段の間に結合された第２の阻止ダイオードと、前記プル
アップ・トランジスタ及びバッファ段に結合されてい
て、第１のゲートを出力にクランプする様に作用し得る
第１のクランプ・トランジスタと、前記プルアップ・ト
ランジスタ及びバッファ段に結合されていて、前記第１
のクランプ・トランジスタよりも一層低い出力電圧で
は、第１のゲートを出力にクランプする様に作用して、
出力駆動器が混合電圧信号の環境と両立し得る様にする
第２のクランプ・トランジスタとを有する低電圧出力駆
動器。
【００４３】（１６）低電圧出力駆動器を混合電圧信号
の環境とインタフェース接続する方法に於て、入力信号
を受取り、入力信号に対してバッファ作用を加えて予定
の電圧レベルの出力信号を発生し、出力駆動器に対する
３状態出力を発生し、混合電圧の環境から出力駆動器を
介しての電流のシンク作用を阻止する工程を含む方法。
の環境とインタフェース接続する方法に於て、入力信号
を受取り、入力信号に対してバッファ作用を加えて予定
の電圧レベルの出力信号を発生し、出力駆動器に対する
３状態出力を発生し、混合電圧の環境から出力駆動器を
介しての電流のシンク作用を阻止する工程を含む方法。
【００４４】（１７）（１６）項に記載した方法に於
て、プルアップ・トランジスタが出力信号に結合され、
阻止する工程が、混合電圧信号の環境から、プルアップ
・トランジスタの基板を通って電流が流れるのを阻止す
ることを含む方法。
て、プルアップ・トランジスタが出力信号に結合され、
阻止する工程が、混合電圧信号の環境から、プルアップ
・トランジスタの基板を通って電流が流れるのを阻止す
ることを含む方法。
【００４５】（１８）（１７）項に記載した方法に於
て、阻止する工程がプルアップ・トランジスタのゲート
を混合電圧信号の環境にクランプすることを含む方法。
て、阻止する工程がプルアップ・トランジスタのゲート
を混合電圧信号の環境にクランプすることを含む方法。
【００４６】（１９）（１８）項に記載した方法に於
て、第１のクランプ・トランジスタをプルアップ・トラ
ンジスタに結合し、阻止する工程が該クランプ・トラン
ジスタを介しての電流シンク作用を停止することを含む
方法。
て、第１のクランプ・トランジスタをプルアップ・トラ
ンジスタに結合し、阻止する工程が該クランプ・トラン
ジスタを介しての電流シンク作用を停止することを含む
方法。
【００４７】（２０）（１９）項に記載した方法に於
て、プルアップ・トランジスタのゲートを第２のクラン
プ・トランジスタを介して混合電圧信号の環境にクラン
プする工程を含む方法。
て、プルアップ・トランジスタのゲートを第２のクラン
プ・トランジスタを介して混合電圧信号の環境にクラン
プする工程を含む方法。
【００４８】（２１）混合電圧信号の環境で動作し得る
低電圧ＢｉＣＭＯＳ出力駆動器１０が、プルアップ・ト
ランジスタ４８と、混合電圧信号の環境からＢｉＣＭＯ
Ｓ出力駆動器１０を介して供給電圧源への電流の流れを
阻止する様に作用し得る阻止回路５４とを有する。
低電圧ＢｉＣＭＯＳ出力駆動器１０が、プルアップ・ト
ランジスタ４８と、混合電圧信号の環境からＢｉＣＭＯ
Ｓ出力駆動器１０を介して供給電圧源への電流の流れを
阻止する様に作用し得る阻止回路５４とを有する。
【図１】従来の低電圧技術の出力駆動器の回路図。
【図２】プルアップ・トランジスタを持つ従来の低電圧
技術の出力駆動器の回路図。
技術の出力駆動器の回路図。
【図３】プルアップ・トランジスタ及び阻止ダイオード
を用いてこの発明に従って構成された低電圧技術の出力
駆動器の回路図。
を用いてこの発明に従って構成された低電圧技術の出力
駆動器の回路図。
【図４】プルアップ・トランジスタ、阻止ダイオード及
びクランプ・トランジスタを用いた別の実施例の低電圧
技術の出力駆動器の回路図。
びクランプ・トランジスタを用いた別の実施例の低電圧
技術の出力駆動器の回路図。
【図５】プルアップ・トランジスタ、２つの阻止ダイオ
ード及びクランプ・トランジスタを用いた３番目の実施
例の低電圧技術の出力駆動器の回路図。
ード及びクランプ・トランジスタを用いた３番目の実施
例の低電圧技術の出力駆動器の回路図。
【図６】プルアップ・トランジスタ、２つの阻止ダイオ
ード及び２つのクランプ・トランジスタを用いた４番目
の実施例の低電圧技術の出力駆動器の回路図。
ード及び２つのクランプ・トランジスタを用いた４番目
の実施例の低電圧技術の出力駆動器の回路図。
１１ 入力
１２ 出力
４８ プルアップ・トランジスタ
５４ 阻止ダイオード
フロントページの続き
(56)参考文献 特開 平１−212118（ＪＰ，Ａ)
特開 平３−52415（ＪＰ，Ａ)
特開 平３−123220（ＪＰ，Ａ)
特開 平３−128476（ＪＰ，Ａ)
特開 平３−172018（ＪＰ，Ａ)
欧州特許出願公開305676（ＥＰ，Ａ
１)
米国特許5004936（ＵＳ，Ａ)
米国特許4301383（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/08
H03K 19/0175
Claims (8)
- 【請求項１】 供給電圧源及びアースの間で動作する低
電圧出力駆動器において、 入力及び出力をもつバッファ段と、 前記出力に結合され、基板とゲートとドレインとソース
とを有するプルアップ・トランジスタと、 該プルアップ・トランジスタ及び前記バッファ段に結合
され、前記出力から前記供給電圧源への電流の流れを阻
止して、前記出力駆動器が混合電圧信号の環境と両立し
得る様にする阻止回路とを備え、前記阻止回路は、 前記プルアップ・トランジスタの基板に結合された陰極
と、前記供給電圧源に結合された陽極とを有する第１の
阻止ダイオードと、 陰極と、前記供給電圧源に結合された陽極とを有するバ
イアスダイオードと、 前記第１の阻止ダイオードの陰極に結合された基板と、
前記バイアスダイオードの陽極に結合されたゲートと、
前記プルアップ・トランジスタのゲートに結合されたソ
ースと、前記出力に結合されたドレインとを有する第１
のクランプトランジスタと、 前記バイアスダイオードの陰極とアースとに結合された
バイアス抵抗と、を備える、 低電圧出力駆動器。 - 【請求項２】 前記バッファ段がＣＭＯＳ及びバイポー
ラ装置を含み、前記プルアップ・トランジスタがｐチャ
ンネル形電界効果トランジスタを有する、請求項１に記
載の低電圧出力駆動器。 - 【請求項３】 前記阻止回路は、更に、前記プルアップ
・トランジスタと前記バッファ段に結合された第２のク
ランプトランジスタを備え、前記出力を該第２のクラン
プトランジスタのゲートにクランプするように作用しう
る、請求項１に記載の低電圧出力駆動器。 - 【請求項４】 前記第２のクランプトランジスタは、前
記第１阻止ダイオードの陰極に結合された基板と、前記
供給電圧源に結合されたゲートと、前記出力に結合され
たドレインと、前記プルアップ・トランジスタのゲート
に結合された ソースとを有する、請求項３に記載の低電
圧出力駆動器。 - 【請求項５】 前記阻止回路は、更に、前記バッファ段
に結合された陰極と、前記供給電圧源に結合された陽極
とを有する第２の阻止ダイオードを備える、請求項１か
ら請求項４のいずれかに記載の低電圧出力駆動器。 - 【請求項６】 前記バッファ段は上側ＣＭＯＳインバー
タを有し、前記第２の阻止ダイオードは前記上側ＣＭＯ
Ｓインバータと前記供給電圧源とに結合された、請求項
５に記載の低電圧出力駆動器。 - 【請求項７】 前記第１及び第２のクランプトランジス
タがｐチャンネル形電界効果トランジスタを有する、請
求項３から請求項６のいずれかに記載の低電圧出力駆動
器。 - 【請求項８】 前記各ダイオードがショットキー・ダイ
オードで構成される請求項１から請求項７のいずれかに
記載の低電圧出力駆動器。
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| US5541534A (en) * | 1995-02-13 | 1996-07-30 | International Business Machines Corporation | Mixed voltage interface converter |
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