JP2858863B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2858863B2 JP2858863B2 JP2100343A JP10034390A JP2858863B2 JP 2858863 B2 JP2858863 B2 JP 2858863B2 JP 2100343 A JP2100343 A JP 2100343A JP 10034390 A JP10034390 A JP 10034390A JP 2858863 B2 JP2858863 B2 JP 2858863B2
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- Japan
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- level
- mosfet
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- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特にECL
（エミッタ・カップルド・ロジック）入出力構成のBi−
CMOS集積回路装置に利用して有効な技術に関するもので
ある。
（エミッタ・カップルド・ロジック）入出力構成のBi−
CMOS集積回路装置に利用して有効な技術に関するもので
ある。
ECL入出力構成のスタティック型RAMがある。このRAM
では、バイポーラ型トランジスタとCMOS（相補型MOS）
回路とを組み合わせたBi−CMOS回路を用い、ECLレベル
の入力信号を内部でCMOSレベルに変換し、CMOS構成のメ
モリアレイをアクセスするものである。
では、バイポーラ型トランジスタとCMOS（相補型MOS）
回路とを組み合わせたBi−CMOS回路を用い、ECLレベル
の入力信号を内部でCMOSレベルに変換し、CMOS構成のメ
モリアレイをアクセスするものである。
上記のようなRAMにおいて、回路の簡素化のために１
入力のレベル変換回路を用いた場合、電源電圧の増大に
伴い、直流電流が増大するという問題が生じた。本願発
明者において、この問題を検討した結果、レベル変換の
ために用いる基準電圧が電源依存性を持ち、電源電圧の
増大に伴い低下することに原因があることが判明した。
入力のレベル変換回路を用いた場合、電源電圧の増大に
伴い、直流電流が増大するという問題が生じた。本願発
明者において、この問題を検討した結果、レベル変換の
ために用いる基準電圧が電源依存性を持ち、電源電圧の
増大に伴い低下することに原因があることが判明した。
この発明の目的は、ECL−CMOSレベル変換回路を備
え、電源電圧の増大に伴う直流電流の増大を防止した半
導体集積回路装置を提供することにある。
え、電源電圧の増大に伴う直流電流の増大を防止した半
導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ゲートに基準電圧を受け、ソースに比較的小さな信号振
幅の入力信号を受ける第１導電型の第１のMOSFETのドレ
インに設けられる第２導電型の負荷MOSFETを設け、その
ゲートに上記入力信号を受ける反転増幅回路の出力信号
を供給するとともに、上記入力信号がゲートに供給され
た第１導電型のMOSFETと上記第１のMOSFETのドレイン出
力がゲートに供給された第２導電型のMOSFETからなるプ
ッシュプル回路とを含む１入力のレベル変換回路に用い
られる上記基準電圧を電源電圧の増大に対して一定のレ
ベルにクランプするレベルクランプ回路を設ける。
要を簡単に説明すれば、下記の通りである。すなわち、
ゲートに基準電圧を受け、ソースに比較的小さな信号振
幅の入力信号を受ける第１導電型の第１のMOSFETのドレ
インに設けられる第２導電型の負荷MOSFETを設け、その
ゲートに上記入力信号を受ける反転増幅回路の出力信号
を供給するとともに、上記入力信号がゲートに供給され
た第１導電型のMOSFETと上記第１のMOSFETのドレイン出
力がゲートに供給された第２導電型のMOSFETからなるプ
ッシュプル回路とを含む１入力のレベル変換回路に用い
られる上記基準電圧を電源電圧の増大に対して一定のレ
ベルにクランプするレベルクランプ回路を設ける。
電源電圧の増大に対し基準電圧の低下が防止できるか
ら、プッシュプル回路の両MOSFET及びそれにより駆動さ
れるトーテンポール型出力トランジスタが共にオン状態
にならないから、直流電流の増大してしまうことが防止
できる。
ら、プッシュプル回路の両MOSFET及びそれにより駆動さ
れるトーテンポール型出力トランジスタが共にオン状態
にならないから、直流電流の増大してしまうことが防止
できる。
第１図には、この発明に係る半導体集積回路装置に用
いられるレベル変換回路の一実施例の回路図が示されて
いる。同図の各回路素子は、公知のBi−CMOS集積回路技
術により、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。
いられるレベル変換回路の一実施例の回路図が示されて
いる。同図の各回路素子は、公知のBi−CMOS集積回路技
術により、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。
この回路は、１入力のレベル変換と呼ばれるもので、
入力バッファIBにより形成されたECL形式の約1.6Vの振
幅の出力信号をBi−CMOSレベルに変換する回路である。
入力バッファIBは、外部入力端子INに供給されるECLレ
ベルの入力信号を受けるECL構成の入力バッファであ
る。例えば、RAMに適用した場合、この実施例の入力バ
ッファ及びレベル変換回路は、アドレスバッファやデー
タ入力バッファ、及び各種コントロールバッファとして
用いられる。
入力バッファIBにより形成されたECL形式の約1.6Vの振
幅の出力信号をBi−CMOSレベルに変換する回路である。
入力バッファIBは、外部入力端子INに供給されるECLレ
ベルの入力信号を受けるECL構成の入力バッファであ
る。例えば、RAMに適用した場合、この実施例の入力バ
ッファ及びレベル変換回路は、アドレスバッファやデー
タ入力バッファ、及び各種コントロールバッファとして
用いられる。
この実施例では、特に制限されないが、ラッチ機能を
備えた回路になっている。クロックパルスCLK/▲
▼は、出力ラッチ動作をさせるために必要なクロックパ
ルスであり、このようなラッチ機能を付加する場合に
は、外部から入力イネーブル信号が入力される。同図で
は、省略されているが、この入力イネーブル信号を受け
る入力バッファにより、上記クロックパルスCLK/▲
▼が形成される。
備えた回路になっている。クロックパルスCLK/▲
▼は、出力ラッチ動作をさせるために必要なクロックパ
ルスであり、このようなラッチ機能を付加する場合に
は、外部から入力イネーブル信号が入力される。同図で
は、省略されているが、この入力イネーブル信号を受け
る入力バッファにより、上記クロックパルスCLK/▲
▼が形成される。
バイアス電圧VREは、ＰチャンネルMOSFETQ16をオン状
態／オフ状態にさせるための基準電圧であり、通常は接
地電位を基準にして約−3.37Vに固定された電圧であ
る。入力信号（入力バッファIBの出力信号）がハイレベ
ル（約−0.8V）のときには、ＰチャンネルMOSFETQ16が
オン状態となり、ＰチャンネルMOSETQ18はほゞオフ状態
にされる。ＮチャンネルMOSFETQ19はMOSFETQ18の負荷と
なっており、一種のインバータ動作（反転増幅動作）を
行う。これにより、MOSFETQ18のドレインはＮチャンネ
ルMOSFETQ19のしきい値電圧付近まで下がる。したがっ
て、MOSFETQ17がほゞオフ状態とにされ、MOSFETQ16のド
レインの電位は入力信号とほゞ同じ電位にされる。
態／オフ状態にさせるための基準電圧であり、通常は接
地電位を基準にして約−3.37Vに固定された電圧であ
る。入力信号（入力バッファIBの出力信号）がハイレベ
ル（約−0.8V）のときには、ＰチャンネルMOSFETQ16が
オン状態となり、ＰチャンネルMOSETQ18はほゞオフ状態
にされる。ＮチャンネルMOSFETQ19はMOSFETQ18の負荷と
なっており、一種のインバータ動作（反転増幅動作）を
行う。これにより、MOSFETQ18のドレインはＮチャンネ
ルMOSFETQ19のしきい値電圧付近まで下がる。したがっ
て、MOSFETQ17がほゞオフ状態とにされ、MOSFETQ16のド
レインの電位は入力信号とほゞ同じ電位にされる。
これに対して、入力信号がロウレベル（−2.4V）のと
きには、ＰチャンネルMOSFETQ16がほゞオフ状態とな
り、ＰチャンネルMOSFETQ18はほゞオン状態にされる。
ＮチャンネルMOSFETQ19はMOSFETQ18の負荷となってお
り、上記同様に一種のインバータ動作を行う。これによ
り、MOSFETQ18のドレインはハイレベルにされ、MOSFETQ
17がオン状態とにされる。したがって、MOSFETQ16のド
レインの電位は、接地電位付近のロウレベルにされる。
きには、ＰチャンネルMOSFETQ16がほゞオフ状態とな
り、ＰチャンネルMOSFETQ18はほゞオン状態にされる。
ＮチャンネルMOSFETQ19はMOSFETQ18の負荷となってお
り、上記同様に一種のインバータ動作を行う。これによ
り、MOSFETQ18のドレインはハイレベルにされ、MOSFETQ
17がオン状態とにされる。したがって、MOSFETQ16のド
レインの電位は、接地電位付近のロウレベルにされる。
以上の動作により、上記のようなECLレベルの信号が
ほゞCMOSレベルのような大きな信号振幅にレベル変換さ
れる。このような１入力構成では、回路の大幅な簡素化
が可能となる。すなわち、レベル変換回路としては、上
記のような１入力の他に、入力信号と同相と逆相からな
る２つの入力信号を用いるのレベル変換回路もあるが、
上記２つの入力信号に対応して増幅回路を設ける必要が
あるので、その分回路素子数が増大してしまうとともに
消費電流も増大する。
ほゞCMOSレベルのような大きな信号振幅にレベル変換さ
れる。このような１入力構成では、回路の大幅な簡素化
が可能となる。すなわち、レベル変換回路としては、上
記のような１入力の他に、入力信号と同相と逆相からな
る２つの入力信号を用いるのレベル変換回路もあるが、
上記２つの入力信号に対応して増幅回路を設ける必要が
あるので、その分回路素子数が増大してしまうとともに
消費電流も増大する。
クロックパルスCLK/▲▼がそれぞれハイレベル
ロウレベルのとき、MOSFETQ1とQ4及びQ10がオン状態に
されいるから、入力信号がハイレベルであればＮチャン
ネルMOSFETQ3とQ9がオン状態に、ＰチャンネルMOSFETQ2
がオフ状態になり、一種のBi−CMOSインバータ回路と同
様な動作をして出力端子OUTの出力信号をロウレベルに
する。また、入力信号がロウレベルであればＰチャンネ
ルMOSFETQ2がオン状態に、ＮチャンネルMOSFETQ3とQ9が
オフ状態になり、上記の場合とは逆に出力端子OUTの出
力信号をハイレベルにする。
ロウレベルのとき、MOSFETQ1とQ4及びQ10がオン状態に
されいるから、入力信号がハイレベルであればＮチャン
ネルMOSFETQ3とQ9がオン状態に、ＰチャンネルMOSFETQ2
がオフ状態になり、一種のBi−CMOSインバータ回路と同
様な動作をして出力端子OUTの出力信号をロウレベルに
する。また、入力信号がロウレベルであればＰチャンネ
ルMOSFETQ2がオン状態に、ＮチャンネルMOSFETQ3とQ9が
オフ状態になり、上記の場合とは逆に出力端子OUTの出
力信号をハイレベルにする。
このとき、出力端子OUTから得られる出力信号は、Ｐ
チャンネルMOSFETQ14とＮチャンネルMOSFETQ15からなる
CMOSインバータ回路を通して反転され、MOSFETQ6,Q7及
びQ11のゲートに帰還される。しかし、この帰還側回路
のMOSFETQ5とQ8及びQ12が、クロックパルスCLK/▲
▼のハイレベル／ロウレベルによりオフ状態にされい
るから問題ない。
チャンネルMOSFETQ14とＮチャンネルMOSFETQ15からなる
CMOSインバータ回路を通して反転され、MOSFETQ6,Q7及
びQ11のゲートに帰還される。しかし、この帰還側回路
のMOSFETQ5とQ8及びQ12が、クロックパルスCLK/▲
▼のハイレベル／ロウレベルによりオフ状態にされい
るから問題ない。
クロックパルスCLK/▲▼がそれぞれロウレベル
／ハイレベルに変化すると、MOSFETQ1とQ4及びQ10がオ
フ状態にされ、代わってMOSFETQ5とQ8及びQ11がオン状
態になり、上記帰還用のインバータ回路の信号信号が正
帰還されるフィードバックループが形成され、上記レベ
ル変換された出力端子OUTの出力信号を保持するものと
なる。
／ハイレベルに変化すると、MOSFETQ1とQ4及びQ10がオ
フ状態にされ、代わってMOSFETQ5とQ8及びQ11がオン状
態になり、上記帰還用のインバータ回路の信号信号が正
帰還されるフィードバックループが形成され、上記レベ
ル変換された出力端子OUTの出力信号を保持するものと
なる。
上記のクロックパルスを外部から供給される入力イネ
ーブル信号のエッジに同期したパルスとすることによ
り、その論理レベルに関係ないエッジセンシティブな入
力ラッチ制御を行うことができる。このラッチ機能は、
マスクオプションとしてもよい。例えば、上記のような
各回路を作り込んでおいて、上記のようなラッチ制御に
代えてマスタースライス方式によりクロックパルス▲
▼を電源電圧のようなロウレベルに、CLKを接地電
位のようなハイレベルに選択的に固定し、常時スルー状
態で使用することも可能である。
ーブル信号のエッジに同期したパルスとすることによ
り、その論理レベルに関係ないエッジセンシティブな入
力ラッチ制御を行うことができる。このラッチ機能は、
マスクオプションとしてもよい。例えば、上記のような
各回路を作り込んでおいて、上記のようなラッチ制御に
代えてマスタースライス方式によりクロックパルス▲
▼を電源電圧のようなロウレベルに、CLKを接地電
位のようなハイレベルに選択的に固定し、常時スルー状
態で使用することも可能である。
このような１入力のレベル変換回路においては、電源
電圧VEEの低下、通常の規格値である＋10％を越えて、
絶対値的に大幅に大きくなると第３図に点線で示すよう
に基準電圧VREもそれに伴い低下（増大）してしまう。
このように動作電圧の下では、入力信号がロウレベル
（−2.4V）ときでも、ＰチャンネルMOSFETQ16がオン状
態になってしまう。このMOSFETQ16がオン状態になる
と、そのドレイン出力も中間レベルになってしまう。こ
れにより、CMOS構成の駆動MOSFETQ2,Q3が同時にオン状
態となり直流電流を流すものとなる。また、出力部にト
ンーテンポール型の出力トランジスタT1,T2を設けた場
合には、上記の中間レベルに応じて駆動MOSFETQ9やQ13
もオン状態なってトランジスタT2をオン状態にしてしま
う。この結果、トランジスタT1,T2を通して大きな貫通
電流を発生してしまう。
電圧VEEの低下、通常の規格値である＋10％を越えて、
絶対値的に大幅に大きくなると第３図に点線で示すよう
に基準電圧VREもそれに伴い低下（増大）してしまう。
このように動作電圧の下では、入力信号がロウレベル
（−2.4V）ときでも、ＰチャンネルMOSFETQ16がオン状
態になってしまう。このMOSFETQ16がオン状態になる
と、そのドレイン出力も中間レベルになってしまう。こ
れにより、CMOS構成の駆動MOSFETQ2,Q3が同時にオン状
態となり直流電流を流すものとなる。また、出力部にト
ンーテンポール型の出力トランジスタT1,T2を設けた場
合には、上記の中間レベルに応じて駆動MOSFETQ9やQ13
もオン状態なってトランジスタT2をオン状態にしてしま
う。この結果、トランジスタT1,T2を通して大きな貫通
電流を発生してしまう。
例えば、アドレスバッファに適用した場合、RAMが約6
4Kビットのような記憶容量を持つときには、アドレス信
号はA0〜A15のような16ビットからなり、これに応じて1
6個のレベル変換回路が設けられるから、全体の貫通電
流も膨大になる。
4Kビットのような記憶容量を持つときには、アドレス信
号はA0〜A15のような16ビットからなり、これに応じて1
6個のレベル変換回路が設けられるから、全体の貫通電
流も膨大になる。
そこで、この実施例では、基準電圧発生回路VREGの出
力部にレベルクランプ回路が設けられる。このレベルク
ランプ回路は、接地電位を基準にしたダイオードD1〜D3
と、ＰチャンネルMOSFETQ20の直列回路から構成され
る。ＰチャンネルMOSFETQ20のゲートには電源電圧VEEが
供給される。これにより、ＰチャンネルMOSFETQ20は、
電源電圧VEEが−（3VF＋Vthp）を超えて絶対値的に大き
くなるとオン状態となり、第３図に実線で示すように基
準電圧VREの低下（絶対値的な増大）を防止する。ここ
で、VFはダイオードD1〜D3のそれぞれの順方向電圧であ
り、VthpはＰチャンネルMOSFETQ20の実効的なしきい値
電圧である。上記電圧−（3VF＋Vthp）は、第３図にお
いて基準電圧VREが点線で示すように低下を開始すると
きの電源電圧VEEに選ばれる。
力部にレベルクランプ回路が設けられる。このレベルク
ランプ回路は、接地電位を基準にしたダイオードD1〜D3
と、ＰチャンネルMOSFETQ20の直列回路から構成され
る。ＰチャンネルMOSFETQ20のゲートには電源電圧VEEが
供給される。これにより、ＰチャンネルMOSFETQ20は、
電源電圧VEEが−（3VF＋Vthp）を超えて絶対値的に大き
くなるとオン状態となり、第３図に実線で示すように基
準電圧VREの低下（絶対値的な増大）を防止する。ここ
で、VFはダイオードD1〜D3のそれぞれの順方向電圧であ
り、VthpはＰチャンネルMOSFETQ20の実効的なしきい値
電圧である。上記電圧−（3VF＋Vthp）は、第３図にお
いて基準電圧VREが点線で示すように低下を開始すると
きの電源電圧VEEに選ばれる。
上記のようなレベルクランプ回路を設けることによ
り、電源電圧VEEの絶対値的な増大に対して基準電圧VRE
を一定にできるからは、直流電流の発生を防止すること
ができる。
り、電源電圧VEEの絶対値的な増大に対して基準電圧VRE
を一定にできるからは、直流電流の発生を防止すること
ができる。
第２図には、この発明の他の一実施例の回路図が示さ
れている。
れている。
この実施例では、前記のようなラッチ機能が省略され
る。それ故、クロックパルスを受けるスイッチMOSFETや
帰還用の各回路が省略される。そして、この実施例で
は、特に制限されないが、接地電位側の出力トランジス
タT2をオフ状態にする駆動MOSFETQ13は、前記のように
出力端子OUTの出力信号を用いる構成に代え、上記反転
増幅回路を構成するMOSFETQ18のドレイン出力が利用さ
れる。
る。それ故、クロックパルスを受けるスイッチMOSFETや
帰還用の各回路が省略される。そして、この実施例で
は、特に制限されないが、接地電位側の出力トランジス
タT2をオフ状態にする駆動MOSFETQ13は、前記のように
出力端子OUTの出力信号を用いる構成に代え、上記反転
増幅回路を構成するMOSFETQ18のドレイン出力が利用さ
れる。
この構成においても、基準電圧VREの低下に伴い、入
力信号がロウレベルのときMOSFETQ16のドレイン出力が
中間レベルになって直流電流が流れるので、前記同様に
レベルクランプ回路が設けられるものである。
力信号がロウレベルのときMOSFETQ16のドレイン出力が
中間レベルになって直流電流が流れるので、前記同様に
レベルクランプ回路が設けられるものである。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）ゲートに基準電圧を受け、ソースに比較的小さな
信号振幅の入力信号を受ける第１導電型の第１のMOSFET
のドレインに設けられる第２導電型の負荷MOSFETを設
け、そのゲートに上記入力信号を受ける反転増幅回路の
出力信号を供給するとともに、上記入力信号がゲートに
供給された第１導電型のMOSFETと上記第１のMOSFETのド
レイン出力がゲートに供給された第２導電型のMOSFETか
らなるプッシュプル回路とを含む１入力のレベル変換回
路に用いられる上記基準電圧を電源電圧の増大に対して
一定のレベルにクランプするレベルクランプ回路を設け
ることにより、電源電圧の増大に対し基準電圧の低下が
防止できるから、レベル変換される入力信号がロウレベ
ルのときにプッシュプル回路を構成する両MOSFET及びそ
れにより駆動されるトーテンポール型出力トランジスタ
が共にオン状態にならないから直流電流の増大してしま
うことが防止することができるという効果が得られる。
ある。すなわち、 （１）ゲートに基準電圧を受け、ソースに比較的小さな
信号振幅の入力信号を受ける第１導電型の第１のMOSFET
のドレインに設けられる第２導電型の負荷MOSFETを設
け、そのゲートに上記入力信号を受ける反転増幅回路の
出力信号を供給するとともに、上記入力信号がゲートに
供給された第１導電型のMOSFETと上記第１のMOSFETのド
レイン出力がゲートに供給された第２導電型のMOSFETか
らなるプッシュプル回路とを含む１入力のレベル変換回
路に用いられる上記基準電圧を電源電圧の増大に対して
一定のレベルにクランプするレベルクランプ回路を設け
ることにより、電源電圧の増大に対し基準電圧の低下が
防止できるから、レベル変換される入力信号がロウレベ
ルのときにプッシュプル回路を構成する両MOSFET及びそ
れにより駆動されるトーテンポール型出力トランジスタ
が共にオン状態にならないから直流電流の増大してしま
うことが防止することができるという効果が得られる。
（２）レベル変換回路の出力部にバイポーラ型トランジ
スタを用いることにより、信号伝達速度の高速化が可能
になるという効果が得られる。
スタを用いることにより、信号伝達速度の高速化が可能
になるという効果が得られる。
（３）クロックパルスを外部から供給される入力イネー
ブル信号のエッジに同期したパルスとすることにより、
その論理レベルに関係ないエッジセンシティブな入力ラ
ッチ制御を行うことができるという効果が得られる。
ブル信号のエッジに同期したパルスとすることにより、
その論理レベルに関係ないエッジセンシティブな入力ラ
ッチ制御を行うことができるという効果が得られる。
以上本発明者によりなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部回路はBi
−CMOS回路の他、単にCMOS回路により構成してもよい。
このようにCMOS回路により構成した場合でも、レベル変
換回路の出力信号が中間レベルになると、それ以降のCM
OS段で比較的大きな直流電流又貫通電流が増大するか
ら、この発明の適用によりそれを防止することができ
る。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部回路はBi
−CMOS回路の他、単にCMOS回路により構成してもよい。
このようにCMOS回路により構成した場合でも、レベル変
換回路の出力信号が中間レベルになると、それ以降のCM
OS段で比較的大きな直流電流又貫通電流が増大するか
ら、この発明の適用によりそれを防止することができ
る。
この発明は、ECLレベルの入力信号を受け内部でCMOS
レベル又はBi−CMOSレベルに変換するレベル変換回路を
備えた各種半導体集積回路装置に広く利用することがで
きる。
レベル又はBi−CMOSレベルに変換するレベル変換回路を
備えた各種半導体集積回路装置に広く利用することがで
きる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、ゲートに基準電圧を受け、ソースに比較
的小さな信号振幅の入力信号を受ける第１導電型の第１
のMOSFETのドレインに設けられる第２導電型の負荷MOSF
ETを設け、そのゲートに上記入力信号を受ける反転増幅
回路の出力信号を供給するとともに、上記入力信号がゲ
ートに供給された第１導電型のMOSFETと上記第１のMOSF
ETのドレイン出力がゲートに供給された第２導電型のMO
SFETからなるプッシュプル回路とを含む１入力のレベル
変換回路に用いられる上記基準電圧を電源電圧の増大に
対して一定のレベルにクランプするレベルクランプ回路
を設けることにより、電源電圧の増大に対し基準電圧の
低下が防止できるから、レベル変換される入力信号がロ
ウレベルのときにプッシュプル回路を構成する両MOSFET
及びそれにより駆動されるトーテンポール型出力トラン
ジスタが共にオン状態にならないから直流電流の増大し
てしまうことが防止することができる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、ゲートに基準電圧を受け、ソースに比較
的小さな信号振幅の入力信号を受ける第１導電型の第１
のMOSFETのドレインに設けられる第２導電型の負荷MOSF
ETを設け、そのゲートに上記入力信号を受ける反転増幅
回路の出力信号を供給するとともに、上記入力信号がゲ
ートに供給された第１導電型のMOSFETと上記第１のMOSF
ETのドレイン出力がゲートに供給された第２導電型のMO
SFETからなるプッシュプル回路とを含む１入力のレベル
変換回路に用いられる上記基準電圧を電源電圧の増大に
対して一定のレベルにクランプするレベルクランプ回路
を設けることにより、電源電圧の増大に対し基準電圧の
低下が防止できるから、レベル変換される入力信号がロ
ウレベルのときにプッシュプル回路を構成する両MOSFET
及びそれにより駆動されるトーテンポール型出力トラン
ジスタが共にオン状態にならないから直流電流の増大し
てしまうことが防止することができる。
第１図は、この発明に係る半導体記憶装置に用いられる
レベル変換回路の一実施例を示すブロック図、 第２図は、この発明に係る半導体記憶装置に用いられる
レベル変換回路の他の一実施例を示すブロック図、 第３図は、この発明を説明するための基準電圧の特性図
である。 IB……入力バッファ、VREG……基準電圧発生回路、Q1〜
Q20……MOSFET、T1,T2……トランジスタ、D1〜D3……ダ
イオード、IN……入力端子、OUT……出力端子、VEE……
電源電圧、VRE……基準電圧
レベル変換回路の一実施例を示すブロック図、 第２図は、この発明に係る半導体記憶装置に用いられる
レベル変換回路の他の一実施例を示すブロック図、 第３図は、この発明を説明するための基準電圧の特性図
である。 IB……入力バッファ、VREG……基準電圧発生回路、Q1〜
Q20……MOSFET、T1,T2……トランジスタ、D1〜D3……ダ
イオード、IN……入力端子、OUT……出力端子、VEE……
電源電圧、VRE……基準電圧
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175
Claims (3)
- 【請求項１】ゲートに基準電圧を受け、ソースに比較的
小さな信号振幅の入力信号を受ける第１導電型の第１の
MOSFETと、このMOSFETのドレインに設けられ、上記入力
信号を受ける反転増幅回路の出力信号がゲートに供給さ
れた第２導電型のMOSFETと、上記入力信号がゲートに供
給された第１導電型のMOSFETと上記第１のMOSFETのドレ
イン出力がゲートに供給された第２導電型のMOSFETとか
らなるプッシュプル回路とを含む１入力のレベル変換回
路と、電源電圧の増大に対応して上記基準電圧を一定の
レベルにクランプするレベルクランプ回路とを備えてな
ることを特徴とする半導体集積回路装置。 - 【請求項２】上記入力信号はECLレベルであり、レベル
変換回路により形成される信号レベルはCMOSレベルであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 - 【請求項３】上記レベル変換回路の出力信号は、トーテ
ンポール型のプッシュプル出力トランジスタの駆動信号
として用いられるものであることを特徴とする特許請求
の範囲第１又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100343A JP2858863B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100343A JP2858863B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04913A JPH04913A (ja) | 1992-01-06 |
| JP2858863B2 true JP2858863B2 (ja) | 1999-02-17 |
Family
ID=14271476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100343A Expired - Fee Related JP2858863B2 (ja) | 1990-04-18 | 1990-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858863B2 (ja) |
-
1990
- 1990-04-18 JP JP2100343A patent/JP2858863B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04913A (ja) | 1992-01-06 |
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