TW201417500A - 半導體裝置 - Google Patents

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Abstract

本發明旨在提供一種連接I/O埠之外部端子可連接石英振盪器而產生時鐘信號之半導體裝置，可解決處於非活性化狀態之I/O埠之漏電電流阻礙時脈起動之問題。其中，半導體裝置包含第1端子(Xin)、連接於第1端子之放大電路(Aosc)、輸出端子(Nout)連接於第1端子之輸出緩衝器(11a)，輸出緩衝器包含於第1電源配線(VCC)與輸出端子之間經由第1節點(Np)串聯連接之第1導電型之第1電晶體(Mp1)及第2電晶體(Mp2)，第1導電型之第1電晶體及第1導電型之第2電晶體回應對其各閘極共通施加之第1控制信號(Sp)控制其導通狀態。

Description

半導體裝置
本發明係關於半導體裝置，例如關於具有低漏電電流輸出電晶體之半導體裝置。
一般而言，已知一構成，藉由以內建於微電腦之放大電路與連接微電腦外部端子之石英振盪器構成之石英振盪電路產生供給即時時鐘之時鐘信號。另一方面，因微電腦外部端子數之限制，外部端子不連接石英振盪器時(不需即時時鐘功能時)，業界希望該外部端子可兼用為I/O埠之輸入輸出端子。
外部端子連接石英振盪器時，形成於微電腦之I/O埠之影響令人擔心。此時構成I/O埠之輸入輸出緩衝器雖經非活性化(高阻抗狀態：H-Z狀態)，但會令人擔心該輸出緩衝器之漏電電流阻礙石英振盪電路之正常動作。日本特開2004-104754號公報(專利文獻1)揭示一半導體裝置構成，可抑制具有閘極氧化膜厚薄的電晶體之驅動裝置電路之閘極漏電電流。保持連接輸出端子之輸出電晶體之導通狀態時，使對該輸出電晶體之源極-閘極間施加之導通電壓較電源電壓低，抑制閘極漏電電流。
【先前技術文獻】
【專利文獻】
【專利文獻1】
日本特開2004-104754號公報
專利文獻1雖揭示抑制處於導通狀態之電晶體之閘極漏電電流之構成，但未揭示抑制處於非導通狀態之電晶體之源極-汲極間之漏電電流之構成。因此，未抑制經非活性化之構成I/O埠之輸出緩衝器之漏電電流對石英振盪電路造成的影響。其他課題與新穎特徵將會由本說明書之記述及附圖明示之。
依一實施形態，半導體裝置包含第1端子、連接於第1端子之放大電路、輸出端子連接於第1端子之輸出緩衝器，輸出緩衝器包含源極及汲極分別連接於第1電源配線及第1節點之第1導電型之第1電晶體、源極及汲極分別連接於第1節點及輸出端子之第1導電型之第2電晶體，第1電晶體及第2電晶體回應對其各閘極共通施加之第1控制信號控制其導通狀態。
依該一實施形態，可不受輸出緩衝器之漏電電流之影響，產生穩定之時鐘信號。
/IE‧‧‧信號
ADC‧‧‧類比數位轉換器
AMP‧‧‧放大器
Aosc‧‧‧放大電路
C1、C2‧‧‧負荷電容
CK‧‧‧時鐘信號
Coco、Cosc‧‧‧石英振盪電路
COMP‧‧‧比較器
D1、D2‧‧‧二極體
DAC‧‧‧數位類比轉換器
Di1、Do1、Do2‧‧‧信號
H-Z‧‧‧高阻抗狀態
I/O1、I/O2‧‧‧I/O埠
I/On‧‧‧I/O埠部
Ic1、IRc‧‧‧電流
Ihz、In11、In12、In2、Ip11、Ip12、Ip2‧‧‧漏電電流
LSI‧‧‧半導體裝置
Mn0、Mn1、Mn2、Mne‧‧‧n型電晶體
Mp0、Mp1、Mp2、Mpe、Mpu‧‧‧p型電晶體
N1、N2、Nn、Np‧‧‧節點
Nin‧‧‧輸入節點
Nout‧‧‧輸出節點
OE、OSCE、Pup‧‧‧信號
Qosc‧‧‧共振電路
QZ‧‧‧石英振盪器
Rc、Re‧‧‧電阻
Sn、Sp‧‧‧信號
SW1、SW2‧‧‧開關
VCC/2‧‧‧中間電壓
VCC/4‧‧‧電壓
VCC、VSS‧‧‧電源配線(電源電壓)(電源端子)
X11、X1、X2‧‧‧配線
Xin、Xout‧‧‧外部端子
1‧‧‧CPU(中央處理裝置)
2‧‧‧SRAM(靜態型隨機存取記憶體)
3‧‧‧NVM(快閃記憶體等可改寫之非揮發性記憶體)
4‧‧‧內部匯流排
5‧‧‧PLL(相位同步電路)
6‧‧‧REG(暫存器)
7‧‧‧介面電路
8‧‧‧周邊區域
9‧‧‧外部端子
10‧‧‧即時時鐘
11a、21a‧‧‧輸出緩衝器後段部
11b、12b、21b‧‧‧輸出緩衝器前段部
13‧‧‧輸入緩衝器
111‧‧‧NAND電路
112‧‧‧NOR電路
113‧‧‧反相器
114‧‧‧反相器(反轉放大電路)
圖1係顯示依實施形態1之半導體裝置構成之方塊圖。
圖2係依實施形態1之I/O埠及其周邊電路之電路圖。
圖3係依實施形態1之輸出緩衝器前段部及放大電路之電路圖。
圖4係顯示依實施形態1之石英振盪電路起動時之時鐘信號波形之示意圖。
圖5係說明依實施形態1之輸出緩衝器後段部於非活性化狀態時之動作之電路圖。
圖6係依實施形態1之變形例之I/O埠及其周邊電路之電路圖。
圖7係說明依實施形態1之變形例之輸出緩衝器後段部於非活性化狀態時之動作之電路圖。
以下，參照圖式，並同時說明關於實施形態。實施形態之說明中，言及個數、量等時，除特別有記載時外，未必限定於該個數、量等。實施形態之圖式中，同一參照符號或參照編號表示同一部分分或相當部分。且實施形態之說明中，有時會對附有同一參照符號等之部分等，不重複重複之說明。
<實施形態1>
參照圖1，說明依實施形態1之半導體裝置LSI之構成。
半導體裝置LSI係藉由形成在單一半導體基板上的積體電路構成之微電腦，包含CPU(中央處理裝置)1、SRAM(靜態型隨機存取記憶體)2、NVM(快閃記憶體等可改寫之非揮發性記憶體)3、內部匯流排4、PLL(相位同步電路)5、REG(暫存器)6、介面電路7及即時時鐘10。於半導體裝置LSI周邊區域8，配置有複數外部端子9(配置於周邊區域8，未賦予符號之其他複數正方形圖案亦係外部端子9)，及具有複數分別連接各外部端子9之I/O埠之I/O埠部I/On。分別對電源端子VCC及電源端子VSS供給電源電壓VCC及電源電壓VSS(符號VCC及VSS亦意味著對應之電源電壓。以下相同。)。電源電壓VSS為例如0V，電源電壓VCC被設定為適於半導體裝置LSI動作之正電壓。
內部匯流排4連接CPU1、SRAM2及NVM3，CPU1對SRAM3及NVM3進行存取之際使用之。PLL5產生微電腦之動作時脈，對CPU1等各功 能單元供給該動作時脈。介面電路7在I/O埠部I/On與半導體裝置LSI內部之功能單元之間，輸入/輸出信號。
特別是，介面電路7包含將自外部輸入之類比信號轉換為數位信號之類比數位轉換器ADC(Analog to Digital Converter)、將於半導體裝置LSI內部產生之數位信號轉換為類比信號，朝半導體裝置LSI外部輸出之數位類比轉換器DAC(Digital to Analog Converter)、將自半導體裝置LSI外部(或內部)輸入之類比信號放大，對半導體裝置LSI內部(或外部)供給該放大信號之放大器AMP(Amplifier)、及將自半導體裝置LSI外部輸入之類比信號之電壓值與既定位準比較之比較器COMP(Comparator)。
以下，統稱類比數位轉換器ADC、數位類比轉換器DAC、放大器AMP及比較器COMP為類比電路。類比電路與I/O埠部I/On分別共用外部端子9。以CPU1由使用者設定將與介面電路7連接之各複數外部端子9作為I/O埠部I/On之輸入輸出使用，或作為類比電路之輸入輸出使用。
半導體裝置LSI更包含外部端子Xin、外部端子Xout、I/O埠I/O1、I/O埠I/O2及放大電路Aosc。半導體裝置LSI之使用者因應是否需要即時時鐘10之功能，決定是否需要朝外部端子Xin及外部端子Xout間連接石英振盪器。於外部端子Xin及外部端子Xout間連接石英振盪器時，放大電路Aosc產生時鐘信號CK。對即時時鐘10供給產生之時鐘信號CK。即時時鐘10具有計數器電路(未經圖示)，對該供給之時鐘信號進行計數，對表示現在年月日及時刻之信號進行計時。於外部端子Xin及外部端子Xout間不連接石英振盪器時，此兩外部端子分別用作為I/O埠I/O1及I/O埠I/O2之輸入輸出端子。
因應外部端子Xin及外部端子Xout之使用目的，使用者於NVM3之既定區域寫入設定放大電路Aosc之動作狀態之動作設定值。此動作設定值在對半導體裝置LSI輸入電源之初始化時，經由內部匯流排4及CPU1，由REG6收納之。藉由此動作設定值，於外部端子Xin及外部端子Xout間連接 石英振盪器時，放大電路Aosc呈活性化狀態。另一方面，未連接石英振盪器時，放大電路Aosc呈非活性化狀態。根據收納動作設定值之REG6輸出之信號OSCE控制此放大電路Aosc之兩動作狀態。
參照圖2，說明依實施形態1之I/O埠I/O1及其周邊電路之電路圖。
I/O埠I/O1係三態緩衝器，藉由信號OE控制其狀態。I/O埠I/O1包含輸出緩衝器後段部11a、輸出緩衝器前段部11b、輸入緩衝器13、電阻Re、p型電晶體Mpu、p型電晶體Mpe及n型電晶體Mne。又，本說明書中電晶體係MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧半導體場效應電晶體)。
說明輸出緩衝器後段部11a之構成及功能。輸出緩衝器後段部11a包含將輸出節點Nout提高至高位準(電源電壓VCC)之p型電晶體Mp1及Mp2。p型電晶體Mp1之源極及汲極分別與電源配線VCC及節點Np連接。p型電晶體Mp2之源極及汲極分別與節點Np及輸出節點Nout連接。對p型電晶體Mp1及Mp2各閘極施加輸出緩衝器前段部11b輸出之信號Sp。信號Sp若為低位準(電源電壓VSS)，p型電晶體Mp1及Mp2即皆呈導通狀態，將輸出節點Nout之電壓提高至電源電壓VCC。
輸出緩衝器後段部11a更包含n型電晶體Mn1及Mn2。n型電晶體Mn1之汲極及源極分別與節點Nn及電源配線VSS連接。n型電晶體Mn2之汲極及源極分別與輸出節點Nout及節點Nn連接。對n型電晶體Mn1及Mn2各閘極施加輸出緩衝器前段部11b輸出之信號Sn。信號Sn若為高位準(電源電壓VCC)，n型電晶體Mn1及Mn2即皆呈導通狀態，將輸出節點Nout之電壓降低至電源電壓VSS。
輸出緩衝器後段部11a更包含n型電晶體Mn0及p型電晶體Mp0。n型電晶體Mn0實現節點Np及電源配線VSS間之電性通道。具體而言，n型電晶體Mn0之汲極及源極分別與節點Np及電源配線VSS連接，對其閘 極施加輸出緩衝器前段部11b輸出之信號Sp。信號Sp若為高位準，p型電晶體Mp1及Mp2即呈非導通狀態，n型電晶體Mn0呈導通狀態。p型電晶體Mp0實現節點Nn及電源配線VCC間之電性通道。p型電晶體Mp0之源極及汲極分別與電源配線VCC及節點Nn連接，對其閘極施加輸出緩衝器前段部11b輸出之信號Sn。信號Sn若為低位準，n型電晶體Mn1及Mn2呈非導通狀態，p型電晶體Mp0呈導通狀態。
輸出節點Nout與配線X1連接。此配線X1與外部端子Xin連接。配線X1及電源配線VCC分別連接二極體D1之陽極及陰極。且配線X1及電源配線VSS分別連接二極體D2之陰極及陽極。二極體D1係形成於p型電晶體Mp2之p型汲極與n井間之寄生二極體。二極體D2係形成於n型電晶體Mn2之n型汲極與p井間之寄生二極體。此等2個寄生二極體作為靜電保護元件動作，自由外部端子Xin施加之突波電壓保護輸出緩衝器後段部11a。
說明輸出緩衝器前段部11b之構成及功能。輸出緩衝器前段部11b根據信號OE及信號Do1，決定信號Sp及信號Sn之電壓。信號OE為高位準時，信號Sp及信號Sn之電壓皆根據信號Do1設定。信號Do1為低位準時，信號Sp及信號Sn設定為電源電壓VCC。信號Do1為低位準時，信號Sp及信號Sn設定為電源電壓VSS。其結果，信號Do1為低位準時，輸出節點Nout降低為低位準。且信號Do1為高位準時，輸出節點Nout提高為高位準。信號Do1係不圖示之介面電路等半導體裝置LSI具備之功能區塊輸出信號。
信號OE為低位準時，不依信號Do1之值，信號Sp設定為高位準，信號Sn設定為低位準。其結果，輸出緩衝器後段部11a之p型電晶體Mp1及Mp2，與n型電晶體Mn1及Mn2皆設定為非導通狀態。其結果，輸出緩衝器後段部11a設定為非活性化狀態(高阻抗狀態)。亦即，根據信號OE，設定I/O埠I/O1具備之輸出緩衝器之動作狀態。
輸出緩衝器後段部11a處於非活性化狀態時，n型電晶體Mn0及p型電晶體Mp0皆處於導通狀態。因此，節點Np之電壓由處於非導通狀態之p型電晶體Mp1及Mp2之阻抗，與處於導通狀態之n型電晶體Mn0之阻抗決定。同樣地，節點Nn之電壓由處於非導通狀態之n型電晶體Mn1及Mn2之阻抗，與處於導通狀態之p型電晶體Mp0之阻抗決定。
說明輸入緩衝器13之構成及功能。輸入緩衝器13由OR電路構成，實施形態1中，為確保輸入信號之雜訊邊限，輸入-輸出特性具有滯後特性。輸入緩衝器13一方之輸入端子連接配線X11之一端。配線X11之另一端與電阻Re之一端連接，電阻Re之另一端與配線X1之一端連接。配線X1之另一端與外部端子Xin連接。此配線X1更與輸出緩衝器後段部11a之輸出節點Nout連接。
經二極體連接之p型電晶體Mpe之汲極於輸入節點Nin與配線X11連接。p型電晶體Mpe之源極及閘極與電源配線VCC連接。經二極體連接之n型電晶體Mne之汲極於輸入節點Nin與配線X11連接。n型電晶體Mne之源極及閘極與電源配線VSS連接。此2個電晶體及電阻Re係靜電保護元件，自由外部端子Xin施加之突波電壓保護輸入緩衝器13。
p型電晶體Mpu之源極及汲極分別與各電源配線VCC及配線X11連接，對其閘極施加信號Pup。對輸入緩衝器13之另一方輸入端子施加信號/IE。由低位準信號/IE活性化之輸入緩衝器13根據由外部端子Xin施加之輸入信號輸出信號Di1。具體而言，輸入緩衝器13產生使輸入節點Nin之邏輯位準反轉之信號Di1。由高位準信號/IE非活性化之輸入緩衝器13不依由外部端子Xin施加之輸入信號，輸出低位準信號Di1。亦即，根據信號/IE，設定I/O埠I/O1具備之輸入緩衝器13之動作狀態。
如後述，不使用即時時鐘10之功能時(更進一步而言，不使即時時鐘10動作時)，於外部端子Xin及外部端子Xout間不連接共振電路Qosc。且於兩外部端子間連接之放大電路Aosc處於非活性化狀態(開關SW1及S W2皆為非導通狀態)。此時，I/O埠I/O1之輸出緩衝器後段部11a及輸入緩衝器13皆為非活性化狀態(I/O埠I/O1為非活性狀態)時，配線X1及配線X11呈浮動狀態。為迴避此浮動狀態，設定信號Pup為低位準，以p型電晶體Mpu將配線X1及配線X11之電壓固定為電源電壓VCC。
I/O埠I/O2與I/O埠I/O1具有同一構成，與I/O埠I/O1對應之輸出節點Nout及輸入節點Nin(未經圖示)經由配線X2與外部端子Xout連接。I/O埠I/O2為非活性狀態時，配線X2固定於電源電壓VCC。
說明共振電路Qosc之構成。共振電路Qosc包含石英振盪器QZ、負荷電容C1及負荷電容C2，外接於半導體裝置LSI之外部端子Xin及外部端子Xout。石英振盪器QZ之兩端分別連接負荷電容C1及C2之一端。各負荷電容之另一端與電源配線VSS連接。為實現即時時鐘所需之共振電路Qosc之低消耗電力化，已探討石英振盪器QZ為低CL石英振盪器。低CL石英振盪器可以較以往小的值的負荷電容C1及C2維持振盪性能，並實現消耗電力大幅減低之共振電路。一般的石英振盪器之情形下，負荷電容C1及C2之值為10pF前後。另一方面，係低CL石英振盪器時，負荷電容例如可低至約3pF。
說明放大電路Aosc之構成及功能。放大電路Aosc包含反相器(反轉放大電路)114、電阻Rc、開關SW1及開關SW2，形成於半導體裝置LSI。反相器114之輸入端子與電阻Rc之一端於節點N1與配線X1連接。反相器114之輸出端子及電阻Rc之另一端分別與開關SW2及SW1各一端連接。開關SW1及SW2各另一端於節點N2與配線X2連接。
於外部端子Xin及外部端子Xout間外接共振電路Qosc時，開關SW1及SW2皆設定為關閉狀態(導通狀態)。此時，由共振電路Qosc及放大電路Aosc構成之石英振盪電路Cosc自放大電路Aosc之節點N2輸出時鐘信號CK。又，圖2中雖省略，但一般而言，節點N2之輸出係經由反相器等驅動裝置電路作為時鐘信號CK輸出。
於外部端子Xin及外部端子Xout間不外接共振電路Qosc時，開關SW1及SW2皆設定為開啟狀態(非導通狀態)。此時，放大電路Aosc之節點N2之電壓與I/O埠I/O2之配線X2維持為同電壓之電源電壓VCC。藉此，石英振盪電路Coco不振盪。
開關SW1及SW2皆根據信號OSCE控制其開合狀態。於外部端子Xin及外部端子Xout間不連接石英振盪器QZ而使半導體裝置LSI動作(不使即時時鐘10動作)時，信號OSCE設定為低位準，開關SW1及SW2皆呈開啟狀態(非導通狀態)。於兩外部端子間連接石英振盪器QZ(使即時時鐘10動作)時，信號OSCE設定為高位準，開關SW1及SW2皆呈關閉狀態(導通狀態)。此信號OSCE之位準根據使用者預先設定於REG6之動作設定值，固定於低位準或高位準任一方。
參照圖3，說明依實施形態1之輸出緩衝器前段部11b及放大電路Aosc之電路圖。
輸出緩衝器前段部11b包含NAND電路111、NOR電路112及反相器113。將自介面電路等半導體裝置LSI內部功能區塊輸出之信號Do1朝NAND電路111及NOR電路112一方之輸入端子施加。將信號OE及信號OE之邏輯位準由反相器113反轉之信號分別朝NAND電路111之另一方輸入端子及NOR電路112之另一方輸入端子施加。
藉由此構成，信號OE為高位準時，信號Sp及Sn之值由信號Do1決定。信號OE為低位準時，不依信號Do1，信號Sp及Sn之電壓分別設定為高位準及低位準。信號OE根據信號OSCE由不圖示之電路產生。信號OSCE顯示低位準時，信號OE亦呈低位準，輸出緩衝器後段部11a為非活性。信號OSCE顯示高位準時，將I/O1作為輸出緩衝器使用之際信號OE為高位準，將I/O2作為輸入緩衝器使用或不輸入輸出之際信號OE為低位準。
放大電路Aosc之開關SW1及SW2皆由CMOS構成之轉移閘極構成。開關SW1及SW2之導通狀態藉由分別對n型電晶體之閘極及p型電晶體之閘極施加，信號OSCE及信號OSCE之邏輯位準由反相器115反轉之信號控制之。輸出緩衝器前段部12b之電路構成除輸入自其他功能區塊輸出之信號Do2之點外，與輸出緩衝器前段部11b相同。
參照圖4，說明依實施形態1之石英振盪電路Coco起動時時鐘信號CK之波形。
圖4示意顯示起動時時鐘信號CK之波形變化。於時刻t0，將放大電路Aosc以信號OSCE設定為活性化狀態後(參照圖2)，時鐘信號CK即以電源電壓VCC與電源電壓VSS之中間電壓VCC/2(反相器114之輸入臨界值電壓)為基準，開始振盪。在此，所謂中間電壓VCC/2意味電源電壓VSS為0V時，電源電壓VCC之一半之值。於時刻t1振盪波形之振幅達某程度(時刻t0~時刻1之期間為振盪開始期間)。其後，振幅急速增加，於時刻t2振盪波形之振幅達既定之值(時刻t1~時刻t2之期間為振盪放大期間)。時刻t2以後，時鐘信號CK維持既定振幅及頻率(時刻t2以後為振盪穩定期間)。
圖2所示由共振電路Qosc及放大電路Aosc構成之石英振盪電路Cosc之起動強烈地受到該振盪開始期間中放大電路Aosc之輸入電流之影響。如圖2所示，放大電路Aosc由將反相器114之輸出信號，經由電阻Rc，反饋為其輸入之放大器構成。於振盪開始期間，若除負荷電容C1及C2之充放電電流外更因其他要因導致電流流往電阻Rc，於振盪開始時期反相器114輸入信號之偏電壓即會變化。其結果，石英振盪電路Cosc之正常的振盪開始有其困難。
參照圖5，說明依實施形態1之輸出緩衝器後段部11a非活性化狀態時之動作。
圖5顯示於外部端子Xin及外部端子Xout間外接共振電路Qosc，設定放大電路Aosc為活性化狀態，設定輸出緩衝器後段部11a為非活性化狀態時電流之流動。
處於非活性化狀態之輸出緩衝器後段部11a中，信號Sp及信號Sn分別設定為高位準及低位準。其結果，p型電晶體Mp1及Mp2皆處於非導通狀態，n型電晶體Mn0處於導通狀態。處於非導通狀態之p型電晶體Mp1及Mp2各源極-汲極間存在漏電電流，其值取決於源極-汲極間之電壓。同樣地，處於非導通狀態之n型電晶體Mn1及Mn2各源極-汲極間亦存在漏電電流，其值取決於源極-汲極間之電壓。
於振盪開始期間放大電路Aosc之節點N1之電壓以中間電壓VCC/2為中心以微小的振幅值上下變動。若經由節點N1與配線X1而連接之輸出節點Nout之電壓為中間電壓VCC/2，p型電晶體Mp1及Mp2之漏電電流Ip11及Ip12之值與方向即取決於節點Np之電壓。同樣地，n型電晶體Mn1及Mn2之漏電電流In11及In12之值與方向取決於節點Nn之電壓。
節點Np之電壓等於作為輸出節點Nout，亦即節點N1之電壓之中間電壓VCC/2時，p型電晶體Mp2之源極電壓與汲極電壓相等，漏電電流Ip12不流動。另一方面，p型電晶體Mp1之汲極電壓相對於源極電壓恰低中間電壓VCC/2，故漏電電流Ip11自電源配線VCC經由n型電晶體Mn0流往電源配線VSS。
節點Np之電壓低於中間電壓VCC/2時，漏電電流Ip11增加。另一方面，由p型電晶體Mp2產生之漏電電流Ip12自輸出節點Nout經由節點Np及n型電晶體Nn0流往電源配線VSS。節點Np之電壓高於中間電壓VCC/2時，漏電電流Ip11分流為經由n型電晶體Mn0流往電源配線VSS之分量，與經由p型電晶體Mp2流往輸出節點Nout側之分量。
節點Nn之電壓等於作為輸出節點Nout，亦即節點N1之電壓之中間電 壓VCC/2時，n型電晶體Mn2之源極電壓與汲極電壓相等，漏電電流In12不流動。另一方面，n型電晶體Mn1之汲極電壓相對於源極電壓恰高中間電壓VCC/2，故漏電電流In11自電源配線VCC經由p型電晶體Mp0流往電源配線VSS。
節點Nn之電壓高於中間電壓VCC/2時，漏電電流In11增加。另一方面，由n型電晶體Mn2產生之漏電電流In12自電源配線VCC經由p型電晶體Np0及節點Nn流往輸出節點Nout。節點Nn之電壓低於中間電壓VCC/2時，漏電電流In12為經由n型電晶體Mn1流往電源配線VSS之分量，與經由p型電晶體Mp0流往節點Nn側之分量匯流之值。
若自處於非活性化狀態(高阻抗狀態H-Z)之輸出緩衝器後段部11a之輸出節點Nout流出之漏電電流為Ihz，漏電電流Ip12及In12即處於以下關係。
Ihz=In12-Ip12
在此，各電流之值中，自輸出節點Nout流出時為正，朝輸出節點Nout流入時為負。
此漏電電流Ihz分流為使共振電路Qosc之負荷電容C1充放電之電流Ic1，及朝放大電路Aosc之電阻Rc流動之電流IRc。電流IRc之增大係使對反相器114輸入信號之偏電壓變動，妨礙於振盪開始期間石英振盪電路Cosc正常之動作之要因。處於非導通狀態之電晶體之漏電電流若增大漏電電流Ihz即增大，電流IRc亦增大。且作為石英振盪器QZ若採用低LC石英振盪器，負荷電容C1及C2之電容值即大幅減少，電流Ic1減少。其結果，自漏電電流Ihz分流而流往電阻Rc之IRc傾向於更增加。
為排除漏電電流Ihz對此石英振盪電路Cosc之不良影響，依實施形態1之輸出緩衝器後段部11a包含在處於非活性化狀態時，節點Np及節點Nn之電壓設定為中間電壓VCC/2之n型電晶體Mn0及p型電晶體Mp0。藉由設定導通狀態下n型電晶體Mn0之阻抗(導通電阻)與非導通狀態下 p型電晶體Mp1之阻抗(切斷電阻)相等，可設定節點Np為中間電壓VCC/2。同樣地，藉由設定導通狀態下p型電晶體Mp0之阻抗(導通電阻)與非導通狀態下n型電晶體Mn1之阻抗(切斷電阻)相等，可設定節點Nn為中間電壓VCC/2。
藉由設定節點Np為中間電壓VCC/2，p型電晶體Mp2之源極電壓與汲極電壓相等。同樣地，藉由設定節點Nn為中間電壓VCC/2，n型電晶體Mn2之源極電壓與汲極電壓相等。其結果，可將因p型電晶體Mp1及Mp2，或n型電晶體Mn1及Mn2漏電電流自輸出節點Nout之流出或朝輸出節點Nout之流入抑制至最小限。如以上，藉由設定節點Np及節點Nn為中間電壓VCC/2，振盪開始時期中放大電路Aosc正常動作，石英振盪電路Cosc正常產生時鐘信號CK。
p型電晶體Mp1之切斷電阻為高電阻，故n型電晶體Mn0之導通電阻亦需配合其增大。具體而言，將n型電晶體Mn0的閘極長(Ln0)相對於閘極寬(Wn0)之比率(Ln0/Wn0)，設定為大於p型電晶體Mp1的閘極長(Lp1)相對於閘極寬(Wp1)之比率(Lp1/Wp1)。同樣地，亦將p型電晶體Mp0的閘極長(Lp0)相對於閘極寬(Wp0)之比率(Lp0/Wp0)，設定為大於n型電晶體Mn1相對於閘極寬(Wn1)閘極長(Ln1)之比率(Ln1/Wn1)。
節點Np及Nn之電壓分別為中間電壓VCC/2之理由係為了設定為與放大電路Aosc反相器114(CMOS電路構成)之輸入臨界值電壓同一電壓。因此，放大電路Aosc之輸入臨界值電壓與中間電壓VCC/2不同時，宜適當設定節點Np及Nn之設定電壓與該輸入臨界值電壓相同。且亦可在可抑制因漏電電流Ihz對石英振盪電路Cosc造成不良影響之範圍內，設定節點Np及Nn之電壓於中間電壓VCC/2附近。亦即，亦可設定節點Np及Nn之電壓與放大電路Aosc之輸入臨界值電壓實質上相同。
又，作為使節點Np及Nn之電壓為中間電壓VCC/2之機構，不限於 係n型電晶體Mn0及p型電晶體Mp0。藉由於節點Np與電源配線VSS之間形成和n型電晶體Mn1及Mn2不同之電性通道，於節點Nn與電源配線VCC之間形成和p型電晶體Mp1及Mp2不同之電性通道，可設定節點Np及Nn之電壓為中間電壓VCC/2。
<實施形態1之變形例>
參照圖6，說明依實施形態1之變形例之I/O埠I/O1及其周邊電路之電路圖。
圖6與圖2之相異點在於輸出緩衝器後段部21a與輸出緩衝器後段部11a之電路構成。輸出緩衝器後段部21a呈省略圖2所示之輸出緩衝器後段部11a中之n型電晶體Mn0及p型電晶體Mp0之構成。其他構成相同，兩輸出緩衝器後段部中，對對應之電路元件賦予同一符號。且圖6之輸出緩衝器前段部21b之構成、功能與圖2所示之輸出緩衝器前段部11b之構成、功能相同。
輸出緩衝器後段部21a包含將輸出節點Nout提高為高位準之p型電晶體Mp1及Mp2。p型電晶體Mp1之源極及汲極分別與電源配線VCC及節點Np連接。p型電晶體Mp2之源極及汲極分別與節點Np及輸出節點Nout連接。對p型電晶體Mp1及Mp2各閘極施加輸出緩衝器前段部21b輸出之信號Sp。信號Sp若為低位準，p型電晶體Mp1及Mp2即皆呈導通狀態，提高輸出節點Nout之電壓至電源電壓VCC。
輸出緩衝器後段部21a更包含n型電晶體Mn1及Mn2。n型電晶體Mn1之汲極及源極分別與節點Nn及電源配線VSS連接。n型電晶體Mn2之汲極及源極分別與輸出節點Nout及節點Nn連接。對n型電晶體Mn1及Mn2各閘極施加輸出緩衝器前段部21b輸出之信號Sn。信號Sn若為高位準，n型電晶體Mn1及Mn2即皆呈導通狀態，將輸出節點Nout之電壓降低至電源電壓VSS。
參照圖7，說明依實施形態1之變形例之輸出緩衝器後段部21a非活性化狀態下之動作。
圖7顯示於外部端子Xin及外部端子Xout間外接共振電路Qosc，設定放大電路Aosc為活性化狀態，設定輸出緩衝器後段部21a為非活性化狀態時電流之流動。
處於非活性化狀態之輸出緩衝器後段部21a中，信號Sp及信號Sn分別設定為高位準及低位準。其結果，p型電晶體Mp1及Mp2皆處於非導通狀態。處於非導通狀態之p型電晶體Mp1及Mp2各源極-汲極間存在漏電電流，其值取決於源極-汲極間之電壓。同樣地，處於非導通狀態之n型電晶體Mn1及Mn2各源極-汲極間亦存在漏電電流，其值取決於源極-汲極間之電壓。
振盪開始時期中放大電路Aosc之節點N1之電壓若為中間電壓VCC/2，漏電電流Ip2即自輸出節點Nout流出。此漏電電流Ip2之值取決於串聯連接p型電晶體Mp1及Mp2各切斷電阻之值。同樣地，漏電電流In2流入輸出節點Nout。此漏電電流In2之值取決於串聯連接n型電晶體Mn1及Mn2各切斷電阻之值。漏電電流Ip2分流為使共振電路Qosc之負荷電容C1充電之電流Ic1，及流往放大電路Aosc之電阻Rc之電流IRc。
處於非導通狀態之p型電晶體Mp1、Mp2、n型電晶體Mn1及Mn2之漏電電流之值取決於各電晶體之源極-汲極間之電壓。例如，p型電晶體Mp1及Mp2之閘極寬與閘極長相同時，對各電晶體之源極-汲極間，施加電源電壓VCC之1/4之電壓VCC/4。同樣地，n型電晶體Mn1及Mn2之閘極寬與閘極長相同時，對各電晶體之源極-汲極間亦施加電壓VCC/4。
一般的CMOS構成之輸出緩衝器電路中，於電源配線VCC與輸出端子間連接1個p型電晶體，於輸出端子與電源配線VSS間連接1個n型電晶體。將圖7之輸出緩衝器後段部21a取代為此一般的CMOS構成之輸出緩 衝器電路時，對處於非導通狀態之各電晶體之源極-汲極間施加中間電壓VCC/2。其結果，一般的CMOS構成之漏電電流Ip2及In2相較於輸出緩衝器後段部21a之構成中之各漏電電流，大致增加近2倍。
如上述，漏電電流Ip2及In2係使對放大電路Aosc輸入信號之偏電壓變動，妨礙於振盪開始時期石英振盪電路Cosc之正常動作之要因。特別是，放大電路Aosc相對於輸入信號偏電壓之變化，其振盪特性大幅變動時，相較於CMOS構成之輸出緩衝器電路漏電電流Ip2或In2少一半，故可更確實實現石英振盪電路Cosc之正常動作。實施形態1及其變形例中，連接共振電路Qoco之外部端子Xin及Xout雙方皆亦可作為I/O埠之外部端子使用，但亦可僅外部端子Xin及Xout中任一方與I/O埠之端子共用。外部端子Xout係不使用於I/O埠之一側之端子時，不需I/O埠I/O2，外部端子Xout係石英振盪電路Coco專用之端子。相反地，外部端子Xin係不使用於I/O埠之端子時，不需I/O埠I/O1，外部端子Xin係石英振盪電路Coco專用之端子。
吾人應理解，今次揭示之實施形態於所有點中皆係例示，非強制者。本發明之範圍不由上述說明而係由申請專利範圍揭示，企圖包含與申請專利範圍均等之意義及在範圍內之所有變更。
/IE‧‧‧信號
Aosc‧‧‧放大電路
C1、C2‧‧‧負荷電容
CK‧‧‧時鐘信號
Cosc‧‧‧石英振盪電路
D1、D2‧‧‧二極體
Di1、Do1‧‧‧信號
I/O1、I/O2‧‧‧I/O埠
Mn0、Mn1、Mn2、Mne‧‧‧n型電晶體
Mp0、Mp1、Mp2、Mpe、Mpu‧‧‧p型電晶體
N1、N2、Nn、Np‧‧‧節點
Nin‧‧‧輸入節點
Nout‧‧‧輸出節點
OE、OSCE、Pup‧‧‧信號
Qosc‧‧‧共振電路
QZ‧‧‧石英振盪器
Rc、Re‧‧‧電阻
Sn、Sp‧‧‧信號
SW1、SW2‧‧‧開關
VCC、VSS‧‧‧電源配線(電源電壓)(電源端子)
X11、X1、X2‧‧‧配線
Xin、Xout‧‧‧外部端子
11a‧‧‧輸出緩衝器後段部
11b、12b‧‧‧輸出緩衝器前段部
13‧‧‧輸入緩衝器
114‧‧‧反相器(反轉放大電路)

Claims (14)

  1. 一種半導體裝置，包含：第1端子；放大電路，連接於該第1端子；及輸出緩衝器，其輸出端子連接於該第1端子；且該輸出緩衝器包含：第1導電型之第1電晶體，其源極及汲極分別連接於第1電源配線及第1節點；及第1導電型之第2電晶體，其源極及汲極分別連接於該第1節點及該輸出端子；且該第1電晶體及該第2電晶體回應對其各閘極共通施加之第1控制信號而控制其導通狀態。
  2. 如申請專利範圍第1項之半導體裝置，其中：該輸出緩衝器更包含第2導電型之第3電晶體，該第3電晶體的汲極及源極分別連接於該第1節點及第2電源配線，且該第1控制信號施加於該第3電晶體的閘極。
  3. 如申請專利範圍第2項之半導體裝置，其中：該第3電晶體的閘極長相對於閘極寬之比率，大於該第1電晶體的閘極長相對於閘極寬之比率。
  4. 如申請專利範圍第3項之半導體裝置，其中：該第1電晶體及該第2電晶體，與該第3電晶體之導通狀態，係回應該第1控制信號互補地變化。
  5. 如申請專利範圍第4項之半導體裝置，其中：處於非導通狀態之該第2電晶體的源極及汲極間電流，小於處於非導通狀態之該第1電晶體的源極及汲極間電流。
  6. 如申請專利範圍第4項之半導體裝置，其中：處於非導通狀態之該第2電晶體的源極電壓與汲極電壓相等。
  7. 如申請專利範圍第2至6項中任一項之半導體裝置，其中：該輸出端子與該放大電路之輸入端子連接，該第2電晶體呈非導通狀態時，該第1節點之電壓與該放大電路之 輸入臨界值電壓實質上相等。
  8. 如申請專利範圍第7項之半導體裝置，其中：該輸入臨界值電壓為該第1電源配線之電壓與該第2電源配線之電壓的中間電壓。
  9. 一種半導體裝置，包含：第1端子；第2端子；放大器，連接於該第1端子及該第2端子之間，並在該第1端子及該第2端子連接有共振電路時，與該共振電路一齊構成振盪電路；及第1輸出緩衝器，連接於該第1端子，將輸入之信號輸出至該第1端子；且該第1輸出緩衝器包含：第1之p型電晶體，其源極連接供給電源電壓之第1電源配線；第2之p型電晶體，其源極連接於該第1之p型電晶體之汲極，而其汲極連接於該第1端子；第1之n型電晶體，其源極連接於供給接地電壓之第2電源配線；及第2之n型電晶體，其源極連接於該第1之n型電晶體之汲極，而其汲極連接於該第1端子。
  10. 如申請專利範圍第9項之半導體裝置，其中：該第1輸出緩衝器更包含：第1電性通道，和形成於該第1之p型電晶體之汲極與該第2電源配線之間的該第1及第2之n型電晶體不同；及第2電性通道，和形成於該第1之n型電晶體之汲極與該第1電源配線之間的該第1及第2之p型電晶體不同。
  11. 如申請專利範圍第10項之半導體裝置，其中：該第1電性通道藉由一第3之n型電晶體實現，該第3之n型電晶體的汲極連接於該第1之p型電晶體之汲極，而其源極連接於該第2電源配線，該第2電性通道藉由一第3之p型電晶體實現，該第3之p型電晶 體的汲極連接於該第1之n型電晶體之汲極，而其源極連接於該第1電源配線。
  12. 如申請專利範圍第9項之半導體裝置，其中：更包含第2輸出緩衝器，該第2輸出緩衝器連接於該第2端子，將輸入之信號輸出至該第2端子，該第2輸出緩衝器包含：第3之p型電晶體，連接於該第1電源配線；第4之p型電晶體，其源極連接於該第3之p型電晶體之汲極，而其汲極連接於該第2端子；第3之n型電晶體，其源極連接於該第2電源配線；及第4之n型電晶體，其源極連接於該第3之n型電晶體之汲極，而其汲極連接於該第2端子。
  13. 如申請專利範圍第12項之半導體裝置，其中：該第1輸出緩衝器更包含：第1電性通道，和形成於該第1之p型電晶體之汲極與該第2電源配線之間的該第1及第2之n型電晶體不同；及第2電性通道，和形成於該第1之n型電晶體之汲極與該第1電源配線之間的該第1及第2之p型電晶體不同；且該第2輸出緩衝器更包含：第3電性通道，和形成於該第3之p型電晶體之汲極與該第2電源配線之間的該第3及第4之n型電晶體不同；及第4電性通道，和形成於該第3之n型電晶體之汲極與該第1電源配線之間的該第3及第4之p型電晶體不同。
  14. 如申請專利範圍第13項之半導體裝置，其中：該第1電性通道藉由一第5之n型電晶體實現，該第5之n型電晶體的汲極連接於該第1之p型電晶體之汲極，而其源極連接於該第2電源配線，該第2電性通道藉由一第5之p型電晶體實現，該第5之p型電晶體的汲極連接於該第1之n型電晶體之汲極，而其源極連接於該第1電源配線， 該第3電性通道藉由一第6之n型電晶體實現，該第6之n型電晶體的汲極連接於該第3之p型電晶體之汲極，而其源極連接於該第2電源配線，該第4電性通道藉由一第6之p型電晶體實現，該第6之p型電晶體的汲極連接於該第3之n型電晶體之汲極，而其源極連接於該第1電源配線。
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