CN103684394B - 半导体装置 - Google Patents

Abstract

本发明涉及解决下述问题:在能够通过将石英振荡器连接至与I/O端口连接的外部端子来产生时钟信号的半导体装置中，处于非激活状态的I/O端口的漏电流干扰时钟的启动。半导体装置具有第一端子、与该第一端子连接的放大电路、以及输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接。所述输出缓冲器具有通过第一电源配线和输出端子之间的第一节点串联的第一导通类型的第一晶体管和第二晶体管，并且响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一导通类型的第一晶体管和第二晶体管的导通状态。

Description

半导体装置

相关申请的交叉引用

在此通过引用并入2012年9月12日提交的日本专利申请第2012-200474号的全部公布内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体装置，更具体而言，涉及具有使用低漏电流的输出晶体管的半导体装置。

背景技术

存在通过由在微型计算机内提供的放大电路和与该微型计算机的外部端子连接的石英振荡器组成的石英振荡电路产生向实时时钟提供的时钟信号的已知配置。另一方面，在石英振动器由于微型计算机的外部端子的数目限制而不与外部端子连接的情形下（在实时时钟的功能不是必需的情形下），期望的是还将外部端子用作I/O端口的输入/输出端子。

在石英振荡器与外部端子连接的情形下，在微型计算机内形成的对I/O端口的影响是所关切的事。在此情形下，作为I/O端口的部件的输入/输出缓冲器是非激活的（高阻抗（H-Z）状态）。担心的是输出缓冲器的漏电流干扰石英振荡电路的正常工作。日本未审查专利公布文献2004-104754（专利文献1）公开了如下半导体装置的配置：在该半导体装置中，具有薄栅氧化膜的晶体管的驱动电路的栅极漏电流被抑制。在与外部端子连接的输出晶体管保持导通状态的情形下，通过使横跨输出晶体管的源极和栅极施加的电压比电源电压低，以抑制栅极漏电流。

【专利文献】

专利文献1：日本未审查专利公开文献第2004-104754

发明内容

尽管专利文献1公开了抑制处于导通状态的晶体管的栅极漏电流的配置，但并未公开抑制处于非激活状态的晶体管的源极和漏极之间的漏电流的配置。因此，不能抑制作为处于非激活的I/O端口的元件的输出缓冲器的漏电流施加在石英振荡器电路上的影响。根据本说明书的描述和附图，上述目的和新颖特征将变得显而易见。

根据一种实施方式，半导体装置包括第一端子、与所述第一端子连接的放大电路、和输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接。所述输出缓冲器具有第一导通类型的第一晶体管和第一导通类型的第二晶体管，其中，所述第一晶体管的源极和漏极分别与第一电源配线和第一节点连接，所述第二晶体管的源极和漏极分别与第一节点和所述输出端子连接，并且，响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号，以控制所述第一晶体管和第二晶体管的导通状态。

根据所述实施方式，时钟可以稳定地产生，而不会受到输出缓冲器的漏电流的影响。

附图说明

图1是图示根据第一实施方式的半导体装置的配置的框图。

图2是第一实施方式中I/O端口及其外围电路的电路图。

图3是第一实施方式中输出缓冲器的前级部分和放大电路的电路图。

图4是图示当第一实施方式中的石英振荡电路激活时时钟信号波形的示意图。

图5是图示第一实施方式中输出缓冲器的后级部分处于非激活状态下的操作的电路图。

图6是作为第一实施方式的一种变形示例的I/O端口及其外围电路的电路图。

图7是图示第一实施方式的变形示例的输出缓冲器的后级部分处于非激活状态下的操作的电路图。

具体实施方式

在下文中，将参考附图对实施方式进行描述。在实施方式的阐述中提到数字、数量等的情形下，除非另有说明，本发明并不限于该数字、数量等。在实施方式的这些附图中相同的参考符号和参考标号表示相同的部件或相应的部件。在实施方式的阐述中，存在对赋予相同参考符号等的部件的描述不进行重复的情形。

第一实施方式

参考图1，将描述根据第一实施方式的半导体装置LSI的配置。

半导体装置LSI是由单个半导体衬底上形成的集成电路构成的微型计算机并且具有CPU（Central Processing Unit,中央处理单元）1、SRAM（Static Random AccessMemory，静态随机存取存储器）2、NVM（rewritable nonvolatile memory,可重写非易失性存储器，例如闪存）3、内部总线4、PLL（Phase-locked loop circuit,锁相环电路）5、REG（寄存器）6、接口电路7和实时时钟10。在半导体装置LSI的外围区域8中，设置多个外部端子9（设置在外围区域8内并且包括未分配参考标号的其他多个方形图案）和具有与外部端子9连接的多个I/O端口的I/O端口部分I/On。向电源端子VCC和VSS分别提供电源电压VCC和VSS（VCC和VSS在本说明书中也表示相应的电源电压）。例如，电源电压VSS为0V，电源电压VCC是适于半导体装置LSI操作的正电压。

内部总线4是连接CPU1、SRAM2和NVM3的总线，并且在CPU1存取SRAM2和NVM3时使用。PLL产生微型计算机的操作时钟并且将该操作时钟提供至诸如CPU1之类的功能单元。接口电路7接收来自微型计算机装置LSI内的I/O端口部分I/On和功能单元的信号或向所述I/O端口部分I/On和功能单元输出信号。

具体而言，接口电路7具有：用于将外部的模拟信号转换为数字信号的模拟-数字转换器ADC、用于将半导体装置LSI内产生的数字信号转换为模拟信号并将该模拟信号输出至半导体装置LSI的外部的数字-模拟转换器DAC、用于将从半导体装置的外部（或内部）接收的模拟信号放大并将放大后的信号提供至半导体装置LSI的内部（或外部）的放大器AMP、以及将从半导体装置LSI的外部接收的模拟信号的电压值与预定电平比较的比较器COMP。

下面，将模拟-数字转换器ADC、数字-模拟转换器DAC、放大器AMP、以及比较器COMP统称为模拟电路。模拟电路共同使用I/O端口部分I/On和外部端子9。与接口电路7连接的多个外部端子9是用作I/O端口部分I/On的输入/输出端子还是用作模拟电路的输入/输出端子是由用户通过CPU1进行设定。

半导体装置LSI还包括外部端子Xin、外部端子Xout、I/O端口I/O1和I/O2、以及放大电路Aosc。半导体装置LSI的用户根据对实时时钟10的功能的需要确定需要将石英振荡器连接在外部端子Xin和Xout之间。在石英振荡器连接在外部端子Xin和Xout的情形下，放大电路Aosc产生时钟信号CK。将所产生的时钟信号CK提供至实时时钟10。实时时钟10具有计数器电路（未示出），对提供的时钟信号进行计数，并且测定指示当前日期和时间的信号的时间。在没有石英振荡器连接在外部端子Xin和Xout之间时，外部端子充当I/O端口I/O1和I/O2的输入/输出端子。

根据外部端子Xin和Xout的使用目的，用户将定义放大电路Aosc的操作状态的操作设定值写入NVM3中的预定区域。操作设定值在半导体装置LSI上电初始化时通过内部总线4和CPU1存储在REG6中。在外部端子Xin和Xout之间连接有石英振荡器的情形下，放大电路Aosc通过操作设定值被设置为激活状态。另一方面，在没有石英振荡器连接的情形下，放大电路Aosc被设置为非激活状态。放大电路Aosc的这两种操作状态均基于从存储操作设定值的REG6输出的信号OSCE而被控制。

参考图2，将描述第一实施方式中I/O端口I/O1及其外围电路的电路图。

I/O端口I/O1为三态缓冲器并且其状态受信号OE控制。I/O端口I/O1具有输出缓冲器后级部分11a，输出缓冲器前级部分11b，输入缓冲器13，电阻器Re，p型晶体管Mpu，p型晶体管Mpe，以及n型晶体管Mne。本说明书中的晶体管为MOSFET（Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管）。

将描述输出缓冲器后级部分11a的配置和功能。输出缓冲器后级部分11a具有将输出节点Nout提升至高电平（电源电压VCC）的p型晶体管Mp1和Mp2。p型晶体管Mp1的源极和漏极分别连接至电源配线VCC和节点Np。p型晶体管Mp2的源极和漏极分别连接至节点Np和输出节点Nout。从输出缓冲器前级部分11b输出的信号Sp施加到p型晶体管Mp1和Mp2各自的栅极。当信号Sp变为低电平（电源电压VSS）时，两个p型晶体管Mp1和Mp2进入导通状态，以便输出节点Nout的电压上升至电源电压VCC。

输出缓冲器后级部分11a还包括n型晶体管Mn1和Mn2。n型晶体管Mn1的漏极和源极分别连接至节点Nn和电源配线VSS。n型晶体管Mn2的漏极和源极分别连接至输出节点Nout和节点Nn。从输出缓冲器前级部分11b输出的信号Sn施加至n型晶体管Mn1和Mn2各自的栅极。当信号Sn变成高电平（电源电压VCC）时，两个n型晶体管Mn1和Mn2进入导通状态，这样输出节点Nout的电压下降至电源电压VSS。

输出缓冲器后级部分11a还包括n型晶体管Mn0和p型晶体管Mp0。n型晶体管Mn0实现节点Np和电源配线VSS之间的电通路。具体而言，n型晶体管Mn0的漏极和源极分别连接至节点Np和电源配线VSS。从输出缓冲器前端部11b输出的信号Sp施加至n型晶体管Mn0的栅极。当信号Sp变为高电平时，p型晶体管Mp1和Mp2进入非导通状态，n型晶体管Mn0变为导通状态。p型晶体管Mp0实现节点Nn和电源配线VCC之间的电通路。p型晶体管Mp0的源极和漏极连接至电源配线VCC和节点Nn，从输出缓冲器前端部11b输出的信号Sn施加至p型晶体管Mp0的栅极。当信号Sn变为低电平时，n型晶体管Mn1和Mn2进入非导通状态，p型晶体管Mp0变为导通状态。

输出节点Nout连接至配线X1。配线X1连接至外部端子Xin。二极管D1的正极和负极分配连接至配线X1和电源配线VCC。而且，二极管D2的负极和正极分别连接至配线X1和电源配线VSS。二极管D1是在p型晶体管Mp2的p型漏极和n阱之间形成的寄生二极管。二极管D2是在n型晶体管Mn2的n型漏极和p阱之间形成的寄生二极管。所述两个寄生二极管充当静电保护元件并且保护输出缓冲器后级部分11a免于遭受施加至外部端子Xin的浪涌电压。

将描述输出缓冲器前级部分11b的配置和功能。输出缓冲器前级部分11b基于信号OE和Do1确定信号Sp和Sn的电压。在信号OE处于高电平的情形下，信号Sp和Sn的电压基于信号Do1进行设定。在信号Do1处于低电平的情形下，信号Sp和Sn设置为电源电压VCC。在信号Do1处于高电平的情形下，信号Sp和Sn设置为电源电压VSS。结果，在信号Do1处于低电平的情形下，输出节点Nout下降至低电平。在信号Do1处于高电平的情形下，输出节点Nout上升至高电平。信号Do1是未示出的接口电路等的半导体装置LSI的功能块的输出信号。

在信号OE处于低电平的情形下，无论信号Do1的值如何，信号Sp设定为高电平，信号Sn设定为低电平。结果，输出缓冲器后级部分11a中的p型晶体管Mp1和Mp2和n型晶体管Mn1和Mn2全部设定为非导通状态。因此，输出缓冲器后级部分11a设定为处于非激活状态（高阻抗状态）。这就是说，基于信号OE，设定I/O端口I/O1的输出缓冲器的操作状态。

在输出缓冲器后级部分11a处于非激活状态的情形下，n型晶体管Mn0和p型晶体管Mp0均处于导通状态。因此，节点Np的电压由处于非导通状态的p型晶体管Mp1和Mp2的阻抗和处于导通状态的n型晶体管Mn0的阻抗确定。类似地，节点Nn的电压由处于非导通状态的n型晶体管Mn1和Mn2的阻抗和处于导通状态的p型晶体管Mp0的阻抗确定。

将描述输入缓冲器13的配置和功能。输入缓冲器13是由OR电路配置。在第一实施方式中，为了确保输入信号的噪声容限，输入-输出特征具有滞后特征。配线X11的一端与输入缓冲器13的输出端子的其中一个端子连接。配线X11的另一端与电阻器Re的一端连接，电阻器Re的另一端与配线X1的一端连接。配线X1的另一端与外部端子Xin连接。配线X1还与输出缓冲器后级部分11a的输出节点Nout连接。

二极管连接的p型晶体管Mpe的漏极在输入节点Nin处与配线X11连接。p型晶体管Mpe的源极和栅极与电源配线VCC连接。二极管连接的n型晶体管Mne的漏极在输入节点Nin处与配线X11连接。n型晶体管Mne的源极和栅极与电源配线VSS连接。所述两个晶体管和电阻器Re是静电保护元件并且保护输入缓冲器13免于遭受施加至外部端子Xin的浪涌电压。

p型晶体管Mpu的源极和漏极分别与电源配线VCC和配线X11连接，信号Pup施加至栅极。信号/IE施加至输入缓冲器13的另一个输入端子。由低电平信号/IE激活的输入缓冲器13基于施加至外部端子Xin的输入信号输出信号Di1。具体而言，输入缓冲器13通过将输入节点Nin的逻辑电平反相产生信号Di1。无论施加至外部端子Xin的输入信号如何，由高电平信号/IE去激活的输入缓冲器13都输出低电平信号Di1。这就是说，I/O端口I/O1的输入缓冲器13的操作状态是基于信号/IE进行设定。

如后面将要描述，在不使用实时时钟10的功能的情形下（更具体而言，在实时时钟不工作的情形下），共振电路Qosc不连接在外部端子Xin和Xout之间。连接在所述外部端子之间的放大电路Aosc处于非激活状态（两个开关SW1和SW2均处于非导通状态）。此时，在I/O端口I/O1的输出缓冲器后级部分11a和输入缓冲器13二者均处于非激活状态（I/O端口I/O1处于非激活状态），配线X1和X11处于浮接状态。为了避免浮接状态，信号Pup设定为低电平，并且配线X1和X11的电压通过p型晶体管Mpu固定为电源电压VCC。

I/O端口I/O2具有与I/O端口I/O1相同的配置，与I/O端口I/O1对应的输出节点Nout和输入节点Nin（未示出）通过配线X2与外部端子Xout连接。在I/O端口I/O2处于非激活状态时，配线X2固定为电源电压VCC。

将描述共振电路Qosc的配置。共振电路Qosc具有石英振荡器QZ和负载电容器C1和C2，并且与半导体装置LSI的外部端子Xin和Xout外部连接。负载电容器C1的一端和负载电容器C2的一端与石英振荡器QZ的两侧连接。所述负载电容器各自的另一端与电源配线VSS连接。为了实现降低共振电路Qosc必须的或实时时钟的电力消耗，进行使石英振荡器QZ为低CL石英振荡器的检查。通过低CL石英振荡器，可以实现电力消耗大幅减少的共振电路，同时通过具有比相关技术的负载电容器小的值的负载电容器C1和C2保持振荡性能。在一般石英振荡器的情形下，负载电容器C1和C2的值为约10pF。另一方面，在低CL石英振荡器的情形下，例如，可以实现约3pF的低负载电容。

将描述放大电路Aosc的配置和功能。放大电路Aosc具有反相器（反相放大器电路）114，电阻器Rc,以及开关SW1和SW2，并且形成在半导体装置LSI内。反相器114的输入端子和电阻器Rc的一端在节点N1处与配线X1连接。反相器114的输出端子和电阻器Rc的另一端分别与开关SW2的一端和开关SW1的一端连接。开关SW1和SW2各自的另一端在节点N2处与配线X2连接。

在共振电路Qosc外部连接在外部端子Xin和Xout之间的情形下，两个开关SW1和SW2设定为闭合状态（导通状态）。这时，由共振电路Qosc和放大电路Aosc组成的石英振荡电路Cosc从放大电路Aosc的节点N2输出时钟信号CK。尽管图2未示出，一般而言，节点N2的信号通过诸如反相器之类的驱动电路输出作为时钟信号CK。

在共振电路Qosc未外部连接在外部端子Xin和Xout之间的情形下，两个开关SW1和SW2设定为打开状态（非导通状态）。放大电路Aosc的节点N2处的电压保持在电源电压VCC，与I/O端口I/O2的配线X2的相同。因此，石英振荡器电路Cosc不振荡。

基于信号OSCE控制开关SW1和SW2的打开/闭合状态。在石英振荡器QZ未连接在外部端子Xin和Xout之间的情形下操作半导体装置LSI的情况下（在实时时钟10不操作的情形下），信号OSCE设定为低电平，开关SW1和SW2二者均设定为打开状态（非导通状态）。在外部端子之间连接石英振荡器QZ的情形下（在操作实时时钟10的情形下），信号OSCE设定为高电平，开关SW1和SW2二者设定为闭合状态（导通状态）。基于在REG6中预先设置的操作设定值将信号OSCE的电平固定为低电平或高电平。

现在参考图3，将描述了第一实施方式中输出缓冲器前级部分11b和放大电路Aosc的电路图。

输出缓冲器前级部分11b具有NAND电路111、NOR电路112、和反相器113。从接口电路等的半导体装置LSI中的功能模块输出的信号Do1施加至NAND电路111和NOR电路112的输入端子的其中一个端子。信号OE和由反相器113通过将信号OE的逻辑电平反相获得的信号分别施加至NAND电路111的另一个输入端子和NOR电路112的另一个输入端子。

就这种配置而言，在信号OE处于高电平的情形下，信号Sp和Sn的值由信号Do1确定。在信号OE处于低电平的情形下，信号Sp和Sn的电压分别设定为高电平和低电平。假设信号OE由未示出的电路基于信号OSCE产生。当信号OSCE处于低电平时，信号OE也处于低电平并且使输出缓冲器后级部分11a非激活。在信号OSCE处于高电平的情形下，当I/O1用作输出缓冲器时，信号OE变成高电平。当I/O2用作输入缓冲器或输入/输出操作未执行时，信号OE设定为低电平。

放大电路Aosc中的开关SW1和SW2各自由具有CMOS配置的传输门配置。开关SW1和SW2的导通状态通过信号OSCE和由反相器115将信号OSCE的逻辑电平反相获得的信号进行控制，所述反相获得的信号分别施加至n型晶体管的栅极和p型晶体管的栅极。除了提供从另一功能块输出的信号Do2这一点之外，输出缓冲器前级部分12b的电路配置与输出缓冲器前级部分11b的电路配置相同。

参考图4，将描述在第一实施方式中启动石英振荡电路Cosc时的时钟信号CK的波形。

图4示意性图示了在启动时时钟信号CK的波形变化。当放大电路Aosc在时刻t0通过信号OSCE被设定为激活状态时（参考图2），时钟信号CK使用电源电压VCC和VSS之间的中间电压VCC/2(反相器114的输入阈值电压)作为基准开始振荡。当电源电压VSS为0V时，中间电压VCC/2意味着电源电压VCC的一半的值。在时刻t1，振荡波形的振幅到达一定水平（时刻t0和t1之间的时间段设为振荡启动期间）。此后，振幅快速增大。振荡波形的振幅到达预定值（时刻t1和时刻t2之间的时间段设为振荡扩大期间）。在时刻t2之后，时钟信号CK保持预定幅度和频率（时刻t2之后的时间段设为振荡稳定期间）。

由图2中示出的共振电路Qosc和放大电路Aosc组成的石英振荡电路Cosc的启动在振荡启动期间受到放大电路Aosc的输入电流的严重影响。如图2所示，放大电路Aosc由具有输入端子的放大器组成，反相器114的输出信号通过电阻器Rc反馈回至该输入端子。当负载电容器C1和C2的充电/放电电流以及由另外的因素产生的电流在振荡器启动期间在电阻器Rc内流动时，振荡启动期间内的反相器114的输入信号的偏压变化。结果，变得难以正常启动石英振荡电路Cosc的振荡。

参考图5，将描述第一实施方式中输出缓冲器后级部分11a处于非激活状态下的操作。

图5图示了在共振电路Qosc外部配设在外部端子Xin和Xout之间，放大电路Aosc设定为处于激活状态，并且输出缓冲器后级部分11a设定为处于非激活状态的情形下的电流流动。

在处于非激活状态的输出缓冲器后级部分11a中，信号Sp和Sn分别设定为高电平和低电平。结果，p型晶体管Mp1和Mp2处于非导通状态，而n型晶体管Mn0处于导通状态。在处于非导通状态的p型晶体管Mp1和Mp2各自的源极和漏极之间存在漏电流，并且漏电流的值取决于源极和漏极之间的电压。类似地，在n型晶体管Mn1和Mn2各自的源极和漏极之间也存在漏电流,并且漏电流的值取决于源极和漏极之间的电压。

在振荡启动期间放大电路Aosc的节点N1处的电压围绕中间电压VCC/2为中心小幅度波动。当通过配线X1与节点N1连接的输出节点Nout处的电压为中间电压VCC/2时，p型晶体管Mp1和Mp2的漏电流Ip11和Ip12的值和方向根据节点Np的电压而定。类似地，n型晶体管Mn1和Mn2的漏电流In11和In12的值和方向根据节点Nn的电压而定。

在节点Np的电压等于作为输出节点Nout的电压的中间电压VCC/2时，这就是说，节点N1，p型晶体管Mp2的源极电压和漏极电压彼此相等，并且漏电流Ip12不流动。另一方面，由于p型晶体管Mp1的漏极电压比源极电压仅小中间电压VCC/2，所以漏电流Ip11通过n型晶体管Mn0从电源配线VCC流向电源配线VSS。

在节点Np处的电压比中间电压VCC/2低时，漏电流Ip11增加。另一方面，由p型晶体管Mp2产生的漏电流Ip12通过节点Np和n型晶体管Mn0从输出节点Nout流向电源配线VSS。在节点Np处的电压比中间电压VCC/2高时，漏电流Ip11分为通过n型晶体管Mn0在电源配线VSS内流动的分量和通过p型晶体管Mp2向输出节点Nout流动的分量。

在节点Nn的电压与作为输出节点Nout的电压的中间电压VCC/2相等时，即，节点N1、n型晶体管Mn2的源极电压和漏极电压彼此相等，并且漏电流In12不流动。另一方面，由于n型晶体管Mn1的漏极电压仅比源极电压高中间电压VCC/2,漏电流In11通过p型晶体管Mp0从电源配线VCC流向电源配线VSS。

在节点Nn处的电压比中间电压VCC/2高的情形下，漏电流In11增加。另一方面，由n型晶体管Mn2产生的漏电流In12通过p型晶体管Mp0和节点Nn从电源配线VCC流向输出节点Nout。在节点Nn处的电压比中间电压VCC/2低的情形下，漏电流In12的值为通过将经由n型晶体管Mn1在电源配线VSS内流动的分量与经由p型晶体管Mp0向节点Nn侧流动的分量相加得到。

当从处于非激活状态（高阻抗状态H-Z）的输出缓冲器后级部分11a的输出节点Nout流出的漏电流表示为Ihz，漏电流Ip12和In12具有下述关系：

Ihz=In12-Ip12

这些电流的值在漏电流从输出节点Nout流出的情形下为正，在漏电流在输出节点Nout内流动的情形下为负。

漏电流Ihz分流为对共振电路Qosc的负载电容器C1充电/放电的电流Ic1和在放大电路Aosc的电阻器Rc内流动的电流IRc。电流IRc的增加使反相器114的输入信号的偏压波动并且成为在振荡启动期间干扰石英振荡电路Cosc的正常操作的因素。当处于非导通状态的晶体管的漏电流增加时，漏电流Ihz增加，并且电流IRc也增加。而且，当采用低LC石英振荡器作为石英振荡器QZ时，负载电容器C1和C2的电容值大幅减少，并且电流Ic1减小。结果，从漏电流Ihz分流出来并且在电阻器Rc中流动的IRc会进一步增加。

为了消除漏电流对石英振荡电路Cosc的不利影响，第一实施方式中的输出缓冲器后级部分11a具有n型晶体管Mn0和p型晶体管Mp0，并且在非激活状态下将节点Np和Nn处的电压设为中间电压VCC/2。通过将导通状态下的n型晶体管Mn0的阻抗（导通电阻）设定为与非导通状态下的p型晶体管Mp1的阻抗（断开电阻）相等，节点Np可以设定为中间电压VCC/2。类似地，通过将导通状态下的p型晶体管Mp0的阻抗（导通电阻）设定为与非导通状态下的n型晶体管Mn1的阻抗（断开电阻）相等，节点Nn可以设置为中间电阻VCC/2。

通过将节点Np设定为中间电压VCC/2，p型晶体管Mp2的源极电压和漏极电压变得彼此相等。类似地，通过将节点Nn设定为中间电压VCC/2，n型晶体管Mn2的源极电压和漏极电压变得彼此相等。结果，由于p型晶体管Mp1和Mp2和n型晶体管Mn1和Mn2而使漏电流从输出节点Nout的流出或向输出节点Nout的流入抑制到最小。如上所述，通过将节点Np和Nn设定为中间电压VCC/2，放大电路Aosc在振荡启动时正常工作，并且石英振荡电路Cosc正常产生时钟信号CK。

由于p型晶体管Mp1的断开阻抗为高阻抗，n型晶体管Mn0的导通阻抗需要相应地增加。具体而言，n型晶体管Mn0的栅极长度（Ln0）与栅极宽度（Wn0）的比值（Ln0/Wn0）设定为比p型晶体管Mp1的栅极长度（Lp1）与栅极宽度（Wp1）的比值（Lp1/Wp1）高。类似地，p型晶体管Mp0的栅极长度（Lp0）与栅极宽度（Wp0）的比值（Lp0/Wp0）设定为比n型晶体管Mn1的栅极长度（Ln1）与栅极宽度（Wn1）的比值（Ln1/Wn1）高。

节点Np和Nn处的节点设定为中间电压VCC/2的原因是将它们设定为与放大电路Aosc的反相器114（CMOS电路配置）的输入阈值电压相同。因此，在放大电路Aosc的输入阈值电压与中间电压VCC/2不同的情形下，期望地，将节点Np和Nn的设定电压适当地设定为与输入阈值电压相同。在漏电流Ihz对石英振荡电路Cosc的不利影响的抑制范围内，节点Np和Nn处的电压可设定为中间电压VCC/2左右的电压。这就是说，节点Np和Nn的电压可设定为与放大电路Aosc的输入阈值电压基本相同。

将节点Np和Nn处的电压设定为中间电压VCC/2的方式不限于n型晶体管Mn0和p型晶体管Mp0。通过在节点Np和电源配线VSS之间的n型晶体管Mn1和Mn2内形成不同的电通路和在节点Nn和电源配线VCC之间的p型晶体管Mp1和Mp2内形成不同的电通路，节点Np和Nn处的电压可以设定为中间电压VCC/2。

第一实施方式的变形示例

参考图6，将描述第一实施方式的一种变形示例中的I/O端口I/O1及其外围电路的电路图。

图6与图2的不同点为输出缓冲器后级部分21a与输出缓冲器后级部分11a的电路配置。输出缓冲器后级部分21a具有通过除去图2所示的输出缓冲器后级部分11a中的n型晶体管Mn0和p型晶体管Mp0而获得的配置。其他配置是相同的，在输出缓冲器后级部分，相同的参考标号指示相应的电路元件。图6的输出缓冲器前级部分21b的配置和功能与图2所示的输出缓冲器前级部分11b相同。

输出缓冲器后级部分21a具有用于使输出节点Nout上升至高电平的p型晶体管Mp1和Mp2。p型晶体管Mp1的源极和漏极分别与电源配线VCC和节点Np连接。p型晶体管Mp2的源极和漏极分别与节点Np和输出节点Nout连接。从输出缓冲器前级部分21b输出的信号Sp施加至p型晶体管Mp1和Mp2各自的栅极。当信号Sp变为低电平时，p型晶体管Mp1和Mp2都变为导通状态，输出节点Nout的输出上升至电源电压VCC。

输出缓冲器后级部分21a还具有n型晶体管Mn1和Mn2。n型晶体管Mn1的漏极和源极分别与节点Nn和电源配线VSS连接。n型晶体管Mn2的漏极和源极分别与输出节点Nout和节点Nn连接。从输出缓冲器前级部分21b输出的信号Sn施加至n型晶体管Mn1和Mn2各自的栅极。当信号Sn变为高电平时，n型晶体管Mn1和Mn2都变为导通状态，输出节点Nout的电压降至电源电压VSS。

参考图7，将描述第一实施方式的变形示例中的输出缓冲器后级部分21a处于非激活状态下的操作。

图7图示了在共振电路Qosc外部配设在外部端子Xin和Xout之间、放大电路Aosc设定为激活状态、以及输出缓冲器后级部分21a设定为非激活状态的情形下的电流流动。

在非激活状态的输出缓冲器后级部分21a中，信号Sp和Sn分别设定为高电平和低电平。结果，p型晶体管Mp1和Mp2均处于非导通状态。在处于非导通状态的p型晶体管Mp1和Mp2各自的源极和漏极之间存在漏电流，并且漏电流的值取决于所述源极和漏极之间的电压。类似地，处于非导通状态的n型晶体管Mn1和Mn2各自的源极和漏极之间也存在漏电流，并且漏电流的值取决于所述源极和漏极之间的电压。

当在振荡启动时放大电路Aosc的节点N1处的电压设定为中间电压VCC/2时，漏电流Ip2从输出节点Nout流出。漏电流Ip2的值根据通过连接串联的p型晶体管Mp1和Mp2的断开电阻获得的值而定。类似地，漏电流In2流入输出节点Nout。漏电流In2的值根据通过连接串联的n型晶体管Mn1和Mn2的断开电阻获得的值而定。漏电流Ip2分为充电共振电路Qosc的负载电容器C1的电流Ic1和流入放大电路Aosc的电阻器Rc的电流IRc。

处于非导通状态的p型晶体管Mp1及Mp2和n型晶体管Mn1及Mn2的漏电流的值根据所述晶体管各自的源极和漏极之间的电压而定。例如，在p型晶体管Mp1和Mp2的栅极宽度和栅极长度相同的情形下，在所述晶体管各自的源极和漏极之间施加电压VCC/4（即电源电压VCC的四分之一）。类似地，在n型晶体管Mn1和Mn2的栅极宽度和栅极长度相同的情形下，在所述晶体管各自的源极和漏极之间也施加电压VCC/4。

在具有一般CMOS配置的输出缓冲器电路中，在电源配线VCC和输出端子之间连接一个p型晶体管，在输出端子和电源配线VSS之间连接一个n型晶体管。在使用具有一般CMOS配置的输出缓冲器电路更换图7中的输出缓冲器后级部分21a的情形下，处于非导通状态的所述晶体管各自的源极和漏极之间施加中间电压VCC/2。结果，一般CMOS配置中的漏电流Ip2和In2增加至输出缓冲器后级部分21a的配置中各漏电流的约2倍。

如上所述，漏电流Ip2和In2成为在振荡启动时使放大电路Aosc的输入信号的偏压波动并且干扰石英振荡电路Cosc的正常操作的因素。具体而言，在放大电路Aosc的振荡特性相对于输入信号的偏压变化而波动情形下，通过将漏电流Ip2和In2减少至具有所述CMOS配置的输出缓冲器电路的漏电流的一半，可以更稳定地实现石英振荡电路Cosc的正常操作。

在第一实施方式及其变形示例中，与共振电路Qosc连接的两个外部端子Xin和Xout还可以用作I/O端口的外部端子。作为选择，外部端子Xin和Xout中的任意一个还可以作用I/O端口的外部端子。在外部端子Xout是不用于I/O端口的端子的情形下，I/O端口I/O2变得不是必需的，并且外部端子Xout变为用于石英振荡电路Cosc的端子。反之，在外部端子Xin是不用于I/O端口的端子的情形下，I/O端口I/O1变得不是必需的，并且外部端子Xin变为用于石英振荡器电路Cosc的端子。

应指出，本文公开的实施方式从所有方面来说是例证性的而非限制性的。本发明的范围由权利要求限定而非说明书限定，并且意在包括落入权利要求或等同体的所有变形。

Claims (16)

1.一种半导体装置， 包括：

第一端子；

与所述第一端子连接的放大电路；

输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接；

其中，所述输出缓冲器具有第一导通类型的第一晶体管和所述第一导通类型的第二晶体管，该第一晶体管的源极和漏极分别与第一电源配线和第一节点连接，该第二晶体管的源极和漏极分别与所述第一节点和所述输出端子连接，以及

其中，响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一晶体管和第二晶体管的导通状态。

2.根据权利要求1所述的半导体装置，其中所述输出缓冲器还包括第二导通类型的第三晶体管，该第三晶体管的漏极和源极分别与所述第一节点和第二电源配线连接，并且具有被施加所述第一控制信号的栅极。

3.根据权利要求2所述的半导体装置，其中所述第三晶体管的栅极长度与栅极宽度的比值比所述第一晶体管的栅极长度与栅极宽度的比值高。

4.根据权利要求3所述的半导体装置，其中，响应所述第一控制信号，所述第一晶体管和第二晶体管的导通状态和所述第三晶体管的导通状态成互补方式变化。

5.根据权利要求4所述的半导体装置，其中处于非导通状态的所述第二晶体管的源极和漏极之间的电流比处于非导通状态的所述第一晶体管的源极和漏极之间的电流小。

6.根据权利要求4所述的半导体装置，其中处于非导通状态的所述第二晶体管的源极电压和漏极电压彼此相等。

7.根据权利要求2所述的半导体装置，

其中所述输出端子与所述放大电路的输入端子连接，以及

其中在所述第二晶体管处于非导通状态的情形下，所述第一节点处的电压与所述放大电路的输入阈值电压相等。

8.根据权利要求7所述的半导体装置，其中所述输入阈值电压为所述第一电源配线的电压和所述第二电源配线的电压之间的中间电压。

9.一种半导体装置，包括：

第一端子；

第二端子；

放大器，所述放大器连接在所述第一端子和所述第二端子之间，在所述第一端子和第二端子连接有共振电路的情形下，由所述共振电路和所述放大器构成振荡电路；以及

第一输出缓冲器，该第一输出缓冲器与所述第一端子连接并且将向所述第一端子输出输入信号，

其中所述第一输出缓冲器具有第一p型晶体管、第二p型晶体管、第一n型晶体管、和第二n型晶体管，该第一p型晶体管的源极与用于提供电源电压的第一电源配线连接，该第二p型晶体管的源极与所述第一p型晶体管的漏极连接并且该第二p型晶体管的漏极与所述第一端子连接，该第一n型晶体管的源极与提供接地电压的第二电源配线连接，该第二n型晶体管的源极与所述第一n型晶体管的漏极连接并且该第二n型晶体管的漏极与所述第一端子连接。

10.根据权利要求9所述的半导体装置，其中所述第一输出缓冲器还包括第一电通路和第二电通路，其中，所述第一电通路形成在所述第一p型晶体管的漏极和所述第二电源配线之间，该第一电通路与经由第二p型晶体管、第二n型晶体管和第一n型晶体管的连接并行，所述第二电通路形成在所述第一n型晶体管的漏极和所述第一电源配线之间，该第二电通路与经由所述第二n型晶体管、第二p型晶体管和第一p型晶体管的连接并行。

11.根据权利要求10所述的半导体装置，其中，所述第一电通路通过第三n型晶体管实现，该第三n型晶体管的漏极与所述第一p型晶体管的漏极连接并且该第三n型晶体管的源极与所述第二电源配线连接，

所述第二电通路通过第三p型晶体管实现，该第三p型晶体管的漏极与所述第一n型晶体管的漏极连接并且该第三p型晶体管的源极与所述第一电源配线连接。

12.根据权利要求9所述的半导体装置，还包括第二输出缓冲器，所述第二输出缓冲器与所述第二端子连接并且向所述第二端子输出输入信号，

其中所述第二输出缓冲器包括第三p型晶体管、第四p型晶体管、第三n型晶体管、和第四n型晶体管，该第三p型晶体管与所述第一电源配线连接，该第四p型晶体管的源极与所述第三p型晶体管的漏极连接并且该第四p型晶体管的漏极与所述第二端子连接，该第三n型晶体管的源极与所述第二电源配线连接，该第四n型晶体管的源极与所述第三n型晶体管的漏极连接并且该第四n型晶体管的漏极与所述第二端子连接。

13.根据权利要求12所述的半导体装置，

其中所述第一输出缓冲器还包括：形成在所述第一p型晶体管的漏极与所述第二电源配线之间并且与所述第一n型晶体管和第二n型晶体管不同的第一电通路，以及形成在所述第一n型晶体管的漏极和所述第一电源配线之间并且与所述第一p型晶体管和第二p型晶体管不同的第二电通路，以及

其中所述第二输出缓冲器还包括：形成在所述第三p型晶体管的漏极和所述第二电源配线之间并且与所述第三n型晶体管和第四n型晶体管不同的第三电通路，以及形成在所述第三n型晶体管的漏极和所述第一电源配线之间并且与所述第三p型晶体管和第四p型晶体管不同的第四电通路。

14.根据权利要求13所述的半导体装置，

其中所述第一电通路通过第五n型晶体管实现，该第五n型晶体管的漏极与所述第一p型晶体管的漏极连接并且该第五n型晶体管的源极与所述第二电源配线连接，

其中所述第二电通路通过第五p型晶体管实现，该第五p型晶体管的漏极与所述第一n型晶体管的漏极连接并且该第五p型晶体管的源极与所述第一电源配线连接，

其中所述第三电通路通过第六n型晶体管实现，该第六n型晶体管的漏极与所述第三p型晶体管的漏极连接并且该第六n型晶体管的源极与所述第二电源配线连接，以及

其中所述第四电通路通过第六p型晶体管实现，该第六p型晶体管的漏极与所述第三n型晶体管的漏极连接并且该第六p型晶体管的源极与所述第一电源配线连接。

15.一种制造半导体装置的方法，包括：

提供第一端子；

提供与所述第一端子连接的放大电路；以及

提供输出缓冲器，所述输出缓冲器的输出端子与所述第一端子连接，其中，所述输出缓冲器具有第一导通类型的第一晶体管和第一导通类型的第二晶体管，所述第一晶体管的源极和漏极分别连接至第一电源配线和第一节点，所述第二晶体管的源极和漏极分别连接至所述第一节点和所述输出端子。

16.一种半导体装置，包括：

放大器；

用于将该放大器的输出反馈至该放大器输入的通路，

第一导通类型的第一晶体管，该第一晶体管具有与第一电源配线连接的源极、与第一节点连接的漏极和与第二节点连接的栅极；

第一导通类型的第二晶体管，该第二晶体管具有与所述第一节点连接的源极、与所述放大器连接的漏极和与所述第二节点连接的栅极；

第二导通类型的第三晶体管，该第三晶体管具有与所述第一节点连接的源极、与第二电源配线连接的漏极和与所述第二节点连接的栅极；

第二导通类型的第四晶体管，所述第四晶体管具有与所述第二电源配线连接的源极、与第三节点连接的漏极和与第四节点连接的栅极；

第二导通类型的第五晶体管，所述第五晶体管具有连接至所述第三节点的源极、连接至所述第二晶体管的漏极和连接至所述第四节点的栅极；以及

第一导通类型的第六晶体管，该第六晶体管具有连接至所述第三节点的源极、连接至所述第一电源配线的漏极和连接至所述第四节点的栅极。