JP2004096711A - 発振回路、電子機器、時計 - Google Patents
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Abstract
【課題】安定して発振することができ、しかも発振周波数の変動の少ない発振回路、電子機器、時計を実現すること。
【解決手段】水晶振動子１０と、前記水晶振動子１０と信号路を介して接続され発振駆動される主要回路部分２０とを有する発振回路である。
前記主要回路部分２０は、前記水晶振動子１０と信号路を介して接続されたインバータ２２の入力側と前記信号路の入力端子Ｘｉｎとの間の信号路を直流的に分離するＤＣカットコンデンサ２６が設けられている。そして、前記信号路の入力端子Ｘｉｎとインバータ２２の出力側とを抵抗素子５２を介して接続する電位安定化回路５０が設けられている。
【選択図】 図３
【解決手段】水晶振動子１０と、前記水晶振動子１０と信号路を介して接続され発振駆動される主要回路部分２０とを有する発振回路である。
前記主要回路部分２０は、前記水晶振動子１０と信号路を介して接続されたインバータ２２の入力側と前記信号路の入力端子Ｘｉｎとの間の信号路を直流的に分離するＤＣカットコンデンサ２６が設けられている。そして、前記信号路の入力端子Ｘｉｎとインバータ２２の出力側とを抵抗素子５２を介して接続する電位安定化回路５０が設けられている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、発振回路、電子機器及び時計に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
今日、携帯用の腕時計や電子機器は、主電源として電池や、充電可能な二次電池を用い、電子回路を駆動するものが多い。そして、このようなものに使用される前記電子回路は、発振回路の発振周波数ｆｓから基準クロックを作成するものが多い。
【０００３】
図１には、従来の発振回路の一例が示されている。
【０００４】
同図に示すように、発振回路の主要回路部分２０は、半導体基板上に構成されており、この主要回路部分２０は信号回路に設けられた入出力端子Ｘｉｎ、Ｘｏｕｔを介して水晶振動子１０の両端と接続されている。
【０００５】
前記主要回路部分２０は、振動子１０と信号路を介して接続されるインバータ２２と、インバータ２２の入出力側に接続されたフィードバック抵抗２４とを含んで構成される。
【０００６】
この従来の発振回路では、水晶振動子１０の入力端子Ｘｉｎがインバータ２２の入力側と直接接続されていたため、水晶振動子１０の入力端子Ｘｉｎの電位が変動すると、電位が変動した波形が直接インバータ２２に入力される。このとき、この入力波形が、インバータ２２のスレッショルド電圧と交差しないと、発振回路の発振が停止してしまう。
【０００７】
従って、この従来の発振回路では、水晶振動子１０の入力端子Ｘｉｎと電源との間にリークなどが発生し、インバータ２２の入力側電位が変動すると、発振停止という問題や、発振が停止しないまでも発振周波数の大きな変動が引き起こされるという問題があった。
【０００８】
特に、発振回路では、その主要回路部分２０が半導体基板上に構成されており、水晶振動子１０が外付けになるために、その接続部分である入力端子Ｘｉｎでリークが発生しやすく、その対策が必要とされる。
【０００９】
図２には、リークによる発振停止の対策としてＤＣカットコンデンサ２６を用いた従来の発振回路の一例が示されている。
【００１０】
この従来例では、ＤＣカットコンデンサ２６を、信号路の入力端子Ｘｉｎとインバータ２２の入力側との間に接続している。
【００１１】
このＤＣカットコンデンサ２６により、水晶振動子１０の入力端子Ｘｉｎとインバータ２２の入力側とが直流的に分離される。さらに、インバータ２２に入力される波形は、ＤＣカットコンデンサ２６に充放電された波形である。このため、リーク等により、入力端子Ｘｉｎの電位に変動があった場合でも、ＤＣカットコンデンサ２６に充放電される波形がインバータ２２のスレッショルド電圧と交差するため、発振回路の発振は停止しない。すなわち、水晶振動子１０の入力端子Ｘｉｎと電源間にリークが発生した場合でも、発振停止等の問題が起きにくく、安定した発振が可能な発振回路を実現できる。
【００１２】
しかし、図２に示すようにＤＣコンデンサ２６を信号路の入力端子Ｘｉｎ側に設けると、水晶振動子１０の入力端子Ｘｉｎの電位はオープン状態に近く、極めて不安定なものとなる。しかも、水晶振動子１０の入力端子Ｘｉｎの電位が変動することにより、この入力端子Ｘｉｎ側に接続されている主要回路部分２０の寄生容量Ｃｙ１、Ｃｙ２、Ｃｘの各空乏層が変化し、その容量も変化する。
【００１３】
従って、加湿や光等の外乱により水晶振動子１０の入力端子Ｘｉｎにわずかなリークが生じ、入力端子Ｘｉｎの電位が変動すると、これに伴い寄生容量が変化してしまう。この結果、発振回路の発振定数が変化して、発振周波数そのものが変化してしまい、この発振周波数を基準クロックとして用いる電子回路各部の動作に悪影響が発生するという問題があった。
【００１４】
特に、従来の発振回路では、ＤＣカットコンデンサ２６を半導体基板上に設けた場合に、これに伴って発生する寄生容量Ｃｘが入力端子Ｘｉｎ側に位置するように回路構成されているため、前述した微少なリーク電流の発生に伴い、前記寄生容量Ｃｘの大きさも変動するため、回路全体としての寄生容量の変動が大きなものとなり、これが発振周波数のより大きな変動を引き起こす原因となるという問題があった。
【００１５】
本発明は、このような課題に鑑みなされたものであり、その目的は、安定して発振することができ、しかも発振周波数の変動の少ない発振回路、電子機器、時計を実現することにある。
【００１６】
【課題を解決するための手段】
（１）前記目的を達成するため、本発明は、
発振源と、前記発振源と信号路を介して接続され発振駆動される主要回路部分とを有する発振回路において、
前記主要回路部分は、
前記発振源と信号路を介して接続されたインバータと、
前記インバータの出力側と入力側との間に接続されたフィードバック抵抗と、前記信号路の入力端子と前記インバータの入力側との間の信号路を直流的に分離する素子と、
前記信号路の入力端子側と電位の安定した回路部分とを抵抗として機能する素子を介して接続する電位安定化回路と、
を含むことを特徴とする。
【００１７】
本発明によれば、信号路の入力端子側は、抵抗として機能する素子を介して、電位の安定した回路部分と接続される。これにより、信号路の入力端子とインバータの入力側との間に信号路を直流的に分離する素子を設けた場合でも、入力端子側の電位が不安定な状態に陥ることがないため、安定した発振を継続することができ、しかも発振周波数が変動することのない発振回路を実現することができる。
【００１８】
ここにおいて、前記信号路を直流的に分離する素子としては、例えばＤＣカットコンデンサなどを用いればよい。また、前記抵抗として機能する素子としては、例えば抵抗素子、抵抗として機能する半導体素子などを、必要に応じて選択的に使用すればよい。
【００１９】
（２）また、本発明において、前記電位の安定した回路部分としては、
定電圧側、基準電位側、前記インバータの入力、出力側、前記発振源の出力側のいずれかを用いてもよい。
【００２０】
また、半導体装置内に、本発明の発振回路と、他の回路とが設けられているような場合には、発振回路内における、電位の安定した回路部分以外に、発振回路以外の他の回路の電位の安定した回路部分などを用いてもよい。例えば、他の回路に定電圧を供給する定電圧供給源の電圧出力ラインを、電位の安定した回路部分として用い、これと信号路の入力端子とを、抵抗として機能する素子を介して接続してもよい。
【００２１】
（３）また、前記電位安定化回路は、
前記信号路の入力端子側と出力端子側とを抵抗として機能する素子を介して接続するように構成してもよい。
【００２２】
このとき、前記抵抗として機能する素子は、前記フィードバック抵抗との合成抵抗が１０〜１００ＭΩの範囲の値となるように設定される。
【００２３】
すなわち、発振回路において通常用いられるフィードバック抵抗の抵抗値は１０〜１００ＭΩである。従って、電位安定化回路の抵抗として機能する素子と、フィードバック抵抗との合成抵抗を、通常のフィードバック抵抗の抵抗値と整合させるような抵抗値に設定することにより、従来検証された発振回路と同様な安定した発振動作を実現することができる。
【００２４】
（４）また、前記電位安定化回路は、
前記信号路の入力端子側に、抵抗として機能する素子を介してバイアス電圧を印加するように構成してもよい。
【００２５】
このように信号路の入力端子側に、バイアス電圧を印加する構成を採用することにより、入力端子側の電位を安定させ、安定した発振周波数で安定発振可能な発振回路を実現することができる。
【００２６】
ここにおいて、前記バイアス電圧を印加する構成としては、例えば信号路の入力端子側と、所定の定電圧との間を抵抗として機能する素子を介して接続し、さらに信号路の入力端子側と、所定の基準電位側との間を抵抗として機能する素子を介して接続するような構成を採用することができる。
【００２７】
（５）また、前記電位安定化回路は、
一端が前記インバータの出力側に接続された前記フィードバック抵抗の他端側を、前記インバータの入力側に代え、前記信号路の入力端子側と接続することにより形成してもよい。
【００２８】
このとき、前記インバータの入力側に、抵抗として機能する素子を介してバイアス電圧を印加するように構成を採用することが好ましい。
【００２９】
（６）また、前記電位安定化回路は、
前記信号路を直流的に分離する素子と並列に、抵抗として機能する素子を接続することにより形成してもよい。
【００３０】
このとき、前記抵抗として機能する素子は、前記フィードバック抵抗より大きな抵抗値に設定することが好ましい。
【００３１】
（７）また、本発明において、
前記主要回路部分は半導体装置として形成され、前記発振源は前記主要回路部分の信号路の前記入力端子と出力端子にその両端が接続される振動子であるように形成してもよい。
【００３２】
（８）また、本発明の発振回路において、
前記抵抗として機能する素子は、ポリシリコンを用いて形成してもよい。
【００３３】
すなわち、抵抗として機能する素子を、通常の金属等を用いて形成しても原理的に問題はないが、単位面積当たりの抵抗値の小さい金属では、半導体基板上の配置上の制約、面積等の制約等を考慮すると問題がある。これに対し、単位面積あたりの抵抗値の大きいポリシリコンを用いて抵抗として機能する素子を形成することにより、当該素子を小型化することができ、発振回路全体の回路配置の自由度が増し、小型化を実現できる。加えて、ポリシリコンは光の外乱によるリークが少ない材料でもあるため、このような材料を用いて抵抗として機能する素子を形成することにより、光の外乱等に起因するリークの影響をより低減することができる。
【００３４】
（９）また、本発明の発振回路において、
前記信号路を直流的に分離する素子は、半導体基板上に被覆した絶縁層上に、電極層、絶縁層、電極層を被覆してなるＤＣカットコンデンサとして形成してもよい。
【００３５】
以上の構成とすることにより、半導体基板上の拡散領域を用いることなくＤＣカットコンデンサを生成することができるため、寄生容量の値を極めて小さくでき、従って、寄生容量の変動を極めて小さなものとすることができる。
【００３６】
（１０）また、本発明の発振回路において、
前記信号路を直流的に分離する素子は、半導体基板の拡散領域上に絶縁層、電極層を被覆して形成されたＤＣカットコンデンサであり、前記拡散領域を前記インバータの入力側、前記電極層を前記信号路の入力端子側に接続するようにしてもよい。
【００３７】
このように、ＤＣカットコンデンサを構成する電極層を信号路の入力端子側に接続し、拡散領域をインバータの入力側に接続する構成を採用することにより、ＤＣカットコンデンサの寄生容量は、インバータの入力側に位置することとなる。従って、信号路の入力側電位が何らかの原因で変動し、ＤＣカットコンデンサの寄生容量が変動したとしても、このＤＣカットコンデンサの寄生容量の変動が発振回路の発振周波数に影響を与えない回路構成とすることができる。
【００３８】
（１１）また、本発明の発振回路において、
前記信号路の入力端子側に静電保護回路を設け、
前記静電保護回路は、前記信号路と所定の定電圧側との間に接続され、信号路に侵入する第１の極性の静電圧を直列に接続された複数の第１の半導体整流素子を介して選択的に前記定電圧側へバイパスさせる第１の保護回路と、
前記信号路と基準電位側との間に接続され、信号路に侵入する第２の極性の静電圧を直列に接続された複数の第２の半導体整流素子を介して選択的に前記基準電位側へバイパスさせる第２の保護回路と、
を含むように形成してもよい。
【００３９】
ここにおいて、前記第１及び第２の半導体整流素子としては、例えばダイオードや、バイポーラトランジスタ等を必要に応じて用いることができる。
【００４０】
本発明によれば、複数の半導体整流素子を直列に接続することにより、静電保護回路の寄生容量を実質的に低減することができ、これにより、より安定した周波数で発振可能な発振回路を実現できる。
【００４１】
（１２）また、本発明の電子機器は、前記本発明の発振回路と、前記発振回路の出力に基づいて制御される機能部を有するように形成してもよい。
【００４２】
また、本発明に係る時計は、前記本発明に係る発振回路と、前記発振回路の出力に基づいて時刻表示をなす時刻表示部を有するように形成してもよい。
【００４３】
【発明の実施の形態】
次に、本発明の発振回路の好適な実施の形態を詳細に説明する。なお、前述した図１、図２と対応する部材には、同一符号を付しその説明は省略する。
【００４４】
（第１の実施の形態）
図３には、第１の実施の形態に係る発振回路が示されている。
【００４５】
この発振回路は、振動源としての水晶振動子１０と、この水晶振動子１０と信号路を介して接続され発振駆動される主要回路部分２０とを含む。
【００４６】
前記主要回路部分２０は、半導体装置として形成される。具体的には、半導体基板上に一体的に形成され、その信号路の入出力端子Ｘｉｎ、Ｘｏｕｔに前記水晶振動子１０の両端が接続されている。
【００４７】
前記主要回路部分２０は、水晶振動子１０と入出力端子Ｘｉｎ、Ｘｏｕｔを介して接続されたインバータ２２と、フィードバック抵抗２４と、インバータ２２の入力側と信号路の入力端子Ｘｉｎとの間に設けられ信号路を直流的に分離する素子としてのＤＣカットコンデンサ２６とを含む。
【００４８】
ところで、このような発振回路を用いて時計回路等を形成する場合には、例えば図１３に示すように、その回路部分は水晶振動子１０を除いて基本的には半導体装置であるＣ−ＭＯＳ−ＩＣ３００として形成されており、発振回路の主要回路部分２０を構成するＣ−ＭＯＳ−ＩＣ３００と水晶振動子１０は、入出力端子Ｘｉｎ、Ｘｏｕｔ及び配線３１０を介して接続されている。すなわち、水晶振動子１０は、入出力端子Ｘｉｎ、Ｘｏｕｔを介してＣ−ＭＯＳ−ＩＣ３００に外付けされている。従って、この入出力端子Ｘｉｎ、Ｘｏｕｔに、光、湿度などを原因としてわずかなリークが発生したり、またサージ電圧が侵入して内部回路を破壊する恐れがある。
【００４９】
このため、主要回路部分２０の入出力端子Ｘｉｎ、Ｘｏｕｔ側の信号ラインには、それぞれ静電保護回路４０−１、４０−２が設けられ、外部から侵入したサージ電圧の主要回路部分２０内部への侵入を防止している。
【００５０】
各静電保護回路４０−１、４０−２は、信号路と所定の定電圧Ｖｒｅｇとの間に接続され、信号路に侵入する第１の極性の静電圧を第１の半導体整流素子を介して選択的に前記定電圧Ｖｒｅｇ側にバイパスさせる第１の保護回路４２、４２と、信号路と基準電位Ｖｓｓ側との間に接続され、信号路に侵入する第２の極性の静電圧を第２の半導体整流素子を介して選択的に前記基準電位Ｖｓｓ側へバイパスさせる第２の保護回路４４、４４とを含んで構成される。
【００５１】
前記第１、第２の半導体整流素子４３、４５は、ＰＮ接合型のダイオードを用いて構成されている。そして第１の半導体整流素子４３を構成するダイオードは定電圧Ｖｒｅｇ側に順方向接続され、第２の半導体整流素子４５を構成するダイオードは、基準電位Ｖｓｓ側に逆方向接続されている。
【００５２】
これにより、外部から侵入したマイナス極性や、プラス極性のサージ電圧は、前記各静電保護回路４０−１、４０−２を介してバイパスされ、主要回路部分２０の内部への侵入が防止される。
【００５３】
ここにおいて、Ｃｙ２、Ｃｙ１は、第１及び第２の半導体整流素子４３、４５としてのダイオードの寄生容量を表す。また、図中Ｃｇ、Ｃｄは、水晶振動子１０の入力端子側の容量、出力端子側の容量をそれぞれ表す。さらに、図中Ｃｘは、ＤＣカットコンデンサ２６の寄生容量を表す。
【００５４】
本実施の形態の発振回路のように、回路内部にＤＣカットコンデンサ２６を設けると、水晶振動子１０の入力端子Ｘｉｎの電位はオープン状態に近く、入力端子電位が不安定になることは前述した。また、水晶振動子１０の入力端子Ｘｉｎの電位が変動することにより、入力端子Ｘｉｎに接続されている寄生容量Ｃｙ１、Ｃｙ２、Ｃｘの各空乏層が変化し、容量も変化する。
【００５５】
従って、加湿や光等の外乱により水晶振動子１０の入力端子Ｘｉｎにわずかなリークが生じ、入力端子Ｘｉｎの電位が変動すると、これら寄生容量も変化する。このように寄生容量が変化することにより、発振回路の発振周波数も変化するため、安定した発振を得ることが難しいという課題があった。
【００５６】
本実施の形態の発振回路は、水晶振動子１０の入力端子Ｘｉｎ側と、電位の安定した回路部分とを抵抗として機能する素子を介して接続する電位安定化回路５０を設けることにより、上記課題を解決することを可能とした。
【００５７】
ここにおいて、電位の安定した回路部分としては、定電圧Ｖｒｅｇ側、基準電位側Ｖｓｓ、インバータ２２の入力、出力側、振動子１０の出力端子側、さらには半導体基板上に設けられた他の電子回路の電位の安定した回路部分などを、必要に応じて選択的に用いればよい。
【００５８】
本実施の形態では、抵抗として機能する素子として、抵抗５２を用い、この抵抗５２を、水晶振動子１０の入力端子Ｘｉｎ側と、インバータ２２の出力側との間に接続し、電位安定化回路５０とする構成を採用している。
【００５９】
これにより、ＤＣカットコンデンサ２６を設けた場合でも、水晶振動子１０の入力端子Ｘｉｎ側の電位がオープン状態になることがない。従って、例えば光、湿度などのわずかなリーク等により発振周波数が変動することがなく、しかも水晶振動子１０の入力端子Ｘｉｎと電源間のリークにより発振停止が起こりにくい安定した発振回路を実現することができる。
【００６０】
ここにおいて、前記抵抗５２の抵抗値は、以下の理由から、フィードバック抵抗２４との合成抵抗が１０〜１００ＭΩの範囲の値となるように設定することが好ましい。
【００６１】
例えば、図１、図２に示すような従来の発振回路では、フィードバック抵抗２４の抵抗値を１０〜１００ＭΩの範囲の値に設定することにより安定した発振が得られることが確認されている。
【００６２】
図３に示す本実施の形態の発振回路では、抵抗５２も、フィードバック抵抗の一部としても機能することとなる。このため、フィードバック抵抗２４と、抵抗５２との合成抵抗、すなわち両抵抗２４、５２を並列合成抵抗を、１０〜１００ＭΩの範囲の値に設定することにより、安定発振が検出された発振回路と同様な発振が可能となる。
【００６３】
（第２の実施の形態）
図４には、本発明の発振回路の第２の実施の形態が示されている。なお図３に示す実施の形態と対応する部材に同一符号を付しその説明は省略する。
【００６４】
本実施の形態において、電位安定化回路５０は、信号路の入力端子Ｘｉｎ側に、抵抗として機能する素子を介してバイアス電圧を印加し、入力端子電圧を安定させる構成を採用する。
【００６５】
ここにおいて、前述した抵抗として機能する素子としては、バイアス抵抗６０、６２が用いられる。一方のバイアス抵抗６０は、入力端子Ｘｉｎ側と定電圧Ｖｒｅｇ側との間に接続され、他方のバイアス抵抗６２は、入力端子Ｘｉｎ側と基準電位Ｖｓｓ側との間に接続されている。
【００６６】
以上の構成を採用することにより、前記第１の実施の形態と同様の作用効果を奏することができる。
【００６７】
図５には、前記図４に示す第２の実施の形態の変形例が示されている。
【００６８】
図４に示す実施の形態では、抵抗として機能する素子としてバイアス抵抗６０、６２を用いる場合を例に取り説明したが、本実施の形態では、抵抗として機能する素子としてトランジスタを用いることを特徴とする。すなわち、トランジスタの有する抵抗をバイアス抵抗として用いる構成を採用する。
【００６９】
例えば、図５（Ａ）に示す実施の形態においては、トランジスタのオン抵抗を用いてバイアス電圧を印加する構成を採用している。具体的には、バイアス抵抗６０、６２に代え、トランジスタ６４、６６を用い、これら両トランジスタ６４、６６が、常時オンするようにそのゲートに電圧を印加する構成を採用する。
【００７０】
以上の構成を採用することにより、本実施の形態の電位安定化回路５０は、両トランジスタ６４、６６のオン抵抗を用い、入力端子Ｘｉｎにバイアス電圧を印加し、その電位を安定化させることができる。
【００７１】
また、図５（Ｂ）は、バイアス抵抗６０、６２に代え、トランジスタ６４、６６のオフ抵抗を用い、入力端子Ｘｉｎ側にバイアス電圧を印加する構成を採用する。すなわち、両トランジスタ６４、６６がオフ状態となるように、そのゲートに電位を印加する回路構成を採用し、前記第２の実施の形態と同様に入力端子Ｘｉｎ側にバイアス電圧を印加する構成を採用する。
【００７２】
また、図５（Ｃ）、（Ｄ）は、図４に示すバイアス抵抗６０、６２に代え、飽和接続されたトランジスタ６８と、定電流源７０を用い、バイアス電圧を入力端子Ｘｉｎ側に印加する構成を採用する。
【００７３】
このように、必要に応じて図５（Ａ）〜（Ｄ）のいずれかのタイプの電位安定化回路５０を用い、入力端子Ｘｉｎ側にバイアス電圧を印加し、その電位を安定化させることができる。
【００７４】
（第３の実施の形態）
図６には、本発明に係る発振回路の第３の実施の形態が示されている。なお、前記各実施の形態と対応する部材には同一符号を付しその説明は省略する。
【００７５】
本実施の形態の電位安定化回路５０の特徴は、一端がインバータ２２の出力側に接続されたフィードバック抵抗２４の他端側を、インバータ２２の入力側に代え、信号路の入力端子Ｘｉｎ側と接続し、入力端子Ｘｉｎ側の電位を安定化させる構成を採用したことにある。
【００７６】
このような構成を採用すると、インバータ２２の入力側の電位が不安定になる恐れがあるため、インバータ２２の入力側を、バイアス抵抗６０、６２を介して定電圧Ｖｒｅｇ、基準電位Ｖｓｓ側と接続する構成を採用している。
【００７７】
上記構成を採用することにより、本実施の形態の発振回路も、前記各実施の形態の発振回路と同様な作用効果を奏することができる。
【００７８】
図７には、図６に示す実施の形態の変形例が示されている。
【００７９】
本実施の形態では、このインバータ２２を構成するトランジスタ２３−１、２３−２のゲートに、それぞれ個別のＤＣカットコンデンサ２６−１、２６−２が接続されている。
【００８０】
そして、トランジスタ２３−１のゲートを、バイアス抵抗６０を介して定電圧Ｖｒｅｇ側に接続し、トランジスタ２３−２のゲートをバイアス抵抗６２を介して基準電位Ｖｓｓ側へ接続している。
【００８１】
（第４の実施の形態）
図８には、本発明に係る発振回路の第５の実施の形態が示されている。なお前記各実施の形態と対応する部材には同一符号を付しその説明は省略する。
【００８２】
本実施の形態の発振回路においては、抵抗として機能する素子をＤＣカットコンデンサ２６と並列に接続することにより、電位安定化回路５０を形成することを特徴とする。ここでは、抵抗７４を、ＤＣカットコンデンサ２６と並列に接続する構成を採用している。
【００８３】
以上の構成を採用することにより、本実施の形態の発振回路は、前記各実施の形態と同様の作用効果を奏することができる。
【００８４】
ここにおいて、前記抵抗７４の抵抗値は、フィードバック抵抗２４の抵抗値より大きな値に設定することが好ましい。フィートバック抵抗２４は、通常１０〜１００ＭΩの範囲の値に設定されているため、ここでは、抵抗７４の抵抗値を、これより大きな１００ＭΩ以上の値に設定する。
【００８５】
（寄生容量を低減する実施の形態）
なお、前記各実施の形態では、入力端子Ｘｉｎ側の電位を安定化させることにより、光、湿度等のわずかなリーク等により発振周波数が変動することがなく、しかも水晶振動子の入力端子Ｘｉｎと電源間のリークによる発振停止が起こりにくい安定した動作を行う発振回路を実現するための構成を説明した。
【００８６】
次に、水晶振動子１０の入力端子Ｘｉｎ側に付加される寄生容量を削除または減らすことにより、光、湿度等のわずかなリークによる発振周波数の変化を抑制するための構成について説明する。
【００８７】
図９には、その一例が示されている。
【００８８】
本実施の形態の発振回路では、静電保護回路４０−１を構成する第１及び第２の保護回路４２、４４の寄生容量を減らすための構成が示されている。
【００８９】
第１の保護回路４２は、第１の半導体整流素子としてのダイオード４３を複数個直列に接続することにより各ダイオード４３−１〜４３−ｎの寄生容量Ｃｙ２〜Ｃｙ２ｎを直列に接続する構成とし、その寄生容量Ｃｙ２〜Ｃｙ２ｎの合計容量を小さくする。同様に第２の保護回路４４も、第２の半導体整流素子としてのダイオード４５を複数個直列に接続することにより各ダイオード４５−１〜４５−ｎの寄生容量Ｃｙ１〜Ｃｙ１ｎを直列に接続する構成とし、寄生容量Ｃｙ１〜Ｃｙ１ｎの合計容量を小さくする。
【００９０】
上記構成を採用することにより、入力端子Ｘｉｎに付加される寄生容量を減らすことができ、発振周波数ｆｓの変化をより小さくすることができる。
【００９１】
図１０、図１１には、入力端子Ｘｉｎに付加するＤＣカットコンデンサ２６の寄生容量Ｃｘを減らすことまたは削除することにより、発振周波数の変化をより小さなものとするための構成が示されている。
【００９２】
図１０に示す実施の形態において、ＤＣカットコンデンサ２６は、半導体基板８０の拡散領域８２上に、絶縁層であるＳｉＯ２層８４、電極層であるポリシリコン層８６を被覆して形成される。
【００９３】
そして、ＤＣカットコンデンサ２６の一方の電極である拡散領域８２を、インバータ２２の入力側に接続し、他方の電極であるポリシリコン層８６を信号路の入力端子Ｘｉｎ側に接続する構成を採用する。
【００９４】
以上の構成を採用することにより、ＤＣカットコンデンサ２６の寄生容量Ｃｘは、インバータ２６の入力側に形成されることになり、その分入力端子Ｘｉｎ側に付加された寄生容量を低減し、発振周波数の安定化を図ることが可能となる。
【００９５】
すなわち、図１０に示すように構成されたＤＣカットコンデンサ２６において、半導体基板は基準電位Ｖｓｓに接続されている。従って、拡散領域と基準電位Ｖｓｓとの間に寄生容量Ｃｘが生ずる。
【００９６】
従来の発振回路では、ＤＣカットコンデンサ２６の一方の電極である拡散領域８２を、信号路の入力端子Ｘｉｎ側に接続していたため、例えば図３〜図８等に示すように、ＤＣカットコンデンサ２６の寄生容量Ｃｘは入力端子Ｘｉｎ側に付加されることになる。
【００９７】
これに対し、本実施の形態では、ＤＣカットコンデンサ２６の一方の電極である拡散領域８２を、インバータ２２側と接続することにより、この寄生容量Ｃｘは入力端子Ｘｉｎ側ではなく、インバータ２２の入力側に付加されることになり、その分、入力端子Ｘｉｎ側に付加される寄生容量を低減し、より安定した発振周波数で動作する発振回路を実現することが可能となる。
【００９８】
図１１には、発振回路で用いられるＤＣカットコンデンサ２６の他の実施の形態が示されている。
【００９９】
本実施の形態のＤＣカットコンデンサ２６は、半導体基板８０上に、絶縁層であるＳｉＯ２層９０を被覆し、このＳｉＯ２層９０上に、電極層であるポリシリコン層９２、絶縁層であるＳｉＯ２層９４、電極層であるアルミ層９６を被覆して形成される。
【０１００】
このようにして形成されたＤＣカットコンデンサ２６では、一方の電極層として機能するポリシリコン層９２と、基準電位Ｖｓｓに接続された半導体基板８０との間に寄生容量Ｃｘが発生するが、この寄生容量Ｃｘは、図１０に示す寄生容量のように空乏層の量で容量が決まる寄生容量ではないため、電位変動による容量変化はない。
【０１０１】
従って、本実施の形態のＤＣカットコンデンサ２６は、水晶振動子１０の入力端子Ｘｉｎの電位が変動しても、その寄生容量が変化することはないため、この面からも発振周波数の変動をより低減することは可能となる。
【０１０２】
なお、前記各実施の形態に係る発振回路は、前述したように光、湿度等のわずかなリークにより発振周波数が変動することはなく、しかも入力端子Ｘｉｎと電源間のリークによる発振停止が起こりにくい安定した動作が担保された発振回路であるため、小型でしかも正確な発振周波数が要求される各種電子機器や、時計回路用の発振回路として好適なものとなる。すなわち、本実施の形態に係る発振回路を用いて、各種電子機器や、時計回路を構成することにより、小型で精度の高い電子機器及び時計回路を実現することができる。例えば、本実施の形態に係る発振回路と、前記発振回路の出力に基づいて制御される機能部を有する電子機器として形成してもよく、本実施の形態に係る発振回路と、前記発振回路の出力に基づいて時刻表示をなす時刻表示部を有する時計として形成してもよい。
【０１０３】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の要旨の範囲内で各種の変形実施が可能である。
【０１０４】
例えば、図４、図５に示す実施例においては、電位安定化回路５０として、抵抗として機能する素子を用いて分圧回路を構成し、この分圧回路の分圧出力を信号路の入力端子Ｘｉｎ側にバイアス電圧として印加し、入力端子電圧を安定させる構成のものを例にとり説明した。しかし、本発明はこれに限らず、図１２に示すように抵抗として機能する素子を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【０１０５】
例えば、図１２（Ａ）（Ｂ）に示すように、抵抗６０、６２のいずれか一方を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【０１０６】
また、図１２（Ｃ）に示すように、常時オンするようにそのゲートに電圧を印加する構成のトランジスタ６４、６６のいずれか一方を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【０１０７】
また、図１２（Ｄ）に示すように、常時オフするようにそのゲートに電圧を印加する構成のトランジスタ６４、６６のいずれか一方を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【図面の簡単な説明】
【図１】ＤＣカットコンデンサを用いない従来の発振回路の説明図である。
【図２】ＤＣカットコンデンサを用いた従来の発振回路の説明図である。
【図３】本発明の第１の実施の形態の発振回路の説明図である。
【図４】本発明の第２の実施の形態の発振回路の説明図である。
【図５】図４に示す第２の実施の形態の発振回路の変形例であり、同図（Ａ）は、トランジスタのオン抵抗を利用した電位安定化回路を使用した発振回路、同図（Ｂ）は、トランジスタのオフ抵抗を利用した電位安定化回路を用いた発振回路、同図（Ｃ）、（Ｄ）は、トランジスタの飽和接続と定電流源を利用した電位安定化回路を使用した発振回路の説明図である。
【図６】本発明の第３の実施の形態の発振回路の説明図である。
【図７】図６に示す第３の実施の形態の発振回路の変形例の説明図である。
【図８】本発明の第４の実施の形態の発振回路の説明図である。
【図９】発振回路に用いられる静電保護回路の説明図である。
【図１０】発振回路に用いられるＤＣカットコンデンサの一例を示す説明図である。
【図１１】発振回路に用いられるＤＣカットコンデンサの他の一例を示す説明図である。
【図１２】図４、図５の実施の形態の変形例の説明図である。
【図１３】水晶振動子と発振回路主要部を構成するＣ−ＭＯＳ−ＩＣの配置の説明図である。
【符号の説明】
１０ 発振源としての水晶振動子、 ２０ 主要回路部分、 ２２ インバータ２４ フィードバック抵抗、 ２６ ＤＣカットコンデンサ、
４０−１、４０−２ 静電保護回路、 ４２ 第１の保護回路、
４４ 第２の保護回路、 ５０ 電位安定化回路、 ５２ 抵抗、
６０、６２ バイアス抵抗、
６４、６６ 抵抗として機能する素子としてのトランジスタ、
７４ 抵抗、 ８０ 半導体基板、 ８２ 拡散領域、 ８４ ＳｉＯ２層、
８６ ポリシリコン層、 ９０ ＳｉＯ２層、 ９２ ポリシリコン層、
９４ ＳｉＯ２層、 ９６ アルミ層
【発明の属する技術分野】
本発明は、発振回路、電子機器及び時計に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
今日、携帯用の腕時計や電子機器は、主電源として電池や、充電可能な二次電池を用い、電子回路を駆動するものが多い。そして、このようなものに使用される前記電子回路は、発振回路の発振周波数ｆｓから基準クロックを作成するものが多い。
【０００３】
図１には、従来の発振回路の一例が示されている。
【０００４】
同図に示すように、発振回路の主要回路部分２０は、半導体基板上に構成されており、この主要回路部分２０は信号回路に設けられた入出力端子Ｘｉｎ、Ｘｏｕｔを介して水晶振動子１０の両端と接続されている。
【０００５】
前記主要回路部分２０は、振動子１０と信号路を介して接続されるインバータ２２と、インバータ２２の入出力側に接続されたフィードバック抵抗２４とを含んで構成される。
【０００６】
この従来の発振回路では、水晶振動子１０の入力端子Ｘｉｎがインバータ２２の入力側と直接接続されていたため、水晶振動子１０の入力端子Ｘｉｎの電位が変動すると、電位が変動した波形が直接インバータ２２に入力される。このとき、この入力波形が、インバータ２２のスレッショルド電圧と交差しないと、発振回路の発振が停止してしまう。
【０００７】
従って、この従来の発振回路では、水晶振動子１０の入力端子Ｘｉｎと電源との間にリークなどが発生し、インバータ２２の入力側電位が変動すると、発振停止という問題や、発振が停止しないまでも発振周波数の大きな変動が引き起こされるという問題があった。
【０００８】
特に、発振回路では、その主要回路部分２０が半導体基板上に構成されており、水晶振動子１０が外付けになるために、その接続部分である入力端子Ｘｉｎでリークが発生しやすく、その対策が必要とされる。
【０００９】
図２には、リークによる発振停止の対策としてＤＣカットコンデンサ２６を用いた従来の発振回路の一例が示されている。
【００１０】
この従来例では、ＤＣカットコンデンサ２６を、信号路の入力端子Ｘｉｎとインバータ２２の入力側との間に接続している。
【００１１】
このＤＣカットコンデンサ２６により、水晶振動子１０の入力端子Ｘｉｎとインバータ２２の入力側とが直流的に分離される。さらに、インバータ２２に入力される波形は、ＤＣカットコンデンサ２６に充放電された波形である。このため、リーク等により、入力端子Ｘｉｎの電位に変動があった場合でも、ＤＣカットコンデンサ２６に充放電される波形がインバータ２２のスレッショルド電圧と交差するため、発振回路の発振は停止しない。すなわち、水晶振動子１０の入力端子Ｘｉｎと電源間にリークが発生した場合でも、発振停止等の問題が起きにくく、安定した発振が可能な発振回路を実現できる。
【００１２】
しかし、図２に示すようにＤＣコンデンサ２６を信号路の入力端子Ｘｉｎ側に設けると、水晶振動子１０の入力端子Ｘｉｎの電位はオープン状態に近く、極めて不安定なものとなる。しかも、水晶振動子１０の入力端子Ｘｉｎの電位が変動することにより、この入力端子Ｘｉｎ側に接続されている主要回路部分２０の寄生容量Ｃｙ１、Ｃｙ２、Ｃｘの各空乏層が変化し、その容量も変化する。
【００１３】
従って、加湿や光等の外乱により水晶振動子１０の入力端子Ｘｉｎにわずかなリークが生じ、入力端子Ｘｉｎの電位が変動すると、これに伴い寄生容量が変化してしまう。この結果、発振回路の発振定数が変化して、発振周波数そのものが変化してしまい、この発振周波数を基準クロックとして用いる電子回路各部の動作に悪影響が発生するという問題があった。
【００１４】
特に、従来の発振回路では、ＤＣカットコンデンサ２６を半導体基板上に設けた場合に、これに伴って発生する寄生容量Ｃｘが入力端子Ｘｉｎ側に位置するように回路構成されているため、前述した微少なリーク電流の発生に伴い、前記寄生容量Ｃｘの大きさも変動するため、回路全体としての寄生容量の変動が大きなものとなり、これが発振周波数のより大きな変動を引き起こす原因となるという問題があった。
【００１５】
本発明は、このような課題に鑑みなされたものであり、その目的は、安定して発振することができ、しかも発振周波数の変動の少ない発振回路、電子機器、時計を実現することにある。
【００１６】
【課題を解決するための手段】
（１）前記目的を達成するため、本発明は、
発振源と、前記発振源と信号路を介して接続され発振駆動される主要回路部分とを有する発振回路において、
前記主要回路部分は、
前記発振源と信号路を介して接続されたインバータと、
前記インバータの出力側と入力側との間に接続されたフィードバック抵抗と、前記信号路の入力端子と前記インバータの入力側との間の信号路を直流的に分離する素子と、
前記信号路の入力端子側と電位の安定した回路部分とを抵抗として機能する素子を介して接続する電位安定化回路と、
を含むことを特徴とする。
【００１７】
本発明によれば、信号路の入力端子側は、抵抗として機能する素子を介して、電位の安定した回路部分と接続される。これにより、信号路の入力端子とインバータの入力側との間に信号路を直流的に分離する素子を設けた場合でも、入力端子側の電位が不安定な状態に陥ることがないため、安定した発振を継続することができ、しかも発振周波数が変動することのない発振回路を実現することができる。
【００１８】
ここにおいて、前記信号路を直流的に分離する素子としては、例えばＤＣカットコンデンサなどを用いればよい。また、前記抵抗として機能する素子としては、例えば抵抗素子、抵抗として機能する半導体素子などを、必要に応じて選択的に使用すればよい。
【００１９】
（２）また、本発明において、前記電位の安定した回路部分としては、
定電圧側、基準電位側、前記インバータの入力、出力側、前記発振源の出力側のいずれかを用いてもよい。
【００２０】
また、半導体装置内に、本発明の発振回路と、他の回路とが設けられているような場合には、発振回路内における、電位の安定した回路部分以外に、発振回路以外の他の回路の電位の安定した回路部分などを用いてもよい。例えば、他の回路に定電圧を供給する定電圧供給源の電圧出力ラインを、電位の安定した回路部分として用い、これと信号路の入力端子とを、抵抗として機能する素子を介して接続してもよい。
【００２１】
（３）また、前記電位安定化回路は、
前記信号路の入力端子側と出力端子側とを抵抗として機能する素子を介して接続するように構成してもよい。
【００２２】
このとき、前記抵抗として機能する素子は、前記フィードバック抵抗との合成抵抗が１０〜１００ＭΩの範囲の値となるように設定される。
【００２３】
すなわち、発振回路において通常用いられるフィードバック抵抗の抵抗値は１０〜１００ＭΩである。従って、電位安定化回路の抵抗として機能する素子と、フィードバック抵抗との合成抵抗を、通常のフィードバック抵抗の抵抗値と整合させるような抵抗値に設定することにより、従来検証された発振回路と同様な安定した発振動作を実現することができる。
【００２４】
（４）また、前記電位安定化回路は、
前記信号路の入力端子側に、抵抗として機能する素子を介してバイアス電圧を印加するように構成してもよい。
【００２５】
このように信号路の入力端子側に、バイアス電圧を印加する構成を採用することにより、入力端子側の電位を安定させ、安定した発振周波数で安定発振可能な発振回路を実現することができる。
【００２６】
ここにおいて、前記バイアス電圧を印加する構成としては、例えば信号路の入力端子側と、所定の定電圧との間を抵抗として機能する素子を介して接続し、さらに信号路の入力端子側と、所定の基準電位側との間を抵抗として機能する素子を介して接続するような構成を採用することができる。
【００２７】
（５）また、前記電位安定化回路は、
一端が前記インバータの出力側に接続された前記フィードバック抵抗の他端側を、前記インバータの入力側に代え、前記信号路の入力端子側と接続することにより形成してもよい。
【００２８】
このとき、前記インバータの入力側に、抵抗として機能する素子を介してバイアス電圧を印加するように構成を採用することが好ましい。
【００２９】
（６）また、前記電位安定化回路は、
前記信号路を直流的に分離する素子と並列に、抵抗として機能する素子を接続することにより形成してもよい。
【００３０】
このとき、前記抵抗として機能する素子は、前記フィードバック抵抗より大きな抵抗値に設定することが好ましい。
【００３１】
（７）また、本発明において、
前記主要回路部分は半導体装置として形成され、前記発振源は前記主要回路部分の信号路の前記入力端子と出力端子にその両端が接続される振動子であるように形成してもよい。
【００３２】
（８）また、本発明の発振回路において、
前記抵抗として機能する素子は、ポリシリコンを用いて形成してもよい。
【００３３】
すなわち、抵抗として機能する素子を、通常の金属等を用いて形成しても原理的に問題はないが、単位面積当たりの抵抗値の小さい金属では、半導体基板上の配置上の制約、面積等の制約等を考慮すると問題がある。これに対し、単位面積あたりの抵抗値の大きいポリシリコンを用いて抵抗として機能する素子を形成することにより、当該素子を小型化することができ、発振回路全体の回路配置の自由度が増し、小型化を実現できる。加えて、ポリシリコンは光の外乱によるリークが少ない材料でもあるため、このような材料を用いて抵抗として機能する素子を形成することにより、光の外乱等に起因するリークの影響をより低減することができる。
【００３４】
（９）また、本発明の発振回路において、
前記信号路を直流的に分離する素子は、半導体基板上に被覆した絶縁層上に、電極層、絶縁層、電極層を被覆してなるＤＣカットコンデンサとして形成してもよい。
【００３５】
以上の構成とすることにより、半導体基板上の拡散領域を用いることなくＤＣカットコンデンサを生成することができるため、寄生容量の値を極めて小さくでき、従って、寄生容量の変動を極めて小さなものとすることができる。
【００３６】
（１０）また、本発明の発振回路において、
前記信号路を直流的に分離する素子は、半導体基板の拡散領域上に絶縁層、電極層を被覆して形成されたＤＣカットコンデンサであり、前記拡散領域を前記インバータの入力側、前記電極層を前記信号路の入力端子側に接続するようにしてもよい。
【００３７】
このように、ＤＣカットコンデンサを構成する電極層を信号路の入力端子側に接続し、拡散領域をインバータの入力側に接続する構成を採用することにより、ＤＣカットコンデンサの寄生容量は、インバータの入力側に位置することとなる。従って、信号路の入力側電位が何らかの原因で変動し、ＤＣカットコンデンサの寄生容量が変動したとしても、このＤＣカットコンデンサの寄生容量の変動が発振回路の発振周波数に影響を与えない回路構成とすることができる。
【００３８】
（１１）また、本発明の発振回路において、
前記信号路の入力端子側に静電保護回路を設け、
前記静電保護回路は、前記信号路と所定の定電圧側との間に接続され、信号路に侵入する第１の極性の静電圧を直列に接続された複数の第１の半導体整流素子を介して選択的に前記定電圧側へバイパスさせる第１の保護回路と、
前記信号路と基準電位側との間に接続され、信号路に侵入する第２の極性の静電圧を直列に接続された複数の第２の半導体整流素子を介して選択的に前記基準電位側へバイパスさせる第２の保護回路と、
を含むように形成してもよい。
【００３９】
ここにおいて、前記第１及び第２の半導体整流素子としては、例えばダイオードや、バイポーラトランジスタ等を必要に応じて用いることができる。
【００４０】
本発明によれば、複数の半導体整流素子を直列に接続することにより、静電保護回路の寄生容量を実質的に低減することができ、これにより、より安定した周波数で発振可能な発振回路を実現できる。
【００４１】
（１２）また、本発明の電子機器は、前記本発明の発振回路と、前記発振回路の出力に基づいて制御される機能部を有するように形成してもよい。
【００４２】
また、本発明に係る時計は、前記本発明に係る発振回路と、前記発振回路の出力に基づいて時刻表示をなす時刻表示部を有するように形成してもよい。
【００４３】
【発明の実施の形態】
次に、本発明の発振回路の好適な実施の形態を詳細に説明する。なお、前述した図１、図２と対応する部材には、同一符号を付しその説明は省略する。
【００４４】
（第１の実施の形態）
図３には、第１の実施の形態に係る発振回路が示されている。
【００４５】
この発振回路は、振動源としての水晶振動子１０と、この水晶振動子１０と信号路を介して接続され発振駆動される主要回路部分２０とを含む。
【００４６】
前記主要回路部分２０は、半導体装置として形成される。具体的には、半導体基板上に一体的に形成され、その信号路の入出力端子Ｘｉｎ、Ｘｏｕｔに前記水晶振動子１０の両端が接続されている。
【００４７】
前記主要回路部分２０は、水晶振動子１０と入出力端子Ｘｉｎ、Ｘｏｕｔを介して接続されたインバータ２２と、フィードバック抵抗２４と、インバータ２２の入力側と信号路の入力端子Ｘｉｎとの間に設けられ信号路を直流的に分離する素子としてのＤＣカットコンデンサ２６とを含む。
【００４８】
ところで、このような発振回路を用いて時計回路等を形成する場合には、例えば図１３に示すように、その回路部分は水晶振動子１０を除いて基本的には半導体装置であるＣ−ＭＯＳ−ＩＣ３００として形成されており、発振回路の主要回路部分２０を構成するＣ−ＭＯＳ−ＩＣ３００と水晶振動子１０は、入出力端子Ｘｉｎ、Ｘｏｕｔ及び配線３１０を介して接続されている。すなわち、水晶振動子１０は、入出力端子Ｘｉｎ、Ｘｏｕｔを介してＣ−ＭＯＳ−ＩＣ３００に外付けされている。従って、この入出力端子Ｘｉｎ、Ｘｏｕｔに、光、湿度などを原因としてわずかなリークが発生したり、またサージ電圧が侵入して内部回路を破壊する恐れがある。
【００４９】
このため、主要回路部分２０の入出力端子Ｘｉｎ、Ｘｏｕｔ側の信号ラインには、それぞれ静電保護回路４０−１、４０−２が設けられ、外部から侵入したサージ電圧の主要回路部分２０内部への侵入を防止している。
【００５０】
各静電保護回路４０−１、４０−２は、信号路と所定の定電圧Ｖｒｅｇとの間に接続され、信号路に侵入する第１の極性の静電圧を第１の半導体整流素子を介して選択的に前記定電圧Ｖｒｅｇ側にバイパスさせる第１の保護回路４２、４２と、信号路と基準電位Ｖｓｓ側との間に接続され、信号路に侵入する第２の極性の静電圧を第２の半導体整流素子を介して選択的に前記基準電位Ｖｓｓ側へバイパスさせる第２の保護回路４４、４４とを含んで構成される。
【００５１】
前記第１、第２の半導体整流素子４３、４５は、ＰＮ接合型のダイオードを用いて構成されている。そして第１の半導体整流素子４３を構成するダイオードは定電圧Ｖｒｅｇ側に順方向接続され、第２の半導体整流素子４５を構成するダイオードは、基準電位Ｖｓｓ側に逆方向接続されている。
【００５２】
これにより、外部から侵入したマイナス極性や、プラス極性のサージ電圧は、前記各静電保護回路４０−１、４０−２を介してバイパスされ、主要回路部分２０の内部への侵入が防止される。
【００５３】
ここにおいて、Ｃｙ２、Ｃｙ１は、第１及び第２の半導体整流素子４３、４５としてのダイオードの寄生容量を表す。また、図中Ｃｇ、Ｃｄは、水晶振動子１０の入力端子側の容量、出力端子側の容量をそれぞれ表す。さらに、図中Ｃｘは、ＤＣカットコンデンサ２６の寄生容量を表す。
【００５４】
本実施の形態の発振回路のように、回路内部にＤＣカットコンデンサ２６を設けると、水晶振動子１０の入力端子Ｘｉｎの電位はオープン状態に近く、入力端子電位が不安定になることは前述した。また、水晶振動子１０の入力端子Ｘｉｎの電位が変動することにより、入力端子Ｘｉｎに接続されている寄生容量Ｃｙ１、Ｃｙ２、Ｃｘの各空乏層が変化し、容量も変化する。
【００５５】
従って、加湿や光等の外乱により水晶振動子１０の入力端子Ｘｉｎにわずかなリークが生じ、入力端子Ｘｉｎの電位が変動すると、これら寄生容量も変化する。このように寄生容量が変化することにより、発振回路の発振周波数も変化するため、安定した発振を得ることが難しいという課題があった。
【００５６】
本実施の形態の発振回路は、水晶振動子１０の入力端子Ｘｉｎ側と、電位の安定した回路部分とを抵抗として機能する素子を介して接続する電位安定化回路５０を設けることにより、上記課題を解決することを可能とした。
【００５７】
ここにおいて、電位の安定した回路部分としては、定電圧Ｖｒｅｇ側、基準電位側Ｖｓｓ、インバータ２２の入力、出力側、振動子１０の出力端子側、さらには半導体基板上に設けられた他の電子回路の電位の安定した回路部分などを、必要に応じて選択的に用いればよい。
【００５８】
本実施の形態では、抵抗として機能する素子として、抵抗５２を用い、この抵抗５２を、水晶振動子１０の入力端子Ｘｉｎ側と、インバータ２２の出力側との間に接続し、電位安定化回路５０とする構成を採用している。
【００５９】
これにより、ＤＣカットコンデンサ２６を設けた場合でも、水晶振動子１０の入力端子Ｘｉｎ側の電位がオープン状態になることがない。従って、例えば光、湿度などのわずかなリーク等により発振周波数が変動することがなく、しかも水晶振動子１０の入力端子Ｘｉｎと電源間のリークにより発振停止が起こりにくい安定した発振回路を実現することができる。
【００６０】
ここにおいて、前記抵抗５２の抵抗値は、以下の理由から、フィードバック抵抗２４との合成抵抗が１０〜１００ＭΩの範囲の値となるように設定することが好ましい。
【００６１】
例えば、図１、図２に示すような従来の発振回路では、フィードバック抵抗２４の抵抗値を１０〜１００ＭΩの範囲の値に設定することにより安定した発振が得られることが確認されている。
【００６２】
図３に示す本実施の形態の発振回路では、抵抗５２も、フィードバック抵抗の一部としても機能することとなる。このため、フィードバック抵抗２４と、抵抗５２との合成抵抗、すなわち両抵抗２４、５２を並列合成抵抗を、１０〜１００ＭΩの範囲の値に設定することにより、安定発振が検出された発振回路と同様な発振が可能となる。
【００６３】
（第２の実施の形態）
図４には、本発明の発振回路の第２の実施の形態が示されている。なお図３に示す実施の形態と対応する部材に同一符号を付しその説明は省略する。
【００６４】
本実施の形態において、電位安定化回路５０は、信号路の入力端子Ｘｉｎ側に、抵抗として機能する素子を介してバイアス電圧を印加し、入力端子電圧を安定させる構成を採用する。
【００６５】
ここにおいて、前述した抵抗として機能する素子としては、バイアス抵抗６０、６２が用いられる。一方のバイアス抵抗６０は、入力端子Ｘｉｎ側と定電圧Ｖｒｅｇ側との間に接続され、他方のバイアス抵抗６２は、入力端子Ｘｉｎ側と基準電位Ｖｓｓ側との間に接続されている。
【００６６】
以上の構成を採用することにより、前記第１の実施の形態と同様の作用効果を奏することができる。
【００６７】
図５には、前記図４に示す第２の実施の形態の変形例が示されている。
【００６８】
図４に示す実施の形態では、抵抗として機能する素子としてバイアス抵抗６０、６２を用いる場合を例に取り説明したが、本実施の形態では、抵抗として機能する素子としてトランジスタを用いることを特徴とする。すなわち、トランジスタの有する抵抗をバイアス抵抗として用いる構成を採用する。
【００６９】
例えば、図５（Ａ）に示す実施の形態においては、トランジスタのオン抵抗を用いてバイアス電圧を印加する構成を採用している。具体的には、バイアス抵抗６０、６２に代え、トランジスタ６４、６６を用い、これら両トランジスタ６４、６６が、常時オンするようにそのゲートに電圧を印加する構成を採用する。
【００７０】
以上の構成を採用することにより、本実施の形態の電位安定化回路５０は、両トランジスタ６４、６６のオン抵抗を用い、入力端子Ｘｉｎにバイアス電圧を印加し、その電位を安定化させることができる。
【００７１】
また、図５（Ｂ）は、バイアス抵抗６０、６２に代え、トランジスタ６４、６６のオフ抵抗を用い、入力端子Ｘｉｎ側にバイアス電圧を印加する構成を採用する。すなわち、両トランジスタ６４、６６がオフ状態となるように、そのゲートに電位を印加する回路構成を採用し、前記第２の実施の形態と同様に入力端子Ｘｉｎ側にバイアス電圧を印加する構成を採用する。
【００７２】
また、図５（Ｃ）、（Ｄ）は、図４に示すバイアス抵抗６０、６２に代え、飽和接続されたトランジスタ６８と、定電流源７０を用い、バイアス電圧を入力端子Ｘｉｎ側に印加する構成を採用する。
【００７３】
このように、必要に応じて図５（Ａ）〜（Ｄ）のいずれかのタイプの電位安定化回路５０を用い、入力端子Ｘｉｎ側にバイアス電圧を印加し、その電位を安定化させることができる。
【００７４】
（第３の実施の形態）
図６には、本発明に係る発振回路の第３の実施の形態が示されている。なお、前記各実施の形態と対応する部材には同一符号を付しその説明は省略する。
【００７５】
本実施の形態の電位安定化回路５０の特徴は、一端がインバータ２２の出力側に接続されたフィードバック抵抗２４の他端側を、インバータ２２の入力側に代え、信号路の入力端子Ｘｉｎ側と接続し、入力端子Ｘｉｎ側の電位を安定化させる構成を採用したことにある。
【００７６】
このような構成を採用すると、インバータ２２の入力側の電位が不安定になる恐れがあるため、インバータ２２の入力側を、バイアス抵抗６０、６２を介して定電圧Ｖｒｅｇ、基準電位Ｖｓｓ側と接続する構成を採用している。
【００７７】
上記構成を採用することにより、本実施の形態の発振回路も、前記各実施の形態の発振回路と同様な作用効果を奏することができる。
【００７８】
図７には、図６に示す実施の形態の変形例が示されている。
【００７９】
本実施の形態では、このインバータ２２を構成するトランジスタ２３−１、２３−２のゲートに、それぞれ個別のＤＣカットコンデンサ２６−１、２６−２が接続されている。
【００８０】
そして、トランジスタ２３−１のゲートを、バイアス抵抗６０を介して定電圧Ｖｒｅｇ側に接続し、トランジスタ２３−２のゲートをバイアス抵抗６２を介して基準電位Ｖｓｓ側へ接続している。
【００８１】
（第４の実施の形態）
図８には、本発明に係る発振回路の第５の実施の形態が示されている。なお前記各実施の形態と対応する部材には同一符号を付しその説明は省略する。
【００８２】
本実施の形態の発振回路においては、抵抗として機能する素子をＤＣカットコンデンサ２６と並列に接続することにより、電位安定化回路５０を形成することを特徴とする。ここでは、抵抗７４を、ＤＣカットコンデンサ２６と並列に接続する構成を採用している。
【００８３】
以上の構成を採用することにより、本実施の形態の発振回路は、前記各実施の形態と同様の作用効果を奏することができる。
【００８４】
ここにおいて、前記抵抗７４の抵抗値は、フィードバック抵抗２４の抵抗値より大きな値に設定することが好ましい。フィートバック抵抗２４は、通常１０〜１００ＭΩの範囲の値に設定されているため、ここでは、抵抗７４の抵抗値を、これより大きな１００ＭΩ以上の値に設定する。
【００８５】
（寄生容量を低減する実施の形態）
なお、前記各実施の形態では、入力端子Ｘｉｎ側の電位を安定化させることにより、光、湿度等のわずかなリーク等により発振周波数が変動することがなく、しかも水晶振動子の入力端子Ｘｉｎと電源間のリークによる発振停止が起こりにくい安定した動作を行う発振回路を実現するための構成を説明した。
【００８６】
次に、水晶振動子１０の入力端子Ｘｉｎ側に付加される寄生容量を削除または減らすことにより、光、湿度等のわずかなリークによる発振周波数の変化を抑制するための構成について説明する。
【００８７】
図９には、その一例が示されている。
【００８８】
本実施の形態の発振回路では、静電保護回路４０−１を構成する第１及び第２の保護回路４２、４４の寄生容量を減らすための構成が示されている。
【００８９】
第１の保護回路４２は、第１の半導体整流素子としてのダイオード４３を複数個直列に接続することにより各ダイオード４３−１〜４３−ｎの寄生容量Ｃｙ２〜Ｃｙ２ｎを直列に接続する構成とし、その寄生容量Ｃｙ２〜Ｃｙ２ｎの合計容量を小さくする。同様に第２の保護回路４４も、第２の半導体整流素子としてのダイオード４５を複数個直列に接続することにより各ダイオード４５−１〜４５−ｎの寄生容量Ｃｙ１〜Ｃｙ１ｎを直列に接続する構成とし、寄生容量Ｃｙ１〜Ｃｙ１ｎの合計容量を小さくする。
【００９０】
上記構成を採用することにより、入力端子Ｘｉｎに付加される寄生容量を減らすことができ、発振周波数ｆｓの変化をより小さくすることができる。
【００９１】
図１０、図１１には、入力端子Ｘｉｎに付加するＤＣカットコンデンサ２６の寄生容量Ｃｘを減らすことまたは削除することにより、発振周波数の変化をより小さなものとするための構成が示されている。
【００９２】
図１０に示す実施の形態において、ＤＣカットコンデンサ２６は、半導体基板８０の拡散領域８２上に、絶縁層であるＳｉＯ２層８４、電極層であるポリシリコン層８６を被覆して形成される。
【００９３】
そして、ＤＣカットコンデンサ２６の一方の電極である拡散領域８２を、インバータ２２の入力側に接続し、他方の電極であるポリシリコン層８６を信号路の入力端子Ｘｉｎ側に接続する構成を採用する。
【００９４】
以上の構成を採用することにより、ＤＣカットコンデンサ２６の寄生容量Ｃｘは、インバータ２６の入力側に形成されることになり、その分入力端子Ｘｉｎ側に付加された寄生容量を低減し、発振周波数の安定化を図ることが可能となる。
【００９５】
すなわち、図１０に示すように構成されたＤＣカットコンデンサ２６において、半導体基板は基準電位Ｖｓｓに接続されている。従って、拡散領域と基準電位Ｖｓｓとの間に寄生容量Ｃｘが生ずる。
【００９６】
従来の発振回路では、ＤＣカットコンデンサ２６の一方の電極である拡散領域８２を、信号路の入力端子Ｘｉｎ側に接続していたため、例えば図３〜図８等に示すように、ＤＣカットコンデンサ２６の寄生容量Ｃｘは入力端子Ｘｉｎ側に付加されることになる。
【００９７】
これに対し、本実施の形態では、ＤＣカットコンデンサ２６の一方の電極である拡散領域８２を、インバータ２２側と接続することにより、この寄生容量Ｃｘは入力端子Ｘｉｎ側ではなく、インバータ２２の入力側に付加されることになり、その分、入力端子Ｘｉｎ側に付加される寄生容量を低減し、より安定した発振周波数で動作する発振回路を実現することが可能となる。
【００９８】
図１１には、発振回路で用いられるＤＣカットコンデンサ２６の他の実施の形態が示されている。
【００９９】
本実施の形態のＤＣカットコンデンサ２６は、半導体基板８０上に、絶縁層であるＳｉＯ２層９０を被覆し、このＳｉＯ２層９０上に、電極層であるポリシリコン層９２、絶縁層であるＳｉＯ２層９４、電極層であるアルミ層９６を被覆して形成される。
【０１００】
このようにして形成されたＤＣカットコンデンサ２６では、一方の電極層として機能するポリシリコン層９２と、基準電位Ｖｓｓに接続された半導体基板８０との間に寄生容量Ｃｘが発生するが、この寄生容量Ｃｘは、図１０に示す寄生容量のように空乏層の量で容量が決まる寄生容量ではないため、電位変動による容量変化はない。
【０１０１】
従って、本実施の形態のＤＣカットコンデンサ２６は、水晶振動子１０の入力端子Ｘｉｎの電位が変動しても、その寄生容量が変化することはないため、この面からも発振周波数の変動をより低減することは可能となる。
【０１０２】
なお、前記各実施の形態に係る発振回路は、前述したように光、湿度等のわずかなリークにより発振周波数が変動することはなく、しかも入力端子Ｘｉｎと電源間のリークによる発振停止が起こりにくい安定した動作が担保された発振回路であるため、小型でしかも正確な発振周波数が要求される各種電子機器や、時計回路用の発振回路として好適なものとなる。すなわち、本実施の形態に係る発振回路を用いて、各種電子機器や、時計回路を構成することにより、小型で精度の高い電子機器及び時計回路を実現することができる。例えば、本実施の形態に係る発振回路と、前記発振回路の出力に基づいて制御される機能部を有する電子機器として形成してもよく、本実施の形態に係る発振回路と、前記発振回路の出力に基づいて時刻表示をなす時刻表示部を有する時計として形成してもよい。
【０１０３】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の要旨の範囲内で各種の変形実施が可能である。
【０１０４】
例えば、図４、図５に示す実施例においては、電位安定化回路５０として、抵抗として機能する素子を用いて分圧回路を構成し、この分圧回路の分圧出力を信号路の入力端子Ｘｉｎ側にバイアス電圧として印加し、入力端子電圧を安定させる構成のものを例にとり説明した。しかし、本発明はこれに限らず、図１２に示すように抵抗として機能する素子を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【０１０５】
例えば、図１２（Ａ）（Ｂ）に示すように、抵抗６０、６２のいずれか一方を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【０１０６】
また、図１２（Ｃ）に示すように、常時オンするようにそのゲートに電圧を印加する構成のトランジスタ６４、６６のいずれか一方を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【０１０７】
また、図１２（Ｄ）に示すように、常時オフするようにそのゲートに電圧を印加する構成のトランジスタ６４、６６のいずれか一方を用い、入力端子Ｘｉｎ側を定電圧Ｖｒｅｇ側及び基準電位Ｖｓｓ側の一方と接続し、入力端子Ｘｉｎの電位を安定化させる構成を採用してもよい。
【図面の簡単な説明】
【図１】ＤＣカットコンデンサを用いない従来の発振回路の説明図である。
【図２】ＤＣカットコンデンサを用いた従来の発振回路の説明図である。
【図３】本発明の第１の実施の形態の発振回路の説明図である。
【図４】本発明の第２の実施の形態の発振回路の説明図である。
【図５】図４に示す第２の実施の形態の発振回路の変形例であり、同図（Ａ）は、トランジスタのオン抵抗を利用した電位安定化回路を使用した発振回路、同図（Ｂ）は、トランジスタのオフ抵抗を利用した電位安定化回路を用いた発振回路、同図（Ｃ）、（Ｄ）は、トランジスタの飽和接続と定電流源を利用した電位安定化回路を使用した発振回路の説明図である。
【図６】本発明の第３の実施の形態の発振回路の説明図である。
【図７】図６に示す第３の実施の形態の発振回路の変形例の説明図である。
【図８】本発明の第４の実施の形態の発振回路の説明図である。
【図９】発振回路に用いられる静電保護回路の説明図である。
【図１０】発振回路に用いられるＤＣカットコンデンサの一例を示す説明図である。
【図１１】発振回路に用いられるＤＣカットコンデンサの他の一例を示す説明図である。
【図１２】図４、図５の実施の形態の変形例の説明図である。
【図１３】水晶振動子と発振回路主要部を構成するＣ−ＭＯＳ−ＩＣの配置の説明図である。
【符号の説明】
１０ 発振源としての水晶振動子、 ２０ 主要回路部分、 ２２ インバータ２４ フィードバック抵抗、 ２６ ＤＣカットコンデンサ、
４０−１、４０−２ 静電保護回路、 ４２ 第１の保護回路、
４４ 第２の保護回路、 ５０ 電位安定化回路、 ５２ 抵抗、
６０、６２ バイアス抵抗、
６４、６６ 抵抗として機能する素子としてのトランジスタ、
７４ 抵抗、 ８０ 半導体基板、 ８２ 拡散領域、 ８４ ＳｉＯ２層、
８６ ポリシリコン層、 ９０ ＳｉＯ２層、 ９２ ポリシリコン層、
９４ ＳｉＯ２層、 ９６ アルミ層
Claims (16)
- 発振源と、前記発振源と信号路を介して接続され発振駆動される主要回路部分とを有する発振回路において、
前記主要回路部分は、
前記発振源と信号路を介して接続されたインバータと、
前記インバータの出力側と入力側との間に接続されたフィードバック抵抗と、
前記信号路の入力端子と前記インバータの入力側との間の信号路を直流的に分離する素子と、
前記信号路の入力端子側と電位の安定した回路部分とを抵抗として機能する素子を介して接続する電位安定化回路と、
を含むことを特徴とする発振回路。 - 請求項１において、
前記電位の安定した回路部分は、
定電圧側、基準電位側、前記インバータの入力、出力側、前記発振源の出力側のいずれかであることを特徴とする発振回路。 - 請求項１において、
前記電位安定化回路は、
前記信号路の入力端子側と出力端子側とを抵抗として機能する素子を介して接続することを特徴とする発振回路。 - 請求項３において、
前記抵抗として機能する素子は、前記フィードバック抵抗との合成抵抗が１０〜１００ＭΩの範囲の値となるように設定されることを特徴とする発振回路。 - 請求項１において、
前記電位安定化回路は、
前記信号路の入力端子側に、抵抗として機能する素子を介してバイアス電圧を印加することを特徴とする発振回路。 - 請求項１において、
前記電位安定化回路は、
一端が前記インバータの出力側に接続された前記フィードバック抵抗の他端側を、前記インバータの入力側に代え、前記信号路の入力端子側と接続することにより形成されたことを特徴とする発振回路。 - 請求項６において、
前記インバータの入力側に、抵抗として機能する素子を介してバイアス電圧を印加することを特徴とする発振回路。 - 請求項１において、
前記電位安定化回路は、
前記信号路を直流的に分離する素子と並列に、抵抗として機能する素子を接続することにより形成されたことを特徴とする発振回路。 - 請求項８において、
前記抵抗として機能する素子は、前記フィードバック抵抗より大きな抵抗値に設定されることを特徴とする発振回路。 - 請求項１〜９のいずれかにおいて、
前記主要回路部分は半導体装置として形成され、前記発振源は前記主要回路部分の信号路の前記入力端子と出力端子にその両端が接続される振動子であることを特徴とする発振回路。 - 請求項１〜１０のいずれかにおいて、
前記抵抗として機能する素子は、ポリシリコンを用いて形成されたことを特徴とする発振回路。 - 請求項１〜１１のいずれかにおいて、
前記信号路を直流的に分離する素子は、半導体基板上に被覆した絶縁層上に、電極層、絶縁層、電極層を被覆して形成されたＤＣカットコンデンサであることを特徴とする発振回路。 - 請求項１〜１１のいずれかにおいて、
前記信号路を直流的に分離する素子は、半導体基板の拡散領域上に絶縁層、電極層を被覆して形成されたＤＣカットコンデンサであり、前記拡散領域を前記インバータの入力側、前記電極層を前記信号路の入力端子側に接続したことを特徴とする発振回路。 - 請求項１〜１１のいずれかにおいて、
前記信号路の入力端子側に静電保護回路を設け、
前記静電保護回路は、前記信号路と所定の定電圧側との間に接続され、信号路に侵入する第１の極性の静電圧を直列に接続された複数の第１の半導体整流素子を介して選択的に前記定電圧側へバイパスさせる第１の保護回路と、
前記信号路と基準電位側との間に接続され、信号路に侵入する第２の極性の静電圧を直列に接続された複数の第２の半導体整流素子を介して選択的に前記基準電位側へバイパスさせる第２の保護回路と、
を含むことを特徴とする発振回路。 - 請求項１〜１４のいずれかの発振回路と、前記発振回路の出力に基づいて制御される機能部を有することを特徴とする電子機器。
- 請求項１〜１４のいずれかの発振回路と、前記発振回路の出力に基づいて時刻表示をなす時刻表示部を有することを特徴とする時計。
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