JPH11261337A - 水晶発振回路および水晶発振用集積回路装置 - Google Patents
水晶発振回路および水晶発振用集積回路装置Info
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- JPH11261337A JPH11261337A JP10055011A JP5501198A JPH11261337A JP H11261337 A JPH11261337 A JP H11261337A JP 10055011 A JP10055011 A JP 10055011A JP 5501198 A JP5501198 A JP 5501198A JP H11261337 A JPH11261337 A JP H11261337A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
Abstract
(57)【要約】
【課題】 水晶発振回路において水晶振動子に流れる電
流の削減を行う。 【解決手段】 ＣＭＯＳインバータ２の出力端子と容量
素子Ｃｄと電源端子ＶＤＤとで形成される経路上のいず
れか、ＣＭＯＳインバータ２の入力端子と容量素子Ｃｇ
と電源端子ＶＤＤとで形成される経路上のいずれかにそ
れぞれ抵抗Ｒｄ、Ｒｇを設けて水晶振動子に流れる電流
を削減するものであり、特に抵抗Ｒｄ、Ｒｇの値の総和
を１０Ωから３２０Ωまでの範囲とすることにより、水
晶電流を少なくするとともに必要な負性抵抗が得られ
る。
流の削減を行う。 【解決手段】 ＣＭＯＳインバータ２の出力端子と容量
素子Ｃｄと電源端子ＶＤＤとで形成される経路上のいず
れか、ＣＭＯＳインバータ２の入力端子と容量素子Ｃｇ
と電源端子ＶＤＤとで形成される経路上のいずれかにそ
れぞれ抵抗Ｒｄ、Ｒｇを設けて水晶振動子に流れる電流
を削減するものであり、特に抵抗Ｒｄ、Ｒｇの値の総和
を１０Ωから３２０Ωまでの範囲とすることにより、水
晶電流を少なくするとともに必要な負性抵抗が得られ
る。
Description
【０００１】
【発明の技術分野】本発明の水晶発振回路および水晶発
振用集積回路装置に関するものである。
振用集積回路装置に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳ発振回路は、図１０に示
すように、水晶振動子Ｘ１をＣＭＯＳインバータＸ２の
入出力端子間に接続し、また、同入出力端子間に帰還抵
抗Ｘ３を接続し、さらに、これら入力端子、出力端子を
それぞれの容量素子Ｘ４、Ｘ５を介して電源ＶＳＳ（０
Ｖ）に接続したものであった。
すように、水晶振動子Ｘ１をＣＭＯＳインバータＸ２の
入出力端子間に接続し、また、同入出力端子間に帰還抵
抗Ｘ３を接続し、さらに、これら入力端子、出力端子を
それぞれの容量素子Ｘ４、Ｘ５を介して電源ＶＳＳ（０
Ｖ）に接続したものであった。
【０００３】現在このような発振回路では、動作周波数
の高速化および水晶発振モジュール全体の小型化の要求
から水晶振動子の小型化が進んでいる。しかしながら、
水晶振動子の小型化にともない水晶電流（発振時、水晶
に流れる電流）による問題が軽視できなくなっている。
例えば、過大な水晶電流による振幅の増大は周波数を不
安定にし、最悪の場合では水晶振動子を破壊に至らしめ
る。
の高速化および水晶発振モジュール全体の小型化の要求
から水晶振動子の小型化が進んでいる。しかしながら、
水晶振動子の小型化にともない水晶電流（発振時、水晶
に流れる電流）による問題が軽視できなくなっている。
例えば、過大な水晶電流による振幅の増大は周波数を不
安定にし、最悪の場合では水晶振動子を破壊に至らしめ
る。
【０００４】このような問題を解決する試みとして、本
願発明の出願人および発明者によってなされた先の特許
出願、特願平９−５７６５号（「水晶発振回路及び水晶
発振用集積回路装置」）がある。これは、例えば、図１
１に示すように、容量素子Ｘ４と電源端子ＶＤＤとの間
に抵抗Ｙ１を設け、容量素子Ｘ５と電源端子ＶＤＤとの
間に抵抗Ｙ２を設けることによって水晶電流を低減する
ものである。
願発明の出願人および発明者によってなされた先の特許
出願、特願平９−５７６５号（「水晶発振回路及び水晶
発振用集積回路装置」）がある。これは、例えば、図１
１に示すように、容量素子Ｘ４と電源端子ＶＤＤとの間
に抵抗Ｙ１を設け、容量素子Ｘ５と電源端子ＶＤＤとの
間に抵抗Ｙ２を設けることによって水晶電流を低減する
ものである。
【０００５】
【発明が解決しようとする課題】先の特許出願におい
て、負性抵抗と水晶電流との兼ね合いから抵抗Ｙ１、Ｙ
２の値を定めることが好ましい旨述べたが、具体的に最
適な範囲を定めることが望まれていた。
て、負性抵抗と水晶電流との兼ね合いから抵抗Ｙ１、Ｙ
２の値を定めることが好ましい旨述べたが、具体的に最
適な範囲を定めることが望まれていた。
【０００６】本発明は、先の特許出願の後のさらなる研
究により、上記最適範囲を得たものである。
究により、上記最適範囲を得たものである。
【０００７】
【課題を解決するための手段】本発明では、ＣＭＯＳイ
ンバータの入力端子と電源端子および／または出力端子
と電源端子との間に設けられる抵抗値の総和を１０Ωか
ら３２０Ωの範囲とする。
ンバータの入力端子と電源端子および／または出力端子
と電源端子との間に設けられる抵抗値の総和を１０Ωか
ら３２０Ωの範囲とする。
【０００８】
【発明の実施の形態】ＣＭＯＳインバータと、上記ＣＭ
ＯＳインバータの入出力端子間に接続された水晶振動子
と、上記ＣＭＯＳインバータの入出力端子間に接続され
た帰還抵抗と、上記ＣＭＯＳインバータの入力端子と上
記水晶振動子との第１の接続点と特定電位の電源端子と
の間に設けられる第１の容量素子と、上記ＣＭＯＳイン
バータの出力端子と上記水晶振動子との第２の接続点と
上記特定電位の電源端子との間に設けられる第２の容量
素子と、上記第１の接続点と第１の容量素子との間、上
記第２の接続点と第２の容量素子との間、上記第１の容
量素子と上記電源端子との間、上記第２の容量素子と上
記電源端子との間の内いずれか１箇所または複数箇所に
設けられた抵抗とを具備する水晶発振回路において、上
記抵抗の抵抗値の総和を１０Ωから３２０Ωまでの範囲
にあるものとする。
ＯＳインバータの入出力端子間に接続された水晶振動子
と、上記ＣＭＯＳインバータの入出力端子間に接続され
た帰還抵抗と、上記ＣＭＯＳインバータの入力端子と上
記水晶振動子との第１の接続点と特定電位の電源端子と
の間に設けられる第１の容量素子と、上記ＣＭＯＳイン
バータの出力端子と上記水晶振動子との第２の接続点と
上記特定電位の電源端子との間に設けられる第２の容量
素子と、上記第１の接続点と第１の容量素子との間、上
記第２の接続点と第２の容量素子との間、上記第１の容
量素子と上記電源端子との間、上記第２の容量素子と上
記電源端子との間の内いずれか１箇所または複数箇所に
設けられた抵抗とを具備する水晶発振回路において、上
記抵抗の抵抗値の総和を１０Ωから３２０Ωまでの範囲
にあるものとする。
【０００９】ＣＭＯＳインバータと、上記ＣＭＯＳイン
バータの入出力端子間に水晶振動子を接続するための端
子と、上記ＣＭＯＳインバータの入出力端子間に接続さ
れた帰還抵抗と、上記ＣＭＯＳインバータの入力端子と
上記水晶振動子との第１の接続点と特定電位の電源端子
との間に設けられる第１の容量素子と、上記ＣＭＯＳイ
ンバータの出力端子と上記水晶振動子との第２の接続点
と上記特定電位の電源端子との間に設けられる第２の容
量素子と、上記第１の接続点と第１の容量素子との間、
上記第２の接続点と第２の容量素子との間、上記第１の
容量素子と上記電源端子との間、上記第２の容量素子と
上記電源端子との間の内いずれか１箇所または複数箇所
に設けられた抵抗とを具備する水晶発振用集積回路装置
において、上記抵抗の抵抗値の総和を１０Ωから３２０
Ωまでの範囲にあるものとする。
バータの入出力端子間に水晶振動子を接続するための端
子と、上記ＣＭＯＳインバータの入出力端子間に接続さ
れた帰還抵抗と、上記ＣＭＯＳインバータの入力端子と
上記水晶振動子との第１の接続点と特定電位の電源端子
との間に設けられる第１の容量素子と、上記ＣＭＯＳイ
ンバータの出力端子と上記水晶振動子との第２の接続点
と上記特定電位の電源端子との間に設けられる第２の容
量素子と、上記第１の接続点と第１の容量素子との間、
上記第２の接続点と第２の容量素子との間、上記第１の
容量素子と上記電源端子との間、上記第２の容量素子と
上記電源端子との間の内いずれか１箇所または複数箇所
に設けられた抵抗とを具備する水晶発振用集積回路装置
において、上記抵抗の抵抗値の総和を１０Ωから３２０
Ωまでの範囲にあるものとする。
【００１０】
【実施例】次に本発明の一実施例の水晶発振回路につい
て説明する。図１は本例の構成を示す電気回路図であ
る。同図において１は水晶振動子、２はＣＭＯＳインバ
ータであり、水晶振動子１はＣＭＯＳインバータ２を集
積化した集積回路（図示せず。）に外付の形で、ＣＭＯ
Ｓインバータ２の入出力端子間に接続される。Ｒｆは帰
還抵抗であり、ＣＭＯＳインバータ２の入力端子、出力
端子間に接続される。Ｃｇ、Ｃｄは容量素子である。容
量素子Ｃｇ、ＣｄはそれぞれＣＭＯＳインバータ２の入
力端子、出力端子に接続される。Ｒｇ、Ｒｄは抵抗であ
り、抵抗Ｒｇは容量素子Ｃｇと電源端子ＶＤＤ（５.０
Ｖ）との間に接続され、抵抗Ｒｄは容量素子Ｃｄと電源
端子ＶＤＤ（５.０Ｖ）との間に接続される。ここで、
ＣＭＯＳインバータ２としてはＭｏ（モリブデン）ゲー
トを用いて有り、Ｐｏｌｙ−Ｓｉ（ポリシリコン）ゲー
トを用いたものに比べてゲート容量、抵抗は小さいもの
であり、ＣＭＯＳインバータ２には容量素子Ｃｇ、Ｃ
ｄ、抵抗Ｒｇ、Ｒｄによる純容量、純抵抗のみを接続し
てあると見なせる。
て説明する。図１は本例の構成を示す電気回路図であ
る。同図において１は水晶振動子、２はＣＭＯＳインバ
ータであり、水晶振動子１はＣＭＯＳインバータ２を集
積化した集積回路（図示せず。）に外付の形で、ＣＭＯ
Ｓインバータ２の入出力端子間に接続される。Ｒｆは帰
還抵抗であり、ＣＭＯＳインバータ２の入力端子、出力
端子間に接続される。Ｃｇ、Ｃｄは容量素子である。容
量素子Ｃｇ、ＣｄはそれぞれＣＭＯＳインバータ２の入
力端子、出力端子に接続される。Ｒｇ、Ｒｄは抵抗であ
り、抵抗Ｒｇは容量素子Ｃｇと電源端子ＶＤＤ（５.０
Ｖ）との間に接続され、抵抗Ｒｄは容量素子Ｃｄと電源
端子ＶＤＤ（５.０Ｖ）との間に接続される。ここで、
ＣＭＯＳインバータ２としてはＭｏ（モリブデン）ゲー
トを用いて有り、Ｐｏｌｙ−Ｓｉ（ポリシリコン）ゲー
トを用いたものに比べてゲート容量、抵抗は小さいもの
であり、ＣＭＯＳインバータ２には容量素子Ｃｇ、Ｃ
ｄ、抵抗Ｒｇ、Ｒｄによる純容量、純抵抗のみを接続し
てあると見なせる。
【００１１】次に、本例の水晶発振回路の特性について
述べる。
述べる。
【００１２】水晶振動子１については、基本周波数が７
０ＭＨｚと１００ＭＨｚのものであり、いずれも図２の
等価回路で示すことができる。同図において、７０ＭＨ
ｚ用のものでは容量Ｃａの値は約２.０７８６１ｆＦ、
容量Ｃｂの値は約６.３７６８７ｐＦ、抵抗Ｒの値は約
１３.９９７６Ω、インダクタＬの値は２.４８６９２ｍ
Ｈであるものとする。また、１００ＭＨｚ用のものでは
容量Ｃａの値は約６９１.６８８ａＦ、容量Ｃｂの値は
約５.００３３１ｐＦ、抵抗Ｒの値は約２０.８４１９
Ω、インダクタＬの値は３.６６２０３ｍＨのものとす
る。
０ＭＨｚと１００ＭＨｚのものであり、いずれも図２の
等価回路で示すことができる。同図において、７０ＭＨ
ｚ用のものでは容量Ｃａの値は約２.０７８６１ｆＦ、
容量Ｃｂの値は約６.３７６８７ｐＦ、抵抗Ｒの値は約
１３.９９７６Ω、インダクタＬの値は２.４８６９２ｍ
Ｈであるものとする。また、１００ＭＨｚ用のものでは
容量Ｃａの値は約６９１.６８８ａＦ、容量Ｃｂの値は
約５.００３３１ｐＦ、抵抗Ｒの値は約２０.８４１９
Ω、インダクタＬの値は３.６６２０３ｍＨのものとす
る。
【００１３】図３に、抵抗Ｒｇ、Ｒｄの抵抗値および容
量素子Ｃｇ、Ｃｄの容量値をそれぞれ異ならしめた水晶
発振用集積回路のサンプル１０１〜１１０について水晶
電流、負性抵抗を測定した結果を示す。ここで、ＣＭＯ
Ｓインバータ２を構成するＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタとしてはそれぞれの
ゲート幅が１３７６μｍ、５００.８μｍのものを用い
てある。また、抵抗Ｒｇ、Ｒｄは何れもＴＦＲ（Ｔｈｉ
ｎ Ｆｉｌｍ Ｒｅｓｉｓｔｏｒ）を用いてある。容量素
子Ｃｇ、Ｃｄとしては、一方の極がＰｏｌｙ−Ｓｉ、他
方の極がＭｏからなるものを用いてある。
量素子Ｃｇ、Ｃｄの容量値をそれぞれ異ならしめた水晶
発振用集積回路のサンプル１０１〜１１０について水晶
電流、負性抵抗を測定した結果を示す。ここで、ＣＭＯ
Ｓインバータ２を構成するＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタとしてはそれぞれの
ゲート幅が１３７６μｍ、５００.８μｍのものを用い
てある。また、抵抗Ｒｇ、Ｒｄは何れもＴＦＲ（Ｔｈｉ
ｎ Ｆｉｌｍ Ｒｅｓｉｓｔｏｒ）を用いてある。容量素
子Ｃｇ、Ｃｄとしては、一方の極がＰｏｌｙ−Ｓｉ、他
方の極がＭｏからなるものを用いてある。
【００１４】サンプル１０１〜１０６では、抵抗Ｒｇ、
Ｒｄの抵抗値Ｒｇ、Ｒｄを同じ値で変えたものであり、
また、容量素子Ｃｇ、Ｃｄについてはそれぞれ８ｐＦ、
１６ｐＦのものを共通して用いており、また、図３には
特に示していないが、帰還抵抗Ｒｆの値は総て２.７ｋ
Ωとしてある。また、抵抗Ｒｇのみを設け、その値をそ
れぞれ２０Ω、６０Ωとしたサンプル１０７、１０８、
抵抗Ｒｄのみを設け、その値をそれぞれ２０Ω、６０Ω
としたサンプル１０９、１１０についても、水晶電流、
負性抵抗を測定して示してある。
Ｒｄの抵抗値Ｒｇ、Ｒｄを同じ値で変えたものであり、
また、容量素子Ｃｇ、Ｃｄについてはそれぞれ８ｐＦ、
１６ｐＦのものを共通して用いており、また、図３には
特に示していないが、帰還抵抗Ｒｆの値は総て２.７ｋ
Ωとしてある。また、抵抗Ｒｇのみを設け、その値をそ
れぞれ２０Ω、６０Ωとしたサンプル１０７、１０８、
抵抗Ｒｄのみを設け、その値をそれぞれ２０Ω、６０Ω
としたサンプル１０９、１１０についても、水晶電流、
負性抵抗を測定して示してある。
【００１５】さて、図３の測定結果において、サンプル
１０１〜１１０についての抵抗Ｒｇ、Ｒｄの抵抗値を総
和した値を便宜上Ｒｇ＋Ｒｄとし、水晶電流をＸ’ｔａ
ｌとして具体的な値を示してあり、これより、値Ｒｇ＋
Ｒｄと水晶電流Ｘ’ｔａｌの関係は図４に示すようにな
る。同図において、線Ｌ１、Ｌ２はそれぞれサンプル１
０１〜１１０を７０ＭＨｚ、１００ＭＨｚにて発振させ
て測定された水晶電流から得られたものである。同図か
ら分かるように、抵抗Ｒｇ、Ｒｄの何れを設けるかに限
らず、抵抗Ｒｇ、Ｒｄの抵抗値を総和した値Ｒｇ＋Ｒｄ
と水晶電流Ｘ’ｔａｌとの関係は、線Ｌ１、Ｌ２に従
い、値Ｒｇ＋Ｒｄが大きくなるほど、水晶電流Ｘ’ｔａ
ｌは減少する。また、発振周波数が高くなるに従い水晶
電流Ｘ’ｔａｌは増加する。また、線Ｌ３、Ｌ４はそれ
ぞれ従来の水晶発振用集積回路のサンプルＮＧを７０Ｍ
Ｈｚ、１００ＭＨｚで発振させた場合の水晶電流を示し
ている。図示しないがサンプルＮＧについては、抵抗Ｒ
ｇ、Ｒｄを備えず、ＣＭＯＳインバータを構成するＰチ
ャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジ
スタについてはそれぞれ、ゲート幅が１８００μｍ、９
００μｍのものを用いてある。また、容量素子Ｃｇ、Ｃ
ｄに対応する容量素子の値はともに１０ｐＦであり、一
方の極がＡｌ、他方の極がＭｏからなるものを用いてあ
る。サンプルＮＧは、水晶振動子を破壊しないで駆動で
きるほぼ最大の水晶電流を示すものの一例である。但
し、１００ＭＨｚで発振させた際のサンプルＮＧの水晶
電流は、水晶振動子の破壊に対して若干のマージンをも
っていることが確認されている。実験的に確かめたとこ
ろ、水晶振動子の破壊頻度は水晶電流が３０ｍＡ以上か
ら高くなる。このことから、値Ｒｇ＋Ｒｄは１０Ω以上
とすることが好ましいことが確認された。また、水晶振
動子の破壊に対して上記マージンをもたせるとすれば、
サンプルＮＧの水晶電流程度であれば良く、値Ｒｇ＋Ｒ
ｄは４０Ω以上とすることが好ましい。
１０１〜１１０についての抵抗Ｒｇ、Ｒｄの抵抗値を総
和した値を便宜上Ｒｇ＋Ｒｄとし、水晶電流をＸ’ｔａ
ｌとして具体的な値を示してあり、これより、値Ｒｇ＋
Ｒｄと水晶電流Ｘ’ｔａｌの関係は図４に示すようにな
る。同図において、線Ｌ１、Ｌ２はそれぞれサンプル１
０１〜１１０を７０ＭＨｚ、１００ＭＨｚにて発振させ
て測定された水晶電流から得られたものである。同図か
ら分かるように、抵抗Ｒｇ、Ｒｄの何れを設けるかに限
らず、抵抗Ｒｇ、Ｒｄの抵抗値を総和した値Ｒｇ＋Ｒｄ
と水晶電流Ｘ’ｔａｌとの関係は、線Ｌ１、Ｌ２に従
い、値Ｒｇ＋Ｒｄが大きくなるほど、水晶電流Ｘ’ｔａ
ｌは減少する。また、発振周波数が高くなるに従い水晶
電流Ｘ’ｔａｌは増加する。また、線Ｌ３、Ｌ４はそれ
ぞれ従来の水晶発振用集積回路のサンプルＮＧを７０Ｍ
Ｈｚ、１００ＭＨｚで発振させた場合の水晶電流を示し
ている。図示しないがサンプルＮＧについては、抵抗Ｒ
ｇ、Ｒｄを備えず、ＣＭＯＳインバータを構成するＰチ
ャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジ
スタについてはそれぞれ、ゲート幅が１８００μｍ、９
００μｍのものを用いてある。また、容量素子Ｃｇ、Ｃ
ｄに対応する容量素子の値はともに１０ｐＦであり、一
方の極がＡｌ、他方の極がＭｏからなるものを用いてあ
る。サンプルＮＧは、水晶振動子を破壊しないで駆動で
きるほぼ最大の水晶電流を示すものの一例である。但
し、１００ＭＨｚで発振させた際のサンプルＮＧの水晶
電流は、水晶振動子の破壊に対して若干のマージンをも
っていることが確認されている。実験的に確かめたとこ
ろ、水晶振動子の破壊頻度は水晶電流が３０ｍＡ以上か
ら高くなる。このことから、値Ｒｇ＋Ｒｄは１０Ω以上
とすることが好ましいことが確認された。また、水晶振
動子の破壊に対して上記マージンをもたせるとすれば、
サンプルＮＧの水晶電流程度であれば良く、値Ｒｇ＋Ｒ
ｄは４０Ω以上とすることが好ましい。
【００１６】また、負性抵抗を便宜上ＲＬとして図３に
示してあり、これより、サンプル１０１〜１１０につい
て値Ｒｇ＋Ｒｄと負性抵抗ＲＬとの関係は図５に示すよ
うになる。同図において線Ｌ５、Ｌ６はそれぞれサンプ
ル１０１〜１１０を７０ＭＨｚ、１００ＭＨｚにて発振
させて測定された負性抵抗ＲＬから得られたものであ
る。同図から分かるように、抵抗Ｒｇ、Ｒｄの何れを設
けるかに限らず、抵抗Ｒｇ、Ｒｄの抵抗値を総和した値
Ｒｇ＋Ｒｄと負性抵抗ＲＬとの関係は線Ｌ５、Ｌ６に従
う。すなわち、Ｒｇ＋Ｒｄの値が小さいほど負性抵抗Ｒ
Ｌを大きくできる（なお、図５においては−ＲＬを示し
てあり、グラフの読みで言えば値Ｒｇ＋Ｒｄが小さいほ
ど−ＲＬの値は小さくなる。）。なお、発振起動性、発
振安定性の面から負性抵抗ＲＬはある程度大きくする必
要がある。例えば、線Ｌ７、Ｌ８はそれぞれサンプルＮ
Ｇの７０ＭＨｚ、１００ＭＨｚで発振させた場合の−Ｒ
Ｌを示してある。サンプルＮＧは、発振起動性、発振安
定性に問題を及ぼし兼ねない最低限の負性抵抗を示すも
のである。すなわち、これより負性抵抗ＲＬの値が小さ
ければ、具体的には−ＲＬの値が−２００Ωより大きけ
れば、発振起動性、発振安定性が悪くなる。また、線Ｌ
９、Ｌ１０はそれぞれ、従来の水晶発振用集積回路のサ
ンプルＭＤを７０ＭＨｚ、１００ＭＨｚで発振させた場
合の−ＲＬを示している。サンプルＭＤについても、抵
抗Ｒｇ、Ｒｄを備えず、ＣＭＯＳインバータを構成する
ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラ
ンジスタとしてそれぞれ、ゲート幅が１６２０μｍ、５
４０μｍのものを用いてある。また、容量素子Ｃｇ、Ｃ
ｄに対応する容量素子の値はそれぞれ８ｐＦ、１０ｐＦ
であり、これらは一方の極がＡｌ、他方の極がＭｏから
なるものを用いてある。サンプルＭＤは適当な負性抵抗
を示すものの一例である。
示してあり、これより、サンプル１０１〜１１０につい
て値Ｒｇ＋Ｒｄと負性抵抗ＲＬとの関係は図５に示すよ
うになる。同図において線Ｌ５、Ｌ６はそれぞれサンプ
ル１０１〜１１０を７０ＭＨｚ、１００ＭＨｚにて発振
させて測定された負性抵抗ＲＬから得られたものであ
る。同図から分かるように、抵抗Ｒｇ、Ｒｄの何れを設
けるかに限らず、抵抗Ｒｇ、Ｒｄの抵抗値を総和した値
Ｒｇ＋Ｒｄと負性抵抗ＲＬとの関係は線Ｌ５、Ｌ６に従
う。すなわち、Ｒｇ＋Ｒｄの値が小さいほど負性抵抗Ｒ
Ｌを大きくできる（なお、図５においては−ＲＬを示し
てあり、グラフの読みで言えば値Ｒｇ＋Ｒｄが小さいほ
ど−ＲＬの値は小さくなる。）。なお、発振起動性、発
振安定性の面から負性抵抗ＲＬはある程度大きくする必
要がある。例えば、線Ｌ７、Ｌ８はそれぞれサンプルＮ
Ｇの７０ＭＨｚ、１００ＭＨｚで発振させた場合の−Ｒ
Ｌを示してある。サンプルＮＧは、発振起動性、発振安
定性に問題を及ぼし兼ねない最低限の負性抵抗を示すも
のである。すなわち、これより負性抵抗ＲＬの値が小さ
ければ、具体的には−ＲＬの値が−２００Ωより大きけ
れば、発振起動性、発振安定性が悪くなる。また、線Ｌ
９、Ｌ１０はそれぞれ、従来の水晶発振用集積回路のサ
ンプルＭＤを７０ＭＨｚ、１００ＭＨｚで発振させた場
合の−ＲＬを示している。サンプルＭＤについても、抵
抗Ｒｇ、Ｒｄを備えず、ＣＭＯＳインバータを構成する
ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラ
ンジスタとしてそれぞれ、ゲート幅が１６２０μｍ、５
４０μｍのものを用いてある。また、容量素子Ｃｇ、Ｃ
ｄに対応する容量素子の値はそれぞれ８ｐＦ、１０ｐＦ
であり、これらは一方の極がＡｌ、他方の極がＭｏから
なるものを用いてある。サンプルＭＤは適当な負性抵抗
を示すものの一例である。
【００１７】図５から、線Ｌ６と線Ｌ８との交わるあた
りの３２０Ωを値Ｒｇ＋Ｒｄの上限とすれば最低限必要
な負性抵抗が得られることが分かる。すなわち、値Ｒｇ
＋Ｒｄの上限は３２０Ωであることが好ましい。
りの３２０Ωを値Ｒｇ＋Ｒｄの上限とすれば最低限必要
な負性抵抗が得られることが分かる。すなわち、値Ｒｇ
＋Ｒｄの上限は３２０Ωであることが好ましい。
【００１８】また、図５から分かるとおり、値Ｒｇ＋Ｒ
ｄを、線Ｌ６と線Ｌ８との交わるあたりの３２０Ω以下
とすれば、上述したように１００ＭＨｚで発振させる際
に最低限必要な負性抵抗が得られる。同様に値Ｒｇ＋Ｒ
ｄが、線Ｌ５と線Ｌ７との交わるあたりの２６０Ω以下
では、７０ＭＨｚで発振させる際に最低限必要な負性抵
抗が得られ、線Ｌ６と線Ｌ１０の交わるあたりの１７０
Ω以下では１００ＭＨｚで発振させる際に十分な負性抵
抗が得られ、線Ｌ５と線Ｌ９の交わるあたりの１４０Ω
以下では７０ＭＨｚで発振させる際に十分な負性抵抗が
得られる。特に、これら４つの条件をバランスさせる場
合、値Ｒｇ＋Ｒｄの上限は２２０Ωとすることが好まし
い。また、発振周波数が上がるにつれて必要とされる負
性抵抗ＲＬの値は小さくなることから、上記のように値
Ｒｇ＋Ｒｄの上限を定めれば、１００ＭＨｚ以上の発振
周波数にも十分対応できる。
ｄを、線Ｌ６と線Ｌ８との交わるあたりの３２０Ω以下
とすれば、上述したように１００ＭＨｚで発振させる際
に最低限必要な負性抵抗が得られる。同様に値Ｒｇ＋Ｒ
ｄが、線Ｌ５と線Ｌ７との交わるあたりの２６０Ω以下
では、７０ＭＨｚで発振させる際に最低限必要な負性抵
抗が得られ、線Ｌ６と線Ｌ１０の交わるあたりの１７０
Ω以下では１００ＭＨｚで発振させる際に十分な負性抵
抗が得られ、線Ｌ５と線Ｌ９の交わるあたりの１４０Ω
以下では７０ＭＨｚで発振させる際に十分な負性抵抗が
得られる。特に、これら４つの条件をバランスさせる場
合、値Ｒｇ＋Ｒｄの上限は２２０Ωとすることが好まし
い。また、発振周波数が上がるにつれて必要とされる負
性抵抗ＲＬの値は小さくなることから、上記のように値
Ｒｇ＋Ｒｄの上限を定めれば、１００ＭＨｚ以上の発振
周波数にも十分対応できる。
【００１９】以上の結果から、抵抗Ｒｇ、Ｒｄの抵抗値
を総和した値Ｒｇ＋Ｒｄを１０Ω〜３２０Ωとすること
により、水晶電流を少なくするとともに必要な負性抵抗
を得られることが分かる。特に値Ｒｇ＋Ｒｄを４０Ω〜
２２０Ωとすることにより、水晶電流を水晶振動子の破
壊に対して十分なマージンを有するものとすることがで
き、しかも、高い発振起動性、発振安定性を実現するの
に十分な負性抵抗が得られる。
を総和した値Ｒｇ＋Ｒｄを１０Ω〜３２０Ωとすること
により、水晶電流を少なくするとともに必要な負性抵抗
を得られることが分かる。特に値Ｒｇ＋Ｒｄを４０Ω〜
２２０Ωとすることにより、水晶電流を水晶振動子の破
壊に対して十分なマージンを有するものとすることがで
き、しかも、高い発振起動性、発振安定性を実現するの
に十分な負性抵抗が得られる。
【００２０】上記一実施例では、抵抗Ｒｇ、Ｒｄとして
ＴＦＲを用いたものについて述べたが、本発明はこれに
限るものではなく、Ｐｏｌｙ−Ｓｉにて形成された抵抗
に対しても適用できる。これについて他の実施例として
述べる。本例では、上記一実施例の抵抗Ｒｇ、ＲｄをＰ
ｏｌｙ−Ｓｉ抵抗に置き換え、その他の条件を同じくし
てある。上記一実施例と同様の測定を行った結果を図６
に示す。図６に測定結果を示したサンプル２０１〜２１
０は、サンプル１０１〜１１０に対応するものであり、
これらについても、抵抗Ｒｇ、Ｒｄの抵抗値を総和した
値Ｒｇ＋Ｒｄと水晶電流Ｘ’ｔａｌとの関係を図７に示
し、値Ｒｇ＋Ｒｄと負性抵抗ＲＬとの関係を図８に示し
てある。なお、便宜上図７および図８において図４およ
び図５に示した線に対応する線については同じ符号にて
示してある。図７および図８から分かるように、Ｐｏｌ
ｙ−Ｓｉにて形成された抵抗を用いた場合も、抵抗とし
てＴＦＲを用いたものとほぼ同じ特性を示す。このこと
から、値Ｒｇ＋Ｒｄの範囲を上記一実施例のように設定
することにより、同様の効果が得られる。
ＴＦＲを用いたものについて述べたが、本発明はこれに
限るものではなく、Ｐｏｌｙ−Ｓｉにて形成された抵抗
に対しても適用できる。これについて他の実施例として
述べる。本例では、上記一実施例の抵抗Ｒｇ、ＲｄをＰ
ｏｌｙ−Ｓｉ抵抗に置き換え、その他の条件を同じくし
てある。上記一実施例と同様の測定を行った結果を図６
に示す。図６に測定結果を示したサンプル２０１〜２１
０は、サンプル１０１〜１１０に対応するものであり、
これらについても、抵抗Ｒｇ、Ｒｄの抵抗値を総和した
値Ｒｇ＋Ｒｄと水晶電流Ｘ’ｔａｌとの関係を図７に示
し、値Ｒｇ＋Ｒｄと負性抵抗ＲＬとの関係を図８に示し
てある。なお、便宜上図７および図８において図４およ
び図５に示した線に対応する線については同じ符号にて
示してある。図７および図８から分かるように、Ｐｏｌ
ｙ−Ｓｉにて形成された抵抗を用いた場合も、抵抗とし
てＴＦＲを用いたものとほぼ同じ特性を示す。このこと
から、値Ｒｇ＋Ｒｄの範囲を上記一実施例のように設定
することにより、同様の効果が得られる。
【００２１】なお、抵抗としてＴＦＲを用いた場合と、
Ｐｏｌｙ−Ｓｉを用いた場合とを比較するとＴＦＲを用
いたものの方が抵抗値の温度変動が少ない点などから、
ＴＦＲを用いることが好ましい。
Ｐｏｌｙ−Ｓｉを用いた場合とを比較するとＴＦＲを用
いたものの方が抵抗値の温度変動が少ない点などから、
ＴＦＲを用いることが好ましい。
【００２２】なお、容量素子Ｃｇ、Ｃｄの値については
先の特許出願にて述べたように、８ｐＦ〜２０ｐＦとす
ることが好ましい。帰還抵抗Ｒｆについては１ｋΩ〜５
ｋΩの範囲で設定可能である。
先の特許出願にて述べたように、８ｐＦ〜２０ｐＦとす
ることが好ましい。帰還抵抗Ｒｆについては１ｋΩ〜５
ｋΩの範囲で設定可能である。
【００２３】また、上記各実施例によれば、抵抗Ｒｇ、
Ｒｄを容量素子Ｃｇ、Ｃｄと電源端子ＶＤＤとの間に設
けることとしたが、先の特許出願にて述べたとおり、図
９に示すように抵抗Ｒｇ、Ｒｄをそれぞれ容量素子Ｃｇ
とＣＭＯＳインバータ２の入力端子と水晶振動子１との
接続点との間、容量素子ＣｄとＣＭＯＳインバータ２の
出力端子と水晶振動子１との接続点との間に設けても水
晶電流を少なくすることができ、このような場合におい
ても、値Ｒｇ＋Ｒｄの範囲を上記一実施例のように設定
することにより、同様の効果が得られる。
Ｒｄを容量素子Ｃｇ、Ｃｄと電源端子ＶＤＤとの間に設
けることとしたが、先の特許出願にて述べたとおり、図
９に示すように抵抗Ｒｇ、Ｒｄをそれぞれ容量素子Ｃｇ
とＣＭＯＳインバータ２の入力端子と水晶振動子１との
接続点との間、容量素子ＣｄとＣＭＯＳインバータ２の
出力端子と水晶振動子１との接続点との間に設けても水
晶電流を少なくすることができ、このような場合におい
ても、値Ｒｇ＋Ｒｄの範囲を上記一実施例のように設定
することにより、同様の効果が得られる。
【００２４】
【発明の効果】本発明によれば、ＣＭＯＳインバータの
入力端子と電源端子および／または出力端子と電源端子
との間に設けられる抵抗値の総和を１０Ωから３２０Ω
までの範囲とすることにより、水晶電流を少なくすると
ともに必要な負性抵抗が得られる。
入力端子と電源端子および／または出力端子と電源端子
との間に設けられる抵抗値の総和を１０Ωから３２０Ω
までの範囲とすることにより、水晶電流を少なくすると
ともに必要な負性抵抗が得られる。
【図１】本発明の一実施例の水晶発振回路の構成を説明
する説明図。
する説明図。
【図２】図１の要部を説明するための説明図。
【図３】一実施例の水晶発振回路の特性を説明するため
の説明図。
の説明図。
【図４】一実施例の水晶発振回路の特性を説明するため
の説明図。
の説明図。
【図５】一実施例の水晶発振回路の特性を説明するため
の説明図。
の説明図。
【図６】他の実施例の水晶発振回路の特性を説明するた
めの説明図。
めの説明図。
【図７】他の実施例の水晶発振回路の特性を説明するた
めの説明図。
めの説明図。
【図８】他の実施例の水晶発振回路の特性を説明するた
めの説明図。
めの説明図。
【図９】さらなる他の実施例の水晶発振回路の構成を説
明するための説明図。
明するための説明図。
【図１０】従来の水晶発振回路の構成を説明する説明
図。
図。
【図１１】従来の水晶発振回路の構成を説明する説明
図。
図。
１ 水晶振動子 ２ ＣＭＯＳインバータ Ｃｇ、Ｃｄ 第１、第２の容量素子 Ｒｇ、Ｒｄ 抵抗
Claims (2)
- 【請求項１】 ＣＭＯＳインバータと、 上記ＣＭＯＳインバータの入出力端子間に接続された水
晶振動子と、 上記ＣＭＯＳインバータの入出力端子間に接続された帰
還抵抗と、 上記ＣＭＯＳインバータの入力端子と上記水晶振動子と
の第１の接続点と特定電位の電源端子との間に設けられ
る第１の容量素子と、 上記ＣＭＯＳインバータの出力端子と上記水晶振動子と
の第２の接続点と上記特定電位の電源端子との間に設け
られる第２の容量素子と、 上記第１の接続点と第１の容量素子との間、上記第２の
接続点と第２の容量素子との間、上記第１の容量素子と
上記電源端子との間、上記第２の容量素子と上記電源端
子との間の内いずれか１箇所または複数箇所に設けられ
た抵抗とを具備し、 上記抵抗の抵抗値の総和が１０Ωから３２０Ωまでの範
囲にあることを特徴とする水晶発振回路。 - 【請求項２】 ＣＭＯＳインバータと、 上記ＣＭＯＳインバータの入出力端子間に水晶振動子を
接続するための端子と、 上記ＣＭＯＳインバータの入出力端子間に接続された帰
還抵抗と、 上記ＣＭＯＳインバータの入力端子と上記水晶振動子と
の第１の接続点と特定電位の電源端子との間に設けられ
る第１の容量素子と、 上記ＣＭＯＳインバータの出力端子と上記水晶振動子と
の第２の接続点と上記特定電位の電源端子との間に設け
られる第２の容量素子と、 上記第１の接続点と第１の容量素子との間、上記第２の
接続点と第２の容量素子との間、上記第１の容量素子と
上記電源端子との間、上記第２の容量素子と上記電源端
子との間の内いずれか１箇所または複数箇所に設けられ
た抵抗とを具備し、 上記抵抗の抵抗値の総和が１０Ωから３２０Ωまでの範
囲にあることを特徴とする水晶発振用集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05501198A JP3337970B2 (ja) | 1998-03-06 | 1998-03-06 | 水晶発振回路および水晶発振用集積回路装置 |
| TW088100033A TW474061B (en) | 1998-03-06 | 1999-01-04 | Quartz oscillation circuit and quartz oscillation integrated circuit device |
| US09/263,295 US6346862B2 (en) | 1998-03-06 | 1999-03-05 | Quartz oscillation circuit and quartz oscillation integrated circuit device |
| KR1019990007273A KR100296840B1 (ko) | 1998-03-06 | 1999-03-05 | 수정 발진 회로 및 수정 발진용 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05501198A JP3337970B2 (ja) | 1998-03-06 | 1998-03-06 | 水晶発振回路および水晶発振用集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261337A true JPH11261337A (ja) | 1999-09-24 |
| JP3337970B2 JP3337970B2 (ja) | 2002-10-28 |
Family
ID=12986730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05501198A Expired - Fee Related JP3337970B2 (ja) | 1998-03-06 | 1998-03-06 | 水晶発振回路および水晶発振用集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6346862B2 (ja) |
| JP (1) | JP3337970B2 (ja) |
| KR (1) | KR100296840B1 (ja) |
| TW (1) | TW474061B (ja) |
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|---|---|---|---|---|
| JP2007266911A (ja) | 2006-03-28 | 2007-10-11 | Epson Toyocom Corp | 発振回路 |
| JP4421582B2 (ja) * | 2006-08-15 | 2010-02-24 | 株式会社東芝 | パターン形成方法 |
| CN103018561A (zh) * | 2012-11-30 | 2013-04-03 | 上海斐讯数据通信技术有限公司 | 一种芯片负性阻抗的检测电路和方法 |
| JP6106018B2 (ja) * | 2013-04-24 | 2017-03-29 | ルネサスエレクトロニクス株式会社 | 半導体装置、発振回路及び信号処理システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896122A (en) | 1989-07-14 | 1990-01-23 | Motorola, Inc. | Multiple bandwidth crystal controlled oscillator |
| JP3421747B2 (ja) * | 1995-02-15 | 2003-06-30 | セイコーエプソン株式会社 | 圧電発振器及び電圧制御発振器 |
-
1998
- 1998-03-06 JP JP05501198A patent/JP3337970B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-04 TW TW088100033A patent/TW474061B/zh not_active IP Right Cessation
- 1999-03-05 KR KR1019990007273A patent/KR100296840B1/ko not_active IP Right Cessation
- 1999-03-05 US US09/263,295 patent/US6346862B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100296840B1 (ko) | 2001-07-12 |
| TW474061B (en) | 2002-01-21 |
| KR19990077625A (ko) | 1999-10-25 |
| US20010038319A1 (en) | 2001-11-08 |
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| JP3337970B2 (ja) | 2002-10-28 |
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