CN1091974C - 升压脉冲产生电路 - Google Patents

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Abstract

1.一种升压脉冲产生电路，包括：一个连接在第一电位结点和第二电位结点之间的、接受输入信号的第一反相电路；一个通过一个连接成二极管的MOS晶体管连接在该第一电位结点和该第二电位结点之间的、连接到一个输入端和一个输出端的第二反相电路；一个连接在该第一反相电路的一个输出端和该二极管与第二反相电路的一个连接结点之间的电容器；其特征在于：将所述MOS晶体管的一个背栅极连接到其栅极上。

Description

升压脉冲产生电路
本发明涉及一种半导体集成电路，更详细地说，涉及一种利用连接成二极管的MOS晶体管的阈值电压来设计升压脉冲产生电路的半导体集成电路。
近来，在诸如笔记本型个人计算机、蜂窝电话、个人手持电话等便携设备的广泛和迅速的普及的背景下，对低功耗型的半导体集成电路的需求日益增加。作为一种最常用的得到低功耗的方法是使半导体集成电路在低压电源下工作。但用低压电源来驱动半导体集成电路时会产生下述缺点：由MOS晶体管的阈值电压引起的电压降对电源电位的比值较大，故利用由MOS晶体管的阈值电压引起的电压降来进行电位调节是困难的，这一点严重地影响电路的设计。
图7是例如在日本实用型专利出版物61-166627中描述的一种通常的升压脉冲产生电路的电路图。
在图7中，将参考电位结点1连接到接地电位Vss，将参考电位结点3连接到电源电位Vcc。输出结点8是一个用于产生升压脉冲OUT的端子，输入结点14是一个用于接受图8(a)中示出的从高电平变化到低电平的输入信号的端子。在电源电位结点3和接地电位结点1之间连接一个包括P沟MOS晶体管17和N沟MOS晶体管18的反相电路2。将该反相器2的输入端13连接到输入结点14，将反相器2的输出端4通过一个电容器6连接到一个结点7。在电源电位结点3和该结点7之间连接一个二极管，在结点7和接地电位结点1之间连接另一个包括P沟MOS晶体管19和N沟MOS晶体管20的反相电路16。将该反相器16的输入端连接到输入结点14，将该反相器16的输出端连接到输出结点8。
以下参照图8的定时图来描述通常的升压脉冲产生电路工作的情况。当输入信号IN是高电平时，P MOS晶体管被17关断和N MOS晶体管18被接通，反相器2的输出是低电平。同样，由于P MOS晶体管19被关断和N MOS晶体管20被接通，将反相器16的输出保持在低电平。此时，从电源电位Vcc通过二极管5和晶体管18对电容器6充电，因而结点4的电压电位是零，结点7的电压电位V7是以下等式中示出的电压。V7＝Vcc-Vf＝Vcc-0.7其次，当输入信号IN从高电平变到低电平时，晶体管17被接通，晶体管18被关断，结点4的电压升到Vcc。其结果是结点7的电压电位V7如下述等式那样升高。
V7＝Vcc-Vf+Vcc＝2Vcc-Vf
同时，由于输入信号IN的变化，晶体管被19接通，晶体管20被关断，故结点7的电压转移到输出端8。因此，结点8的电压电位用下述等式来表示。
V8＝V7＝2Vcc-Vf
一般而言，把完成这样一种操作的电路称为升压脉冲产生电路。但是，当使用诸如1.5至2.0V的低压电源时，由于MOS晶体管的阈值电压1Vth1通常是0.7V左右，故MOS晶体管的电压降占据电源电压中一个很大的百分比，这就导致了低效率。
因而，在如以上所描述的通常的升压脉冲产生电路中，存在MOS晶体管的阈值电压1Vth1对于电源电压Vcc所占的百分比较大的问题，这个问题在使用低压电源进行工作时尤其严重，因此升压脉冲产生电路的性能很差。
本发明是为了解决上面讨论的问题而进行的，本发明的一个目的是提供一种关于具有良好性能的升压脉冲产生电路。电源电压、特别是用在低压电源工作中。
本发明的另一个目的是提供一种能迅速地产生预定电位的升压脉冲产生电路。
本发明的又一个目的是提供一种能增加由其驱动的电路中的工作容限的升压脉冲产生电路。
按照本发明的总的方面，一升压脉冲产生电路包括：一个连接在第一电位结点和第二电位结点之间的、接受一个输入信号的第一反相电路；通过一个连接成二极管的MOS晶体管连接在该第一电位结点和第二电位结点之间的并连接到一个输入端和一个输出端的第二反相电路；一个连接在第一反相电路的一个输出端和该二极管与第二反相电路的一个连接结点之间的电容器；其特征在于：将所述MOS晶体管的一个背栅极连接到其栅极上。
图1是应用本发明的DRAM的一个框图。
图2是示出按照本发明的、MOS晶体管的阈值电压关于背栅极和源极间的电压的特性的一个图。
图3是示出按照本发明的一个实施例的一种升压脉冲产生电路的一个电路图。
图4是示出按照本发明的VBB产生电路的工作的一个定时图。
图5是示出按照本发明的升压脉冲产生电路的一个修正例的一个电路图。
图6是示出按照本发明的升压脉冲产生电路的工作的一个定时图。
图7是示出按照现有技术的一种升压脉冲产生电路的一个电路图。
图8是示出按照现有技术的升压脉冲产生电路的一个定时图。
图1示出应用本发明的DRAM(动态随机存取存储器)的框图，其中包括：一个内电位产生电路组200；一个POR(电源接通复位)电路210和一个存储器单元阵列101，该阵列由排列成多行和多列的多个存储器单元组成。/RAS(行地址选通脉冲)缓冲器110接受一个从外部施加的外部/RAS信号并输出/RAS信号至一个地址缓冲器130；/CAS(列地址选通脉冲)缓冲器120接受一个从外部施加的外部/CAS信号并输出/CAS信号至该地址缓冲器130。该地址缓冲器130接受一个外部地址信号ext Ai(i＝0，1，2，…)和该/RAS信号，锁住外部地址信号ext Ai，并对内部电路输出行地址信号RAi和/RAi。再者，该地址缓冲器130接受外部地址信号ext Ai(i＝0，1，2，…)和该/CAS信号，锁住外部地址信号ext Ai，并对内部电路输出列地址信号CAi和/CAi。
行译码器140从该地址缓冲器130接受行地址信号RAi和/RAi并选择相应的字线；列译码器150从该地址缓冲器130接受CAi和/CAi信号并选择相应的读出放大器和I/O电路170，其中将从一条位线上读出的一个存储器单元101的电位进行放大和将从该位线上读出的该存储器单元101的数据进行转移。数字160表示一个用于对被行译码器140选出的该字线的电位进行升压的字驱动器；数字180表示一个接受从外部施加的一个写启动信号ext/WE和一个输出启动信号ext/OE并输出一个用于控制内部电路的读和写的信号WO的写和读控制电路；以及190表示一个I/O缓冲器，该缓冲器从写和读控制电路180接受信号WO，在写的情况下通过一条数据线将从外部施加的数据ext Din转移到读出放大器和I/O电路170，在读出的情况下通过该读出放大器、I/O电路170和该数据线将从存储器单元读出的数据输出到I/O引出脚作为数据ext Dout。
图3是示出本发明的一个优选实施例的升压脉冲产生电路194的简图，图4是示出其工作的定时图。在图3中，该升压脉冲产生电路与图7中示出的通常的升压脉冲产生电路在下述方面有区别：将二极管替换为一个连接成二极管的MOS晶体管15，在MOS晶体管中，背栅极连接到栅极上。该MOS晶体管可以是N沟MOS晶体管或是P沟MOS晶体管。
在图3中，接地点可称为第一电位结点，电源接点3可称为第二电位结点。反相电路2可称为第一反相电路，反相电路16可称为第二反相电路。
以下参照图2描述将背栅极连接到栅极的MOS晶体管的阈值电压。图2是简要地示出MOS晶体管的阈值电压关于该MOS晶体管的背栅极和源极之同的电位差的变动关系的图，电位差用下面的表达式(1)来示出。
Vth＝V0+K〔(2φF+VBS)1/2-(2φF)1/2〕       (1)
其中：VBS表示背栅极电压(基于源极电压)，K表示体效应常数，φF表示表面电位，V0表示VBS＝0V时的阈值电压。
在图2的图中，(d)表示MOS晶体管的背栅极与栅极之间的电位差VBS等于该MOS晶体管的阈值电压Vth的一个点。如从图2中可明显看出的那样，作为VBS＝Vth的结果，可将其阈值电压从通常的VBS＝-1.5V的情况下的0.7V减少到0.25V，该值比VBS＝0的情况下的MOS晶体管的阈值电压0.35V小0.1V，这是因为VBS变成等于Vth。可通过在MOS晶体管中连接背栅极和栅极来得到VBS＝Vth。在以下的描述中，为了区别起见，|Vtho|表示在连接背栅极和栅极时的MOS晶体管阈值电压的绝对值，而|Vth|表示VBSO＝-1.5V的通常的阈值电压。
现在参照图4的定时图来描述图3中示出的升压脉冲产生电路的工作情况。在图4中，(a)表示在输入信号IN的电位中的变动，(b)表示在结点7的电位中的变动，(c)表示在图3中示出的升压脉冲产生电路的输出结点8的升压输出OUT中的变动。
首先，当输入信号IN从Vss电平上升到Vcc电平时，反相电路2和1b的工作情况与通常的升压脉冲产生电路中的反相电路的工作情况相同，但由于阈值电压值中的差别，结点7和输出结点8的电压电位分别与通常的升压脉冲产生电路中的相应的电压电位不同，这就是说，导致产生具有大的电压幅度的升压脉冲。
图5示出图1中指出的输入/输出缓冲器190的详细的电路图，其中引入一个升压脉冲产生电路。图6是示出该电路的工作情况的定时图。在图5中，该输入/输出缓冲器190由一个输出缓冲器196和一个输入缓冲器197组成，该输出缓冲器196根据从存储器单元阵列101的一个存储器单元读出的读出数据将输出数据传送到数据输入/输出结点N4，然后输入到输入结点190C，输入缓冲器197根据输入到数据输入/输出结点N4的输入数据将要写入存储器单元阵列101的存储器单元的写入数据传送到结点190C。
该输出缓冲器196包括一个连接在电源电位结点190a和数据输入/输出结点N4之间的N沟MOS晶体管195n1和另一个连接在数据输入/输出结点N4和接地电位结点190b之间的N沟MOS晶体管195n2。该输出缓冲器196还包括数据输出控制电路191、192和一个升压脉冲产生电路194。在该数据输出控制电路191中，根据从存储器单元阵列中的存储器单元读出的读出数据和来自写/读控制电路180的一个写/读控制信号WO，当写/读控制信号WO是在示出读的H电平上时，如读出数据是1，即二进制电平的H电平，则N沟MOS晶体管195n2变成非导电状态，而如读出数据是在二进制电平的剩下的L电平上，则N沟MOS晶体管195n2变成导电状态。另一方面，当写/读控制信号WO是在示出写的L电平上时，不管读出数据如何，N沟MOS晶体管195n2处于非导电状态。所提到的数据输出电路191包括一个逻辑电路191a。
在该数据输出控制电路192中，响应从存储器阵列中的存储器单元读出的读出数据和来自写/读控制电路180的写/读控制信号WO，当该写/读控制信号WO是在示出读的H电平上时，将数据输出控制信号输出到一个结点N1这样如果该读出数据是在二进制电平的L电平上的话该N沟MOS晶体管195n2处于非导电状态，同时数据输出控制信号输出到该结点N1这样如果该读出数据是在二进制电平的剩下的H电平上的话该N沟MOS晶体管195n2处于导电状态。另一方面，当该写/读控制信号WO是在示出写的L电平上时，将数据输出控制信号输出到结点N1使得不管读出数据如何，该N沟道MOS晶体管195n2处于非导电状态。所提到的数据输出电路192包括一个用于根据写/读控制信号WO和读出数据将数据输出控制信号输出到结点N1的逻辑电路192a。
再者，升压信号产生电路194接受来自数据输出控制电路192的数据输出控制信号，其中当数据输出控制信号命令N沟道MOS晶体管195n1处于导电态时，N沟MOS晶体管195n1的栅电位被升到高于加到电源电位结点190a上的电源电位Vcc，N沟MOS晶体管195n1连接到该电源电位结点190a上，因此N沟MOS晶体管195n1处于导电状态；当数据输出控制信号命令N沟MOS晶体管195n1处于非导电状态时，将N沟MOS晶体管195n1的栅电位降低到接地电位Vss，因此N沟MOS晶体管195n1处于非导电状态。
升压信号产生电路194包括：一个反相电路192b；一个N沟MOS晶体管194n2；一个升压电容器194c；一个P沟MOS晶体管194p1和一个N沟MOS晶体管194n1。所述的反相电路192b由一个用于对从数据输出控制电路192输出的数据输出控制信号进行反相的反相器192ba和一个延迟电路192bb组成。所述的N沟MOS晶体管194n2在电源电位结点190a和升压结点194q之间连接成二极管，使其从电源电位结点190a至升压结点194q配置成正向，并且其中将栅极连接到背栅极。在所述的升压电容器194c中，将一个电极连接到升压结点194q，当从数据输出控制电路192输出的数据输出控制信号命令N沟MOS晶体管195n1处于导电状态时，一个从反相电路192b输出到结点N2的数据输出控制信号的反相和延迟信号由于电容耦合使升压结点194q的电位升压。将所述的P沟MOS晶体管194p1连接在该升压结点194q和N沟MOS晶体管195n1的栅极之间，当从数据输出控制电路192输出到结点N1的数据输出控制信号命令N沟MOS晶体管195n1处于导电状态时，该P沟MOS晶体管194p1处于开路状态，而当从数据输出控制电路192输出到结点N1的数据输出控制信号命令N沟MOS晶体管195n1处于非导电状态时，该P沟MOS晶体管194p1处于非导电状态。将所述的N沟MOS晶体管194n1连接在N沟MOS晶体管195n1的栅极和接地电位结点190b之间，当从数据输出控制电路192输出到结点N1的数据输出控制信号命令N沟MOS晶体管195n1处于导电状态时，该N沟MOS晶体管194n1处于闭路状态，而当从数据输出控制电路192输出到结点N1的数据输出控制信号命令N沟MOS晶体管195n1处于非导电状态时，该N沟MOS晶体管194n1处于导电状态。
在图5中，接地点190b可称为第一电位结点，电源接点190a可称为第二电位结点。反相电路192b可称为第一反相电路，晶体管194p1和194n1构成的电路可称为第二反相电路。
以下参照图6的定时图描述图5中示出的升压脉冲产生电路的工作情况。在图6中，(a)示出当出现在输入结点190c中的读出数据是处于H电平时电位N190c的变动；(b)示出写/读控制信号WO的电位变动；(c)示出数据输出电路192的输出结点N1中的电位变动；(d)示出升压脉冲产生电路194的输出结点N3中的电位变动；(e)示出升压结点194q中的电位N194q的变动；以及(f)示出数据输入/输出结点N4中的电位变动。
该升压脉冲产生电路正好在来自结点N4的读出数据是处在二进制电平的一个N电平时显示出一个优点。当从存储器单元阵列101的存储器单元读出的读出数据是处在如图6(a)中示出的二进制电平的一个H电平以及来自写/读控制电路180的写/读控制信号WO是处在如图6中示出的显示读的H电平时，来自数据输出控制电路192的结点N1的电位从H电平降到L电平。其结果是N沟MOS晶体管195n1的栅极的结点N3的电位此刻上升到结点194q的电位电平，即，升到Vcc-|Vtho|。
因此，N沟MOS晶体管195n1处于导电状态，而且如图6(f)所示，因为结点N3的电位电平是Vcc-|Vtho|，故结点N4的电平正从一种高阻抗状态升到H电平的电位电平被限制在Vcc-|Vtho|-|Vth|。其后，当结点N1中的电位变动被反相电路192b反相并被延迟和传送到结点N3时，如图6(e)中所示由于电容器194c的电容耦合，将结点194q的电位从预充电电位Vcc-|Vtho|进一步升压。然后将该升压电位通过图6(d)中示出的P沟MOS晶体管194p1传送到结点N3，并且随着结点N3上的电位的上升，输出结点N4的电位如图6(f)中所示上升到Vcc。如果不设置升压脉冲产生电路194的话，则如图6(f)中的虚线所示，该电位上升被限制于Vcc-|Vtho|-|Vth|。
在上述配置的升压脉冲产生电路中，可对于电源电位进行有效的升压。使用一个连接成二极管以便从电源电位结点190a至第一连接结点194q配置成正向的、其中将背栅极连接到栅极的P沟MOS晶体管来代替所述的升压脉冲产生电路中的N沟MOS晶体管194n2也是较为理想的。
已对本发明就某些实施例进行了描述。对本领域的专业人员来说将会想到在本发明的精神的范围内的各种修正和附加。因此，本发明的范围只由下述的权利要求来限定。

Claims (3)

1.一种升压脉冲产生电路，包括：
一个接受输入信号的输入端；
一个连接在第一电位结点和第二电位结点之间的、接受所述输入信号的第一反相电路；
一个通过一个连接成二极管的MOS晶体管连接在所述第一电位结点和所述第二电位结点之间的、并连接到所述输入端和一个输出端的第二反相电路；
一个连接在所述第一反相电路的一个输出端和所述二极管与第二反相电路的一个连接结点之间的电容器；其特征在于：
将所述MOS晶体管的一个背栅极连接到其栅极上。
2.权利要求1中所述的升压脉冲产生电路，其特征在于：所述MOS晶体管是P沟MOS晶体管。
3.权利要求1中所述的升压脉冲产生电路，其特征在于：所述MOS晶体管是N沟MOS晶体管。
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