CN114067880A - 半导体器件 - Google Patents

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CN114067880A
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石井雄一郎
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Abstract

本公开涉及半导体器件。提供了包括SRAM的半导体器件，该SRAM能够感测不满足期望特性的有缺陷的存储器单元。该半导体器件包括存储器单元、位线对以及用于从位线对中指定位线的指定电路，该位线对被耦合到存储器单元，并且在读取模式下根据存储器单元的数据使电压向电源电压和地电压改变。在该半导体器件中，布线电容被耦合到由指定电路指定的位线，并且指定位线的电压在测试模式下被设置为电源电压与地电压之间的电压。

Description

半导体器件
相关申请的交叉引用
于2020年7月30日提交的日本专利申请号2020-128971的公开内容，包括说明书、附图和摘要，通过整体引用并入本文。
背景技术
本发明涉及一种半导体器件，并且具体地涉及一种包括静态随机存取存储器的半导体器件。
下面列出了所公开的技术。
[专利文献1]日本未审查专利申请公开号H3-154289。
作为半导体器件，专利文献1公开了一种半导体存储器设备。专利文献1公开了一种能够测试存储器单元的操作裕度的半导体存储器设备。更准确地，专利文献1公开了一种技术：通过耦合固定电容或者通过测试来检测具有小操作裕度等的存储器单元，其中在测试模式下在读取时预先累积电荷以使其能力根据电荷再分布来检测在位线之间出现的电位差。
发明内容
在SRAM中，为了从存储器单元读取数据，例如，在初始状态下，对与存储器单元耦合的位线对(成对的位线)执行预充电。当存储器单元被选择时，根据存储器单元中存储的数据，读取电流在存储器单元中流动，然后位线对中的一个位线的电位可以降低。此时，另一位线被视为参考位线，并且该一个位线与参考位线之间的电位差被放大，以读取所选择的存储器单元的数据。
为了检测具有小操作裕度的存储器单元(换言之，不满足期望特性的存储器单元)，根据专利文献1公开的技术，将用于测试的固定电容耦合到参考位线。以这种方式，在用于测试的固定电容与参考位线的电容之间进行电荷再分布，使得能够降低参考位线的电位。结果，通过所选择的存储器单元，降低了在位线之一的电位降低时的位线对的位线之间的电位差，从而可能使从所选择的存储器单元读取数据的能力降低。在不满足期望特性的存储器单元中，由于选择时的读取电流变小，所以例如位线对的位线之间的电位差达到预定值的时间段变长，使得可以检测具有小操作裕度的存储器。
以这种方式，根据本发明的发明人的研究，在将专利文献1中公开的技术转用于SRAM的情况下，也能够检测具有小操作裕度的存储器单元。
然而，根据本发明的发明人的研究，在专利文献1中公开的技术中，例如，在通过使用例如编译SRAM技术而配置的SRAM(编译SRAM)中存在问题。
换言之，在根据专利文献1的技术中，由于将固定电容耦合到位线，因此它在DRAM等中是有效的，因为可以使通过电荷再分布而降低的位线的电位近似恒定，只要位线的长度总是恒定的。
相反，在编译SRAM技术中，例如，位线或/和字线的长度是可变的。因此，当将相同的固定电容耦合在位线长度不同的多个SRAM之间时，例如，在一些SRAM中，固定电容中可能会积累过多的电荷，而相反地，可能不会积累期望的电荷量。结果，可以想到，根据电荷再分布，位线的电位大大降低并且相反没有降低期望的量。以这种方式，例如，即使存储器单元满足期望特性，也有可能检测出它是具有小操作裕度的存储器单元。
下面描述根据实施例的半导体器件。
该半导体器件包括存储器单元、位线对，以及用于从位线对中指定位线的指定电路，该位线对在读取模式下根据存储器单元的数据，使电压向第一电压和不同于第一电压的第二电压改变。这里，在测试模式下，电容元件耦合到由指定电路指定的位线，以将指定位线的电压设置为第一电压与第二电压之间的电位。
根据本说明书和附图中的描述，其他问题和新颖特征将变得清楚。
根据实施例，可以提供一种包括SRAM的半导体器件，该SRAM能够检测不具有期望特性的有缺陷的存储器单元。
附图说明
图1是示出根据第一实施例的半导体器件的配置的框图；
图2是示出根据第一实施例的SRAM的规格的示例的图；
图3是示出根据第一实施例的SRAM的配置的框图；
图4是示出根据第一实施例的单元存储器阵列、单元列选择电路和单元IO控制电路的配置的电路图；
图5是示出第一实施例的中间电位生成电路的操作的图；
图6是示出根据第一实施例的控制电路的配置的图；
图7是示出根据第一实施例的控制电路的配置的图；
图8是示出根据第一实施例的列选择电路的配置的图；
图9是示出根据第一实施例的SRAM的操作的波形图；
图10是示出根据第一实施例的SRAM的操作的波形图；
图11是示出根据第一实施例的SRAM的操作的波形图；
图12是示出根据第一实施例的存储器单元的配置的电路图；
图13是示出存储器单元在测试模式下的操作的波形图；
图14是示出根据第一实施例的DFT控制块的操作的波形图；
图15是示出根据第二实施例的单元存储器阵列、单元列选择电路和单元IO控制电路的配置的电路图；以及
图16是示出第二实施例的中间电位生成电路的操作的图。
具体实施方式
下文中，将参考附图描述本发明的各个实施例。注意，本公开仅是一个示例，并且当然可以包括在保持本领域技术人员可以容易想到的本发明的范围的同时根据需要进行的任何修改。另外，为了使描述更清楚，虽然可以在附图中相对于实际实施例示意性地描述宽度、数目、形状等，但这仅是一个示例，而不限制本发明的解释。
另外，在本说明书和相应附图中，与上述附图中描述的相同的组成用相同的附图标记表示并且其详细说明可以适当省略。
下文中，将描述例示具有多个SRAM的半导体器件的实施例。这里，多个SRAM是根据编译SRAM技术而配置的。
第一实施例
半导体器件的配置
图1是示出根据第一实施例的半导体器件的配置的框图。在图1中，数字“1”表示半导体器件。尽管没有特别限制，但是根据已知的半导体器件制造技术在一个半导体芯片中形成多个电路块以构成半导体器件1。虽然在图1中在半导体器件1中形成有多个电路块，但是为了不使附图复杂化，仅示出了描述所需要的一些电路块。
在图1中，作为被包括在半导体器件1中的电路块，示出了处理器(CPU)块2、图像处理块3、外部接口(I/F)块4、系统控制块5和测试(DFT：测试设计)控制块(DFT控制电路)6。
CPU块2包括CPU核2C以及SRAM 2S1和2S2。CPU核2C在执行例如程序时，使用SRAM2S1作为主(L1)高速缓存并且使用SRAM 2S2作为辅(L2)高速缓存。用作主高速缓存的SRAM2S1是高速SRAM，尽管其存储容量很小。相反，用作辅高速缓存的SRAM 2S2是具有中等存储容量的中速SRAM。即，与SRAM 2S1相比，SRAM 2S2具有较大存储容量和较慢速度。
图像处理块3是用于执行图像处理的功能块，并且包括在处理时使用的SRAM 3S1。以与图像处理块3相同的方式，用于控制系统的系统控制块5也包括在处理时使用的SRAM4S1和SRAM 5S1，该系统由提供半导体器件1的外部和内部与半导体器件1之间的接口的外部接口(I/O)块，以及半导体器件1组成。
DFT控制块6是通过测试促进技术而配置的测试控制块。DFT控制块6在测试SRAM2S1至5S1时输出用于测试的信号和数据，SRAM 2S1至5S1将在下文中参考附图描述。
SRAM 2S1至5S1是编译SRAM。即，SRAM 2S1至5S1被配置为最适合于由相应电路块(CPU块2、图像处理块3、外部I/F块4和系统控制块5)根据编译SRAM技术而执行的处理。尽管没有限制，但在图2中示出了SRAM 2S1至5S1的规格的一个示例。当说明编译存储器的配置时，惯用地，“字”表示耦合到一个IO的存储器单元的数目，“位”表示IO的数目，并且cpb表示耦合到一个IO的位线对的数目。字线的数目由“字”除以cpb确定，位线对的数目由“位”和cpb相乘确定。如图2所示，例如，SRAM 2S1被配置为512字×64位，操作速度为1GHz，并且SRAM 2S2被配置为4096字×32位，操作速度为500MHz。
SRAM 2S1至5S1中的每个包括由布置在每一行的多个字线和布置在每一列的多个位线对构成的存储器阵列。为了下文中参考附图进行描述，例示了SRAM 2S1和2S2来概括存储器阵列的示例。SRAM 2S1由具有512个存储器单元的64个IO电路构成，存储器阵列具有128个字线和256对位线对，并且每个位线对与128个存储器单元耦合。与此不同，SRAM 2S2由32个IO电路构成，包括4096个存储器单元，存储器阵列包括512个字线和256个位线对，并且每个位线对与512个存储器单元耦合。由于所耦合的存储器单元的数目不同，所以在SRAM2S1和SRAM 2S2中的位线对的长度和字线的长度不同。以这种方式，通过使用编译SRAM技术，安装了满足待使用部分的需要的SRAM。
SRAM的配置
接下来，将参考附图描述SRAM 2S1至5S1的配置。从以上描述可以理解，虽然在SRAM 2S1至5S1中位线对和字线的长度不同，但是在SRAM 2S1至5S1中它们的基本配置采用相同方式。因此，在下文中，将描述SRAM中的一个(例如，SRAM 2S1)作为示例。
图3是示出根据第一实施例的SRAM的配置的框图。
SRAM包括存储器阵列10、行选择电路11、控制电路12、列选择电路13和输入/输出(IO)控制电路14。图3示出了多个输入数据项或多个输出数据项基本同时地输入到半导体器件1(图1)中的其他电路块且从其中输出。
从形成在半导体器件1(图1)中的其他电路块向SRAM提供有时钟信号CLK、地址信号AD[3:0]、使能信号CEN、写入使能信号WEN和测试使能信号TE。时钟信号CLK为同步时钟，并且SRAM与时钟信号CLK同步地进行操作。此外，SRAM通过使能信号CEN被设置为使能状态，并且当SRAM通过写入使能信号WEN被设置为写入模式时，从其他电路块提供输入数据D[0]至D[2]用以执行写入。另一方面，当SRAM通过写入使能信号WEN被设置为读取模式时，数据从SRAM被读取并且作为输出数据Q[0]至Q[2]被提供给其他电路块。
控制电路12被提供有时钟信号CLK、地址信号AD[3:0]、使能信号CEN、写入使能信号WEN和测试使能信号TE，并且控制电路12基于这些信号形成多个信号。注意，地址信号AD中的符号[3:0]表明地址信号AD由四位(地址信号AD[0]至AD[3])构成。
在由控制电路12形成的信号中，列地址信号RA[0]至RA[3]以及控制信号RGA[0]和RGA[1]被提供给列选择电路11。此外，由控制信号12形成的列地址信号CA[0]至CA[1]被提供给列选择电路13。此外，写入控制信号WTE、读取控制信号RDE、感测放大器控制电路信号SAE、升压控制信号BOOST和偏置模式控制信号BIASMODE由控制电路12形成并且被提供给IO控制电路14。控制电路12的配置的一个示例将在后面参考附图进行详细描述，并且因此详细描述在这里省略。
列选择电路11耦合到布置在存储器阵列10中的字线WL[0]至WL[7]。尽管将参考附图描述列选择电路11的示例，但是列选择电路11基于列地址信号RA[0]至RA[3]和控制信号RGA[0]至RGA[1]，从布置在存储器阵列10中的字线WL[0]至WL[7]中选择由地址信号RA[0]至RA[3]指定的字线。
列选择电路13耦合到布置在存储器阵列10中的多个位线，并且选择由列地址信号CA[0]至CA[1]指定的位线对。
由列选择电路13选择的位线对耦合到IO控制电路14。IO控制电路14被提供有写入控制信号WTE、读取控制信号RDE、感测放大器控制电路信号SAE、升压控制信号BOOST和偏置模式控制信号BIASMODE，并且IO控制电路14输入输入数据D[0]至D[2]并且输出输出数据Q[0]至Q[2]。
存储器阵列10包括以矩阵布置的多个存储器单元MC、布置在矩阵的每一行中的多个字线WL[0]至WL[7]、以及布置在矩阵的每一列中的多个位线对BL[0]、/BL[0]至BL[1]、/BL[1]。
存储器单元MC包括以交叉连接方式耦合以构成锁存电路的两个反相器、以及传输晶体管NTT1和NTT2，传输晶体管NTT1和NTT2耦合在输入/输出单元与锁存电路的数据输入/输出端子/ni、ni之间。在第一实施例中，使用场效应晶体管(MOSFET)作为晶体管。传输晶体管NTT1和NTT2的栅极电极耦合到布置在设置有存储器单元的行中的字线，并且存储器单元的数据输入/输出端子/ni和ni耦合到布置在设置有存储器单元的列中的位线对。
在第一实施例中，布线对TL和/TL布置在存储器阵列10中。布线对TL和/TL与位线对BL和/BL平行布置，并且沿与存储器阵列10中的位线对BL和/BL相同的方向延伸。另外，布线对TL和/TL的长度与位线对BL和/BL的长度基本相同。此外，布线对TL和/TL的一个端子部分耦合到IO控制电路14。在第一实施例中，布线对TL和/TL经由绝缘体形成在半导体芯片上，并且绝缘体也经由布线TL和布线/TL被提供，使得布线(另一布线)TL和布线(布线之一)电分离。尽管没有特别限制，但是布线对TL和/TL由经由绝缘体形成在半导体芯片上的金属布线构成。
在第一实施例中，存储器阵列10、列选择电路13和IO控制电路14由与输入数据和输出数据相对应的多个单元存储器阵列、多个单元列选择电路和多个单元IO控制电路构成。在图3所示的示例中，存储器阵列10由三个单元存储器阵列10[0]至10[2]构成，列选择电路13由三个单元选择电路13[0]至13[2]构成，并且IO控制电路14由三个单元IO控制电路14[0]至14[2]构成。此外，前述布线对TL和/TL布置在每个单元存储器阵列中，并且耦合到对应单元IO控制电路。
由于单元存储器阵列、单元列选择电路和单元IO控制电路中的每个的配置彼此相同，因此以下将描述与输入数据D[0]和输出数据Q[0]相对应的单元存储器阵列10[0]、单元列选择电路13[0]和单元IO控制电路14[0]作为代表性元件。
电路配置
接下来，将参考附图描述单元存储器阵列10[0]、单元列选择电路13[0]和单元IO控制电路14[0]的配置。图4是示出根据第一实施例的单元存储器阵列、单元列选择电路和单元IO控制电路的配置的电路图。
单元存储器阵列和单元列选择电路
在图3中，WL[0]至WL[7]被示出为字线。相反，一个字线WL[n]在图4中作为代表示出。另外，虽然存储器单元MC内部的锁存电路在图3中以交叉连接反相器来说明，但在图4中示出了构成反相器的P沟道型MOSFET(下文中称为P型FET)MP1和MP2、以及N沟道型MOSFET(下文中称为N型FET)MN1和MN2。换言之，通过将P型FET MP1(MP2)和N型FET MN1(MN2)串联耦合在电源电压(第一电压)Vdd与地电压(第二电压)Vss之间，来构成反相器。
为了选择存储器单元MC，字线WL[n]处于高电平(电源电压Vdd)，而为了取消选择存储器单元MC，字线WL[n]处于低电平(地电压Vss)。以相同方式，为了选择位线对，列地址信号CA[0]或CA[1]为高电平，为了取消选择位线对，列地址信号CA[0]或/和CA[1]处于低电平。
预充电电路PCH1耦合到位线对BL[0]和/BL[0]中处于互补关系的位线。在图4中，预充电电路PCH1包括耦合在位线对BL[0]和/BL[0]之间的P型FET MP3和MP4、以及耦合在位线对BL[0]和/BL[0]的位线之间的P型FET MP5。在根据第一实施例的SRAM中，当位线对被取消选择时，位线对被预充电。
当位线对BL[0]和/BL[0]被取消选择时，列地址信号CA[0]处于低电平。因此，P型FET MP3和MP4处于导通状态，使得位线对BL[0]和/BL[0]被预充电到电源电压Vdd。另外，此时，位线BL[0]和位线/BL[0]被P型FET MP5短路，使得位线对BL[0]和/BL[0]的位线之间的电位差减少。注意，在图4中，虽然预充电电路PCH1被示出为布置在单元存储器阵列10[0]中，但不限于这种方式并且预充电电路PCH1可以布置在单元选择电路[0]中。
单元列选择电路13[0]包括在多个位线对之间共用的公共位线对CBL和/CBL、耦合在位线对BL[0]和/BL[0]与位线对BL[1]和/BL[1]之间的N型FET MN3和MN4以及P型FET MP6和MP7、以及反相器IV1。为了例示位线对BL[0]和/BL[0]，N型FET MN3和P型FET MP6的源极-漏极路径串联耦合在位线/BL[0]与公共位线CBL之间。以相同方式，N型FET MN4和P型FETMP7的源极-漏极路径串联耦合在位线BL[0]与公共位线CBL之间。为了选择位线对BL[0]和/BL[0]，通过将列地址信号CA[0]设置为高电平，N型FET MN3和MN4以及P型FET MP6和MP7处于导通状态，使得位线对BL[0]和/BL[0]与公共位线对CBL[0]和/CBL[0]电耦合。注意，当位线对BL[0]和/BL[0]被取消选择时，N型FET MN3和MN4以及P型FET MP6和MP7处于截止状态，使得位线对BL[0]和/BL[0]与公共位线对CBL[0]和/CBL[0]电分离。
单元IO控制电路
单元IO控制电路13[0]包括预充电电路PCH2、感测放大器SA、写入电路WCK和中间电位生成电路IVG1。
由P型FET MP12至MP14构成的预充电电路PCH2耦合在公共位线对CBL和/CBL与电源电压Vdd之间。这里，P型FET MP12和MP13耦合在电源电压Vdd与公共位线对/CBL和CBL之间，并且P型FET MP14耦合在公共位线对/CBL和CBL的位线之间。P型FET MP12至MP14由OR电路LG3的输出控制。OR电路LG3被提供有写入控制信号WTE、感测放大器控制信号SAE和读取控制信号RDE。以这种方式，在以下模式下，，P型FET MP12至MP14处于截止状态：用于从所选择的存储器单元读取数据的读取模式、用于将数据写入所选择的存储器单元的写入模式，以及用于执行存储器单元的测试的测试模式。在其他情况下，P型FET MP12至MP14处于导通状态，其中公共位线对/CBL和CBL被预充电到电源电压Vdd并且位线对的位线之间的电位差同时减少。
感测放大器SA包括P型FET MP15和MP16、N型FET MN9至MN11、锁存电路LTH、和反相器IV8。反相器SIV1由P型FET MP15和N型FET MN9构成，并且反相器SIV2由P型FET MP16和N型FET MN10构成。反相器SIV1和SIV2以交叉连接方式耦合。换言之，反相器SIV1的输入耦合到反相器SIV2的输出，并且反相器SIV2的输入耦合到反相器SIV1的输出。
此外，反相器SIV1的输入耦合到公共位线CBL，并且SIV2的输入耦合到公共位线/CBL。此外，P型FET MP15和MP16的源极耦合到电源电压Vdd，并且N型FET MN9和MN10的源极经由由感测放大器控制信号SAE控制的N型FET MN11耦合到地电压Vss。锁存电路LTH耦合到公共位线CBL并且由感测放大器控制信号SAE控制。此外，锁存电路LTH的输出经由反相器IV8被输出作为输出数据Q[0]。
通过将感测放大器控制信号SAE设置为高电平，交叉连接的反相器SIV1和SIV2操作为放大公共位线对CBL和/CBL的位线之间的电位差。锁存电路LTH将公共位线CBL的放大后的电压锁存为逻辑值。以这种方式，由锁存电路LTH锁存的逻辑值被反相器IV8逻辑反相并且输出作为输出数据Q[0]。
写入电路WCK包括被提供有输入数据D[0]和写入控制信号WTE的AND电路LG2、被提供有由反相器IV3反相的输入数据D[0]和写入控制信号WTE的AND电路LG1、反相器IV2、N型FET MN5至MN8、以及P型FET MP8至MP11和P型FET MP17。
N型FET MN7和P型FET MP10经由P型FET MP17串联耦合在偏置节点BIAS_Node与电源电压Vdd之间。N型FET MN7与P型FET MP10之间的连接节点n7_10经由N型FET MN5和P型FET MP8耦合到公共位线/CBL。以相同方式，N型FET MN8和P型FET MP11也经由P型FET MP17串联耦合在偏置节点BIAS_Node与电源电压Vdd之间。N型FET MN8与P型FET MP11之间的连接节点n8_11经由N型FET MN6和P型FET MP9耦合到公共位线CBL。
写入控制信号WTE被提供给N型FET MN5和MN6的栅极。写入控制信号WTE被反相器IV2逻辑反相。反相写入控制信号WTE被提供给P型FET MP8和MP9的栅极。N型FET MN5(MN6)和P型FET MP10(MP11)耦合，使得它们的源极-漏极路径并联。因此，N型FET MN5(MN6)和P型FET MP10(MP11)用作传输门电路，该传输门电路根据写入控制信号WTE选择性地将公共位线对CBL和/CBL耦合到连接节点n7_10和n8_11。换言之，当写入控制信号WTE被设置为高电平时，传输门将公共位线对CBL和/CBL电耦合到连接节点n7_10和n8_11。
N型FET MN7和P型FET MP10的栅极被提供有来自AND电路LG1的输出信号CBW。N型FET MN8和P型FET MP11的栅极被提供有来自AND电路LG2的输出信号CTW。以这种方式，当写入控制信号WTE为高电平时，根据输入数据D[0]的逻辑值，N型FET MN7或P型FET MP10变为导通状态，使得公共位线/CBL经由偏置节点BIAS_Node或P型FET MP17电耦合到电源电压Vdd。以相同方式，N型FET MN8或P型FET MP11，根据输入数据D[0]的逻辑值变为导通状态，使得公共位线CBL也经由偏置节点BIAS_Node或P型FET MP17电耦合到电源电压Vdd。
在写入模式和测试模式下，输出信号CTW与输入数据D[0]具有相同的逻辑值，并且输出信号CBW与输入数据D[0]具有相反的逻辑值。此外，P型FET MP17根据偏置节点BIAS_Node的电位被控制为处于导通状态或截止状态。如稍后所述，在写入模式下，偏置节点BIAS_Node的电位为地电压Vss或低于地电压Vss的负电位。相反，在测试模式下，偏置节点BIAS_Node的电位变为接近电源电压Vdd的电位。以这种方式，在写入模式下，P型FET MP17变为导通状态，使得电源电压Vdd经由P型FET MP17被提供给P型FET MP10和MP11。相反，在测试模式下，当P型FET MP17变为截止状态时，连接P型FET MP10、MP11和MP17的节点处于高阻抗状态。
因此，在写入模式下，根据输入数据D[0]的逻辑值，例如当公共位线CBL耦合到电源电压Vdd时，公共位线/CBL耦合到偏置节点BIAS_节点。以这种方式，例如在写入模式下，写入电路WCK变得能够根据输入数据D[0]的逻辑值向所选择的位线对(例如，BL[0]和/BL[0])中的位线提供不同电位，使得能够将输入数据D[0]写入存储器单元。
中间电位生成电路IVG1包括N型FET MN13和MN14、上述布线对TL和/TL、反相器IV4至IV7、以及能够进行高阻抗输出的反相器CIV1和CIV2。反相器CIV1和CIV2包括控制节点nc和/nc。它们是这种与输入无关地反相器：通过向控制节点nc(/nc)提供低电平(高电平)，将输出设置为高阻抗状态；以及通过向控制节点nc(/nc)提供高电平(低电平)，反相输入并且将其输出。作为这样的反相器CIV1和CIV2，例如可以使用时钟反相器。
在图4中，符号MTC表示形成在布线TL与布线/TL之间的电容(布线电容)。另外，在N型FET MN12中，其源极和漏极耦合到布线/TL并且其栅极耦合到布线TL。以这种方式，MOS电容由N型FET MN12构成，并且MOS电容耦合在布线TL与布线/TL之间。换言之，在第一实施例中，在布线TL与布线/TL之间，两个电容元件等效地耦合。虽然电容元件具有一对端子，但是耦合到布线/TL的端子可以被认为是电容元件的一个端子，并且耦合到布线TL的端子可以被认为是电容元件的另一端子。
此外，布线/TL耦合到N型FET MN13的漏极，并且N型FET MN13的源极耦合到地电压Vss。上述偏置节点BIAS_Node耦合到布线/TL与N型FET MN13之间的连接节点。
反相器IV4至IV7以及反相器CIV1和CIV2构成开关电路，该开关电路用于在以下进行切换：将升压控制信号BOOST传输到布线TL而不将其逻辑值反相，以及将升压控制信号BOOST传输到布线TL且使其逻辑值反相。该开关由偏置模式控制信号BIASMODE控制。换言之，升压控制信号BOOST被反相器IV7反相，并且反相后的升压控制信号BOOST被提供给反相器CIV2的输入并且还经由反相器IV6被提供给反相器CIV1的输入。以这种方式，反相升压控制信号被提供给反相器CIV2的输入，并且与升压控制信号BOOST同步的控制信号被提供给反相器CIV1的输入。
偏置模式控制信号BIASMODE被提供给反相器CIV1的控制节点nc，并且被反相器IV5反相的偏置模式控制信号BIASMODE被提供给反相器CIV2的控制节点nc。以这种方式，根据偏置模式控制信号BIASMODE的电平(逻辑值)，反相器CIV1和CIV2之一的输出变为高阻抗状态，并且另一反相器将输入和输出反相。
反相器CIV1和CIV2的输出经由反相器IV4被提供给布线TL。在下面的描述中，与N型FET MN12的栅极耦合的布线TL的一部分将被描述为升压节点BOOST_Node。此外，N型FETMN13的栅极被提供有被反相器IV7反相的升压控制信号BOOST。
下文中将描述，在测试模式下，N型FET MN13变为截止状态。这里，通过将偏置模式控制信号BIASMODE设置为高电平，随着升压控制信号BOOST的增加，升压节点BOOST_Node也向电源电压Vdd增加。由于布线TL和布线/TL通过电容(布线电容MTC和MOS电容)耦合，所以布线/TL和耦合到布线/TL的偏置节点BIAS_Node也增加到略低于电源电压Vdd。这里，根据输入数据D[0]，偏置节点BIAS_Node经由N型FET MN8或MN7和单元列选择电路中的传输门耦合到位线CBL或/CBL。
因此，通过电荷再分配，与偏置节点BIAS_Node连接的位线的电位降低到低于预充电电源电压Vdd的电平。即，位线的电位变为电源电压Vdd与地电压Vss之间的中间电位。在测试模式下，通过感测放大器SA比较中间电位与根据流过所选择的存储器单元的读取电流而被移位的位线的电位，来确定存储器单元。
在第一实施例中，布线对TL和/TL的长度取决于位线对的长度。以这种方式，当位线的长度根据编译SRAM技术改变时，根据该改变对电荷再分布有贡献的布线电容MTC的电容值可以改变。换言之，布线电容MTC的电容值根据位线的布线长度而改变。结果，在测试模式下，可以减少对存储器单元的特性的判定误差。
另外，在写入模式下，中间电位生成电路IVG1用作写入电路WCK的一部分。在写入模式下，偏置模式控制信号BIASMODE被设置为低电平。当升压控制信号BOOST从地电压Vss变为电源电压Vdd时，升压节点BOOST_Node的电位从电源电压变为地电压Vss。由于布线TL与布线/TL之间存在电容，根据升压节点BOOST_Node的电位变化，偏置节点BIAS_Node的电位向低于地电位Vss的负电位(第三电压)变化。以这种方式，在写入模式下，可以向从写入电路WCK中选择的位线对提供电源电压Vdd，该电源电压Vdd相对于地电压Vss是正电压，以及提供相对于地电压Vss的负电压，从而确保将输入数据写入所选择的存储器单元。即，根据第一实施例，能够在抑制占用面积增加的情况下，提供具有写入辅助功能的写入电路。
图5是示出根据第一实施例的中间电位生成电路IVG1的操作的图。在图5中，示出了偏置模式控制信号BIASMODE、升压控制信号BOOST、升压节点BOOST_Node和偏置节点BIAS_Node的关系。
当偏置模式控制信号BIASMODE具有逻辑值“1”并且升压控制信号BOOST具有逻辑值“1”时，如上所述，升压节点BOOST_Node的电位变为地电压Vss并且偏置节点BIAS_Node的电位变为中间电位。此外，当偏置模式控制信号BIASMODE具有逻辑值“0”并且升压控制信号BOOST具有逻辑值“1”时，如上所述，升压节点BOOST_Node的电位变为地电压Vss并且偏置节点BIAS_Node的电位变为负电位。
相反，当偏置模式控制信号BIASMODE和升压控制信号BOOST均具有逻辑值“0”时，根据N型FET MN13的导通状态，升压节点BOOST_Node的电位变为电源电压Vdd并且偏置节点BIAS_Node的电位变为地电压Vss。此外，当偏置模式控制信号BIASMODE具有逻辑值“1”并且升压控制信号BOOST具有逻辑值“0”时，升压节点BOOST_Node和偏置节点BIAS_Node的电位变为地电压Vss。
控制电路和列选择电路的配置
接着，将描述图1所示的列选择电路11和控制电路12的配置示例。图6和7是示出根据第一实施例的控制电路的配置的框图。此外，图8是示出根据第一实施例的列选择电路的配置的框图。
如图6所示，控制电路12包括触发器12F1至12F3、缓冲器组(串联耦合的多个缓冲器)12BFG1至12BFG3、逻辑门12LG1至12LG10、缓冲器12BF1和预解码器P_DEC。
触发器12F1至12F3与时钟信号CLK同步地检索并且保持输入和输出。即，触发器12F1检索地址信号AD[3:0]并且输出内部地址信号ADL[3:0]，并且触发器12F2检索写入使能信号WEN并且输出内部写入使能信号WENL。此外，触发器12F3检索测试使能信号TE并且输出内部测试信号TEL。
逻辑门(AND)12LG1被提供有使能信号CEN和时钟信号CLK，并且逻辑门12LG1输出与时钟信号CLK同步的内部使能信号CK1。内部使能信号CK1被提供给逻辑门(AND)12LG2并且内部控制信号TDEC从逻辑门12LG2被输出。内部控制信号TDEC和内部测试信号TEL被提供给由缓冲器组12BFG1和12BFG2以及逻辑门12LG3和12LG4构成的组合逻辑电路，并且该组合逻辑电路的输出信号被提供给逻辑门12LG2作为内部控制信号BACK。上述感测放大器控制信号SAE由配置有逻辑门12LG7和12LG8的组合逻辑电路、基于内部控制信号BAK、内部测试信号TEL和内部写入使能信号WENL形成。
上述读取控制信号RDE由逻辑门12LG5基于内部控制信号TDEC和内部写入使能信号WENL形成，并且上述写入控制信号WTE由逻辑门12LG6基于内部控制信号TDEC和内部写入使能信号WENL形成。
上述偏置模式控制信号BIASMODE由缓冲器12BF1基于内部测试信号TEL形成。此外，上述升压控制信号BOOST由配置有缓冲器组12BFG3和逻辑门12LG9至12LG11的组合逻辑电路、基于内部测试信号TEL、内部控制信号TDEC和内部写入使能信号WENL形成。
内部地址信号ADL[3:0]和内部控制信号TDEC被提供给预解码器P_DEC。如图7所示，该预解码器P_DEC具有逻辑门D_LG1至D_LG8，并且行地址信号RA[3:0]、列地址信号CA[1:0]和控制信号RGA[1:0](RGA[0]和RGA[1])由逻辑门D_LG1至D_LG8基于内部地址信号ADL[3:0]和内部控制信号TDEC形成。
此外，行选择电路11由逻辑门11LG1至11LG8构成，逻辑门11LG1至11LG8的输出耦合到字线WL[0]至WL[7]，如图8所示，并且基于行地址信号RA[0]至RA[3]以及控制信号RGA[0]和RGA[1]向由行地址信号RA[3:0]指定的字线提供高电平。
注意，在图6和7中，放置在逻辑门的输入侧的圆圈表示逻辑反相。
SRAM的操作示例
接下来，将参考附图描述根据第一实施例的SRAM的操作。图9至图11是示出根据第一实施例的SRAM的操作的波形图。注意，在下面的描述中，将参考示出SRAM的配置的图3至6。
读取操作
参考图9，将描述读取模式下的读取操作。当使能信号CEN处于指示使能状态的低电平，写入使能信号WEN处于指示读取的高电平，并且测试使能信号TE处于指示它不处于测试状态的低电平时，指示读取操作。这里，字线WL[n]和位线对BL[0]和/BL[0]由地址信号AD[3:0]选择。
从图6和图5所示的控制电路12的结构可以理解，当使能信号CEN和测试使能信号TE被设置为低电平并且写入使能信号WEN被设置为高电平时，升压控制信号BOOST和偏置模式控制信号BIASMODE被设置为低电平，如图9所示。另外，由于测试使能信号TE处于低电平并且图6所示的内部测试信号TEL处于低水平，所以在时钟信号CLK改变之后，感测放大器控制信号SAE从低电平变为高电平，延迟主要由缓冲器组12BFG1决定。
当写入使能信号WEN被设置为高电平时，写入控制信号WTE变为低电平。结果，构成传输门的N型FET MN5和MN6以及P型FET MP8和MP9变为截止状态，并且写入电路WCK与公共位线对CBL和/CBL电分离。
为了选择位线对BL[0]和/BL[0]，列地址信号CA[0]变为高电平，使得构成位线对BL[0]和/BL[0]与公共位线对CBL和/CBL之间的传输门的、N型FET MN3和MN4以及P型FETMP6和MP7变为导通状态。这里，以相同方式构成耦合到位线对BL[0]和/BL[0]的预充电电路PCH1的P型FET MP3至MP5变为截止状态。结果，对所选择的位线对的预充电终止并且所选择的位线对耦合到公共位线对。另外，在读取操作中，由于读取控制信号RDE被设置为高电平，预充电电路CH2对公共位线对CBL和/CBL的预充电也终止。
根据耦合到所选择的字线WL[n]、所选择的位线对BL[0]和/BL[0]的存储器单元(所选择的存储器单元)中的读取电流，位线BL[0]或/BL[0]的电位从预充电电位逐渐降低。随着电位降低，经由传输门耦合到位线对BL[0]和/BL[0]的公共位线对CBL和/CBL中的任何一个的公共位线从预充电电位逐渐降低。在图9中，符号CBL表示公共位线CBL的电位，符号/CBL表示公共位线/CBL的电位。
当感测放大器控制信号SAE被设置为高电平时，N型FET MN11变为导通状态，感测放大器SA进行放大使得公共位线对CBL和/CBL的公共位线之间的电位差增加。锁存电路LTH保留由感测放大器放大的公共位线的电位作为逻辑值。保留在锁存电路中的逻辑值从反相器IV8被读取作为输出数据Q[0]。
写入操作
参考图10，将描述写入模式下的写入操作。当使能信号CEN被设置为低电平，写入使能信号WEN被设置为指示写入的低电平，并且测试使能信号TE被设置为低电平时，指示了写入操作。以与读取操作相同的方式，字线WL[n]以及位线对BL[0]和/BL[0]由地址信号AD[3:0]选择。
由于写入使能信号WEN和测试使能信号TE处于低电平，因此，如从图6所示的控制电路12的配置所理解的，感测放大器控制信号SAE被设置为低电平，如图10所示。另外，由于内部写入使能信号WENL响应于写入使能信号WEN的低电平而被设置为低电平，所以读取控制信号RDE被设置为高电平，使得预充电电路PCH2对公共位线对CBL和/CBL的预充电终止。这里，预充电电路PCH1对所选择的位线对BL[0]和/BL[0]的预充电也以与读取操作相同的方式终止。此外，所选择的位线对BL[0]和/BL[0]以与读取操作相同的方式经由传输门电耦合到公共位线对CBL和/CBL。
在写入操作中，以与读取操作相同的方式，内部写入使能信号WENL被设置为低电平，而内部控制信号TDEC被设置为高电平，写入控制信号WTE被设置为高电平，这从图6所示的配置可以理解。以这种方式，由N型FET MN5和MN6以及P型FET MP8和MP9构成的传输门变为导通状态，使得公共位线对CBL和/CBL经由传输门电耦合到写入电路。
在写入电路WCK中，根据输入数据D[0]的逻辑值，AND电路LG1的输出信号CBW和AND电路LG2的输出信号CTW中的任何一个被设置为高电平，另一个被设置为低电平。例如，当输入数据D[0]具有逻辑值“1”(高电平)时，输出信号CTW被设置为高电平，使得N型FET MN9被设置为导通状态，并且P型FET MP11被设置为截止状态。这里，由于输出信号CBW被设置为低电平，因此N型FET MN7被设置为截止状态并且P型FET MP10被设置为导通状态。
相反，当输入数据D[0]为逻辑值“0”(低电平)时，输出信号CTW被设置为低电平，P型FET MP11被设置为导通状态，N型FET MN被设置为截止状态。这里，由于输出信号CBW被设置为高电平，因此N型FET MN7被设置为导通状态并且P型FET MP10被设置为截止状态。
以这种方式，与输出信号CTW相对应的公共位线CBL和所选择的位线BL[0]在输入数据D[0]具有逻辑值“1”时，经由N型FET MN8耦合到偏置节点BIAS_Node，而在输入数据D[0]具有低电平逻辑值“0”时，经由P型FET MP11耦合到电源电压Vdd。
以相同方式，当输入数据D[0]具有逻辑值“0”时，N型FET MN7被设置为导通状态，并且公共位线/CBL和所选择的位线/BL耦合到偏置节点BIAS_Node。当输入数据D[0]具有逻辑值“1”时，公共位线/CBL和所选择的位线/BL耦合到电源电压Vdd。
由于测试使能信号TE处于低电平，偏置模式控制信号BIASMODE被设置为低电平，并且在内部控制信号TDEC根据时钟信号CLK的变化变为高电平之后，主要是在由缓冲器组12BFG确定的时间段之后，升压控制信号BOOST从低电平变为高电平。如图5所示，当偏置模式控制信号BIASMODE被设置为低电平(逻辑值“0”)并且升压控制信号BOOST变为高电平(逻辑电平“1”)时，偏置节点BIAS_Node的电位上升至负电压。
因此，根据输入数据D[0]的逻辑值，电源电压Vdd和负电压被提供给位线对BL[0]和/BL[0]。例如，当输入数据D[0]具有逻辑值“1”时，负电位被提供给位线BL[0]并且电源电压Vdd被提供给位线/BL[0]。以这种方式，例如，根据输入数据D[0]的大电位差被提供给所选择的存储器单元，使得可以可靠地将输入数据D[0]写入存储器单元。
测试操作
参考图11，将描述测试模式下的测试操作。当使能信号CEN被设置为低电平，写入使能信号WEN处于低电平，测试使能信号TE处于高电平时，指示了测试操作。
同样，以与读取操作和写入操作相同的方式，字线WL[n]以及位线对BL[0]和/BL[0]由地址信号AD[3:0]选择。即，将描述以下情况作为示例：执行对耦合到字线WL[n]以及位线对BL[0]和/BL[0]的所选择的存储器单元的测试。
当测试使能信号TE从低电平变为高电平时，偏置模式控制信号BIASMODE也从低电平变为高电平。以这种方式，在图6所示的控制电路12中，逻辑门12LG10的输出从低电平变为高电平，升压控制信号BOOST也从低电平变为高电平。以这种方式，在偏置节点BIAS_Node出现中间电位，如图5所示。
所选择的位线对BL[0]和/BL[0]与公共位线对CBL和/CBL之间的传输门被设置为导通状态。因此，位线对BL[0]和/BL[0]电连接到公共位线对CBL和/CBL。
在图11所示的示例中，输入数据D[0]被设置为高电平(逻辑值“1”)。另外，由于写入控制信号WTE为高电平，所以AND电路LG2的输出信号CTW被设置为高电平，使得N型FETMN8被设置为导通状态。结果，偏置节点BIAS_Node经由N型FET MN8电耦合到公共位线CBL，并且在布线/TL、偏置节点BIAS_Node、公共位线CBL和位线BL[0]之间执行电荷再分布，位线BL[0]和公共位线CBL的电位从预充电电位(Vdd)略微降低。在图11中，公共位线CBL的电位变化由虚线示出。
在图10中描述的写入操作中，当逻辑值“0”被提供作为输入数据D[0]时，位线BL[0]被设置为高电平，使得将位线/BL[0]设置为低电平的逻辑值“0”的数据被写入所选择的存储器单元。在已经写入逻辑值为“0”的输入数据D[0]的情况下，只要所选择的存储器单元正常，则在测试操作中选择字线WL[n]，使得位线/BL[0]的电位从预充电电位(Vdd)逐渐降低。在感测放大器控制信号SAE变为高电平的时刻，位线/BL[0]的电位变为低于位线BL[0]的电位，公共位线/CBL的电位也变得低于公共位线CBL的电位。结果，作为输出数据Q[0]，低电平的逻辑值“0”被输出，并且可以确定所选择的存储器正常并且测试通过。
相反，当作为测试目标的存储器单元(即，所选择的存储器单元)的读取电流例如由于制造半导体器件1的过程中的问题等而较小时，位线/BL[0]的电位从预充电电位降低的定时被延迟。在感测放大器控制信号SAE变为高电平的时刻，位线/BL[0]的电位没有充分降低，不低于位线BL[0]的电位。结果，公共位线/CBL的电位不低于公共位线CBL的电位，使得逻辑值“1”的高电平被输出为输出数据Q[0]。以这种方式，在所选择的存储器单元中出现期望值的误差，可以检测目标单元的问题。
这里，已经描述了其中将逻辑值“0”作为期望值写入目标存储器单元的情况。然而，在目标存储器单元中写入逻辑值“1”的情况也是如此。换言之，在逻辑值“1”的情况下，逻辑值“1”的数据(诸如将位线BL[0]被设置为低电平并且将位线/BL[0]被设置为高电平的数据)被写入所选择的存储器单元。在这种情况下，在测试操作中，低电平(逻辑值“0”)被提供作为输入数据D[0]。以这种方式，逻辑门LG1的输出信号CBW被设置为高电平，并且在布线/TL、偏置节点BIAS_Node、公共位线/CBL和位线/BL[0]之间执行预充电，使得位线/BL[0]和公共位线/CBL的电位从预充电电位Vdd逐渐降低。当目标单元正常时，输出数据Q[0]具有与先前写入的期望值“1”相同的逻辑值，当存储器单元中出现问题时，输出数据Q[0]具有与期望值“1”不同的逻辑值“0”。
如上所述，在第一实施例中，与写入目标存储器单元中的逻辑值(作为期望值的逻辑值)相位相反(反相)的逻辑值被提供作为测试操作中的输入数据。
此外，在根据第一实施例的SRAM中，在测试操作中，与读取操作相比，感测放大器控制信号SAE从低电平变为高电平的定时被设置为延迟。在第一实施例中，感测放大器控制电路SAE的延迟设置主要通过图6中的控制电路12中所示的逻辑门12LG3和缓冲器组12BFG2来实现。即，在内部测试信号TEL被设置为高电平之后，通过缓冲器组12BFG2被延迟的内部控制信号TDEC被提供给逻辑门12LG3的反相输入，使得感测放大器控制信号SAE变为高电平。因此，例如，通过改变构成缓冲器组12BFG2的缓冲器的数目，可以改变感测放大器控制信号SAE的上升定时。尽管将参考图2和3对其进行描述，通过利用感测放大器控制信号SAE延迟感测放大器SA的激活的定时，可以更好地确定流入目标存储器单元的读取电流是否较小。
注意，通过将感测放大器控制信号SAE变为高电平，感测放大器SA被激活，因此，如图11所示，公共位线对的公共位线之间的电位差根据感测放大器SA的放大而增加，偏置节点BIAS_Node的电位增加。
N型FET MN7和MN8以及P型FET MP10和MP11构成如下的电路，该电路用于向所选择的位线对提供跟随待被写入存储器单元MC的数据的电压。相反，在测试操作中，N型FET MN7和MN8以及P型FET MP10和MP11被用作指定耦合了布线电容MTC的位线的指定电路，以将指定位线耦合到布线电容MTC。
存储器单元
图12是示出根据第一实施例的存储器单元的配置的电路图。此外，图13是示出测试操作中的存储器单元的操作的波形图。
在图12中，示出了其中已经写入逻辑值“0”的存储器单元MC的状态。换言之，当字线WL[n]被选择时，存储器单元MC保留这样的数据以将位线/BL[0]设置为高电平并且将位线BL[0]设置为低电平。在这种状态下，N型FET MN1和P型FET MP2处于截止状态，并且N型FET MN2和P型FET MP1处于导通状态。因此，节点MT被设置为低电平，从而“低(Low)”得以存储，并且节点MB被设置为高电平，从而“高(High)”得以存储。
当存储器单元MC正常时，字线WL[n]为高电平，即使节点MT经由N型FET NTT2电耦合到位线BL[0]，如图13中实线MT1所示，节点MT的电位也通过在存储器单元MC中流动的读取电流而改变。换言之，可以防止节点MT的电位由于读取电流而从地电压Vss较大浮动。以这种方式，位线BL[0]的电位如实线BL[0]_1那样改变。相反，当由于工艺等问题而导致流过存储器单元MC的读取电流较小时，抑制节点MT的电位的能力降低，使得节点MT的电位从地电压Vss较大浮动，如虚线MT2所示。以这种方式，位线BL[0]的电位像虚线BL[0]_2那样改变。
在图13中，符号/BL[0]_V表示位线/BL[0]的电位。从图13可以理解，在字线WL[n]变为高电平之后，经过足够的时间之后，可以增加位线/BL[0]的电位/BL[0]_V与位线BL[0]的电位BL[0]_2之间的电位差。因此，在第一实施例中，在测试操作中，与读取操作中相比，激活感测放大器SA的定时被设置为延迟。
DFT控制块
图1所示的DFT控制块向SRAM输出用于测试和数据等的信号。图14是示出根据第一实施例的DFT控制块的操作的波形图。
DFT控制块6将逻辑值“0”作为期望值写入SRAM或示例中的所有存储器单元，然后通过提供逻辑值“1”来测试所有存储器单元，该逻辑值“1”是相对输入数据D[n]的期望值的反转逻辑值。然后，将逻辑值“1”被设置为期望值，对所有存储器单元执行写入，以通过提供逻辑值“0”作为输入数据来测试所有存储器单元。
参考图14进行描述，在时间t0到t1之间，通过改变地址信号AD[n]，将逻辑值“0”作为输入数据D[n]写入地址0(零)到F的所有存储器单元。在接下来的t1到t2时间段内，测试使能信号TE被设置为高电平以将SRAM被设置为测试模式。在测试模式下，DFT控制块6通过改变地址信号AD[n]将逻辑值“1”作为输入数据D[n]提供给SRAM。在测试模式下，当输出数据Q[n]为逻辑值“0”时，DFT控制块6确定目标存储器通过测试。相反，当输出数据Q[n]具有逻辑值“1”时，DFT控制块6确定目标存储器单元在测试中失败。
接着，同样在t2到t3的时间段内，通过改变地址信号AD[n]，向地址0(零)到F的所有存储器单元写入逻辑值“1”作为输入数据D[n]。在从t3到t4的下一时间段，测试使能信号TE被设置为高电平以将SRAM设置为测试模式。在测试模式下，DFT控制块6向SRAM提供逻辑值“0”作为输入数据D[n]。在测试模式下，当输出数据Q[n]为逻辑值“1”时，DFT控制块6确定目标存储器单元通过测试。相反，当输出数据Q[n]为逻辑值“0”时，DFT控制块6确定目标存储器单元在测试中失败。
在第一实施例中，SRAM 2S1至5S1(图1)中的每个被提供有布线对T1和/TL。SRAM2S1至5S1中的每个中的布线对TL和/TL的布线长度与其中提供有布线对TL和/TL的SRAM(对应的STAM)的位线对的布线长度相同。以这种方式，在测试模式下，在测试模式下耦合到位线的布线电容的值，可以针对每个SRAM被适当地设置，并且可以在测试模式下可靠地检测有缺陷的存储器单元。即，根据编译SRAM技术，即使在半导体器件中提供有各种类型的SRAM，也可以可靠地检测有缺陷的存储器单元。
第二实施例
图15是示出单元存储器阵列、单元列选择电路和单元IO控制电路的配置的电路图。图15类似于图4，不同之处在于：中间电位生成电路改为中间电位生成电路IVG2。
中间电位生成电路IVG2包括反相器IV21至IV24、N型FET MN21、P型FET MP21、NAND电路LG21、NOR电路LG22、布线对TL和/TL、以及构成MOS电容的N型FET MN12。
图16是示出第二实施例的中间电位生成电路的操作的图。
在写入操作中，偏置模式控制信号BIASMODE具有逻辑值“0”并且升压控制信号BOOST通过激活从逻辑值“0”变为逻辑值“1”。此外，在测试操作中，偏置模式控制信号BIASMODE具有逻辑值“1”并且升压控制信号BOOST通过激活从逻辑值“0”变为逻辑值“1”。
在读取操作中，当升压控制信号BOOST具有逻辑值“0”时，升压节点BOOST_Node处于电源电压Vdd，并且偏置节点BIAS_Node处于地电压Vss。从该状态开始，升压控制信号BOOST从地电压Vss改变(激活)到电源电压Vdd，升压节点BOOST_Node变为地电压Vss并且偏置节点BIAS_Node被设置为负电位。即，以与第一实施例相同的方式，可以在写入操作中向位线提供负电位。
另外，在测试操作中，当升压控制信号BOOST具有逻辑值“0”时，升压节点BOOST_Node被设置为电源电压Vdd，偏置节点BIAS_Node被设置为不同于第一实施例的电源电压Vdd。从该状态开始，当升压控制信号BOOST从地电压Vss改变(激活)到电源电压Vdd时，升压节点BOOST_Node能够生成略低于电源电压Vdd的中间电位。以这种方式，以与第一实施例相同的方式，在测试模式下，参考位线的电位可以变为略低于预充电电源电压Vdd的电位。结果，以与第一实施例相同的方式，可以检测有缺陷的存储器单元。
在图4和15中，中间电位生成电路IVG1和IVG2可以被视为中间电位控制电路，该中间电位控制电路包括布线对TL和/TL、以及耦合到布线对TL和/TL并且提供与模式(写入模式、测试模式)相对应的电压。鉴于此，中间电位控制电路通过偏置模式控制信号BIASMODE指定模式，如图5和16所示。另外，中间控制电路根据升压控制信号BOOST的变化，改变与指定模式相对应的布线TL(升压节点BOOST_Node)的电压。
尽管已经基于实施例具体描述了本发明的发明人做出的发明，但是本发明不限于该实施例，并且不用说，本发明可以在本发明的范围内进行各种修改。例如，布线对TL和/TL的布线长度可以与位线对BL[0]和/BL[0]的布线长度基本不同，并且可以取决于位线对的长度。

Claims (10)

1.一种半导体器件，包括：
存储器单元；
位线对，在读取模式下根据所述存储器单元的数据，将所述位线对上的电压向第一电压和不同于所述第一电压的第二电压改变，所述位线对被耦合到所述存储器单元；以及
指定电路，用于从所述位线对中指定位线，
其中电容元件被耦合到由所述指定电路指定的所述位线，并且在测试模式下指定位线的电压被设置为所述第一电压与所述第二电压之间的电压。
2.根据权利要求1的半导体芯片，
其中所述电容元件具有布线电容，所述布线电容根据所述位线对的长度来被确定。
3.根据权利要求2的半导体器件，还包括
写入电路，用于在写入模式下提供根据待被写入所述位线对的数据的电位，
其中所述写入电路包括指定电路，并且在所述写入模式下向由所述指定电路指定的所述位线提供第三电压，所述第三电压不同于所述第一电压和所述第二电压。
4.根据权利要求3的半导体器件，
其中所述指定电路根据待被写入的所述数据，从所述位线对中指定位线。
5.根据权利要求4的半导体器件，
其中所述第一电压是相对于所述第二电压的正电压，并且所述第三电压是相对于所述第二电压的负电压。
6.根据权利要求4的半导体器件，
其中所述电容元件包括待被耦合到由所述指定电路指定的所述位线的一个端子，以及被提供有与模式相对应的电压的另一端子，
在所述写入模式下，所述电容元件的所述另一端子的所述电压从所述第一电压变为所述第二电压，以及
所述电容元件的所述另一端子的所述电压从所述第二电压变为所述第一电压。
7.根据权利要求6所述的半导体器件，还包括
感测放大器，用于在所述读取模式和所述测试模式下放大所述位线对的所述位线之间的电位差，
其中在所述测试模式下，所述感测放大器的操作开始于与在所述读取模式下相比更多延迟。
8.根据权利要求5的半导体器件，
其中所述电容元件具有取决于所述位线对的所述长度的长度，所述电容元件包括所述布线电容以及MOS电容器，所述布线电容由沿与所述位线对的方向相同的方向延伸的布线对形成，所述MOS电容器被耦合在所述布线对的所述布线之间，
所述布线对的所述布线之一被耦合到由所述指定电路指定的所述位线，
用于根据模式来提供电压的中间电位控制电路，被耦合到所述布线对中的另一布线，以及
在所述测试模式下，所述中间电位控制电路向所述另一布线提供从所述第二电压变为所述第一电压的电压。
9.根据权利要求8的半导体器件，
其中在所述写入模式下，所述中间电位控制电路向所述另一布线提供从所述第一电压变为所述第二电压的电压。
10.根据权利要求3的半导体器件，还包括
DFT控制电路，用于生成在所述测试模式下使用的信号，
其中在所述测试模式下，所述DFT控制电路施加如下数据，该数据具有与所述写入模式下的数据的逻辑电平相反的逻辑电平。
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