JPH04230046A

JPH04230046A - 半導体装置

Info

Publication number: JPH04230046A
Application number: JP2418753A
Authority: JP
Inventors: Masaki Ogiwara; 荻原　正毅
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-12-27
Filing date: 1990-12-27
Publication date: 1992-08-19
Anticipated expiration: 2010-12-25
Also published as: US5303193A; KR960007479B1; JPH07123134B2; KR920013654A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に例え
ばウェハ状態のままで不良のスクリーニングを行う際の
電圧ストレス印加の効率を高めるためのストレス試験手
段を有する半導体装置に関する。

【０００２】

【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。

【０００３】従来、ＤＲＡＭの不良のスクリーニングに
際しては、アドレス順にスキャンしてワード線を順々に
アクセスする方法が用いられている。この場合、ワード
線にゲートが接続されたメモリセルのトランスファゲー
ト用のトランジスタ（セルトランジスタ）についてみる
と、周辺回路のトランジスタよりずっと少ない頻度でし
か電圧ストレスが印加されないことになる。例えば、４
メガＤＲＡＭについてみると、ワード線は４０９６本あ
るが、これらのうち１サイクルに選択される本数は４本
のみであり、セルトランジスタの試験は、１０２４サイ
クル行うことにより完了することになる。従って、セル
トランジスタのゲートは、周辺回路のトランジスタに比
べ１０２４分の１の時間しか電圧ストレスを受けないこ
とになり、最大電界が印加されている実質時間が短かい
ので、不良のスクリーニングに長時間を必要とする。

【０００４】さらに、近年のＤＲＡＭは、メモリセルの
容量の電極に電源電圧の半分（Ｖｃｃ／２）を印加する
のが一般的となっている。このため、容量の絶縁膜は、
膜厚が薄くても電界の面で緩和されるため、信頼性上問
題となることが少ない。これに対して、セルトランジス
タのゲート酸化膜は、セルトランジスタの選択時に昇圧
された電位（例えば、１．５×Ｖｃｃ近傍）が印加され
るので、膜厚が厚くても厳しい電界が加わり、信頼性上
問題となる可能性が大きい。そこで、ＤＲＡＭの不良の
スクリーニングに際しては、特に昇圧電位がゲートに印
加されるセルトランジスタを積極的にスクリーニングの
対象にしたいところである。

【０００５】上記したように、積極的にスクリーニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願発明者の一人により、不良のスクリーニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（本願出願人の
出願に係る特願平１−１６９６３１号）。これにより、
ＤＲＡＭの場合、メモリセルのトランスファゲートの不
良のスクリーニングについては不良が十分に収束するレ
ベルになり、１ＭのＤＲＡＭや４ＭのＤＲＡＭにおける
不良の大半を占めるビット不良を高速に収束することが
可能になり、不良のスクリーニングの効率を著しく向上
させることが可能になる。

【０００６】

【発明が解決しようとする課題】上記提案に係る半導体
メモリ装置においては、メモリのワード線に一斉に電圧
ストレスを印加する手段の具体例として、一端にワード
線駆動用トランジスタが接続されたワード線の他端側に
スイッチ用のＮＭＯＳトランジスタを介して電圧ストレ
ス印加パッドを接続し、このＮＭＯＳトランジスタのゲ
ートにスイッチ制御電圧印加をパッドを接続しておき、
不良のスクリーニング時にＮＭＯＳトランジスタをオン
にし、外部から電圧ストレス印加パッドに与えた所望の
電圧ストレスを上記ＮＭＯＳトランジスタおよびワード
線を介してセルトランジスタのゲートに印加する構成な
どが提案されている。

【０００７】しかし、電圧ストレス試験に必要とする入
力数を減らすと共に、半導体メモリに限らず、行列状に
配置された複数個のＭＯＳトランジスタを有する半導体
装置における同一行（あるいは列）のＭＯＳトランジス
タに対して一斉に電圧ストレスを印加し得ることが望ま
しい。

【０００８】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験用の少数の入力を用いて、行列状
に配置された複数個のＭＯＳトランジスタのうちの同一
行（あるいは列）のＭＯＳトランジスタに対して一斉に
電圧ストレスを印加でき、ＭＯＳトランジスタ群に対す
るストレス加速効率を向上させることが可能になる半導
体装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
行列状に配置された複数個のＭＯＳトランジスタと、同
一行あるいは同一列のＭＯＳトランジスタの各一端（ド
レインあるいはソース）または各ゲートに共通に接続さ
れる共通配線と、各行あるいは各列の共通配線にそれぞ
れ一端側が接続されたダイオードと、この各ダイオード
の他端側の電位を制御することにより、全てのまたは通
常動作時に選択される本数以上の任意の前記共通配線に
一斉に所望の電圧を印加する電圧印加手段とを具備する
ことを特徴とする。

【００１０】また、本発明の半導体装置は、行列状に配
置された複数個のメモリセルと、同一行のメモリセルに
接続されたワード線と、同一列のメモリセルに接続され
たビット線と、前記各ワード線に接続されたワード線駆
動回路と、前記各ワード線にそれぞれ一端側が接続され
たダイオードと、この各ダイオードの他端側の電位を制
御することにより、全てのまたは通常動作時に選択され
る本数以上の任意の前記ワード線に一斉に所望の電圧を
印加する電圧手段とを具備することを特徴とする。

【００１１】この場合、上記ダイオードとして、ワード
線駆動回路とは独立に設ける、または、ワード線駆動回
路のワード線駆動用トランジスタあるいはノイズキラー
用トランジスタの基板・不純物拡散層間接合を利用する
ことが可能である。

【００１２】

【作用】各ダイオードの他端側の電位を制御することに
より、全てのまたは通常動作時に選択される本数以上の
任意の共通配線に一斉に所望の電圧を印加でき、ＭＯＳ
トランジスタ群に対するストレス加速効率を向上させる
ことが可能になる。この場合、ダイオードの他端側の電
位を制御するための入力数は、スイッチ用ＭＯＳトラン
ジスタを用いる場合と比べて少数で済む。

【００１３】また、半導体メモリに対する電圧ストレス
試験に際しては、全てのまたは通常動作時に選択される
本数以上の任意のワード線および／またはビット線に一
斉に所望の電圧ストレスを印加することが可能になる。従って、ワード線にＡＣ的またはＤＣ的に印加してやる
ことにより、通常より少ないサイクルでスクリーニング
を行うことができる。

【００１４】この場合、上記ダイオードとして、ワード
線駆動回路のワード線駆動用トランジスタあるいはノイ
ズキラー用トランジスタの基板・不純物拡散層間接合を
利用する場合には、ワード線駆動回路側からワード線に
一斉に所望の電圧ストレスを印加することが可能になる
。また、上記ダイオードを、ワード線駆動回路とは独立
に設け、そのカソードを例えばワード線の他端側（ワー
ド線駆動用トランジスタとは反対側）に接続し、そのア
ノードの電位を制御する場合にも、ワード線に一斉に所
望の電圧ストレスを印加することが可能になる。

【００１５】なお、前記ビット線に所望の電圧を印加す
るような手段を設ければ、効果的である。また、半導体
メモリが、ダイナミックＲＡＭである場合には、特に昇
圧電位がゲートに印加されるセルトランジスタを積極的
にスクリーニングの対象にしたいというＤＲＡＭ特有の
要求を満足しつつスクリーニングの効率を著しく向上さ
せることが可能になり、一層効果的である。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１７】図１は本発明の第１実施例に係るＤＲＡＭ
の一部を示したものである。この実施例は、メモリセル
のワード線の一端に接続されるワード線を選択する駆動
回路とは反対側のワード線の他端に本発明を適用したも
のである。１０は行列状に配置されたメモリセル（代表
的に１個を示す。）、１１はメモリセルのトランスファ
ゲート用のＭＯＳトランジスタ（セルトランジスタ）で
あり、同一行のセルトランジスタ１１のゲートにはワー
ド線（例えばＷＬ１）に接続され、同一列のセルトラン
ジスタ１１のドレインにはビット線ＢＬ１（代表的に１
本を示す。）が接続されている。このセルトランジスタ
１１のソースにはメモリセルのキャパシタ１２の一端が
接続され、このキャパシタ１２の他端はキャパシタプレ
ート電位ＶＰＬに接続されている。１３はビット線プリ
チャージ用ＭＯＳトランジスタ、ＰＲＥはプリチャージ
信号、１４はビット線プリチャージ電源線、１５はこの
ビット線プリチャージ電源線１４に接続された第２のパ
ッドである。

【００１８】Ａ０〜Ａｎはアドレス信号、１６はアドレ
ス信号Ａ０、Ａ１をデコードする第１のアドレスデコー
ダ、１７はアドレス信号Ａ２〜Ａｎをデコードする第２
のアドレスデコーダ、１８…は前記第１のアドレスデコ
ーダ１６の出力により選択駆動される第１のワード線駆
動回路、１９…は前記第２のアドレスデコーダ１７の出
力により選択駆動される第２のワード線駆動回路である
。

【００１９】ＷＬ０１〜ＷＬ０４は前記ワード線駆動回
路１８…の各出力ノードに各一端側が接続されたワード
線であり、各他端側はそれぞれ１群のワード線駆動回路
１９…の駆動電圧源ノードに接続されている。ＷＬ１〜
ＷＬ４…は前記１群のワード線駆動回路１９…の各出力
ノードに各一端側が接続されたワード線である。２０は
ワード線電位昇圧回路、ＢＯＯＴは昇圧信号、２１はこ
のワード線電位昇圧回路２０と前記ワード線駆動回路１
８…の駆動電圧源ノードとの間に接続されたトランスフ
ァゲート用ＭＯＳトランジスタ、２２はバリア用ＭＯＳ
トランジスタ、ＦＯＮはトランスファゲート制御信号で
ある。このトランスファゲート制御信号ＦＯＮは、通常
動作時に活性化して前記トランスファゲート用トランジ
スタ２１をオンにし、電圧ストレス試験時には非活性状
態になって前記トランスファゲート用トランジスタ２１
をオフにするためのものである。

【００２０】上記各ワード線駆動回路１８…、１９…は
、駆動電圧源ノードとワード線との間に接続されたワー
ド線駆動用ＭＯＳトランジスタ２３と、ワード線と接地
ノードとの間に接続されたノイズキラー用ＭＯＳトラン
ジスタ２４と、アドレスデコーダの出力ノードとワード
線駆動用トランジスタ２３のゲートとの間に接続された
バリア用ＭＯＳトランジスタ２５と、アドレスデコーダ
の出力ノードとノイズキラー用トランジスタ２４のゲー
トとの間に接続されたＣＭＯＳインバータ２６とからな
る。

【００２１】さらに、前記ワード線ＷＬ１〜ＷＬ４…に
それぞれＰＮダイオード２７…の一端側（カソード）が
接続され、この各ダイオード２７…の他端側（アノード
）の電位を制御することにより、全てのまたは通常動作
時に選択される本数以上の任意のワード線に一斉に所望
の電圧を印加する電圧手段が設けられている。本例では
、上記各ＰＮダイオード２７…のアノードは共通に接続
されており、通常動作時に使用されることがないストレ
ス試験用の第１のパッド２８に接続されている。なお、
上記第１のパッド２８は、電圧ストレス試験時にはスト
レス電圧が印加されるが、通常動作時（ダイソートテス
ト時あるいはパッケージヘアセンブリされた後での通常
使用時）には接地電位（Ｖｓｓ）あるいは任意の負の電
位（例えば基板バイアス電位Ｖｂｂ）に電気的に接続さ
れるようにすることが好ましい。

【００２２】上記構成のＤＲＡＭによれば、通常動作時
においては、ダイオード２７…はオフ状態であり、通常
通り動作が行われる。これに対して、例えばウェハ状態
でのバーンインに際して、第１のパッド２８にテスター
の接触端子、例えばプローブカードの針を接触させてス
トレス電圧を与えることにより、全てのダイオート２７
…をオンさせ、ワード線ＷＬ１〜ＷＬ４…に電圧ストレ
スを印加することにより、セルトランジスタ１１につい
てウェハプロセス上の潜在不良をスクリーニングするこ
とが可能になる。この場合、ＤＲＡＭに動作電源を供給
しない（Ｖｃｃ＝Ｖｓｓ＝０Ｖにする。）で全てのトラ
ンジスタがオフした状態で電圧ストレスを与えるが、こ
の状態では各ビット線がフローティング状態であるので
、ワード線とビット線との電位差によって生じる電界ス
トレスが不十分になるおそれがある。そこで、電源電圧
Ｖｃｃ（たとえば５Ｖ）を与え、メモリを待機状態にし
、ビット線に所望の電位が与えられるようにした方が、
一層効果的である。

【００２３】また、上記バーンイン状態では、キャパシ
タプレート電位ＶＰＬとして、キャパシタプレート電位
発生回路（図示せず）を活性化させてその出力電位（通
常、Ｖｃｃ／２）を、あるいは、外部から印加する所望
の電位を供給する。

【００２４】図２の（Ａ）〜（Ｄ）は、図１中のＰＮダ
イオード２７の相異なる構成例を示したものである。図
２の（Ａ）では、Ｐ型基板３０上に第１のＮ型拡散層領
域３１を形成し、第１のＮ型拡散層領域３１中に囲まれ
るようにＰ型拡散層領域３２を形成し、更にこのＰ型拡
散層領域３２に囲まれるように第２のＮ型拡散層領域３
３を複数個形成する。第１のＮ型拡散層領域３１とＰ型
拡散層領域３２とは電気的に接続し、これをＰＮダイオ
ード２７の共通アノードとする。そして、複数個設けら
れた第２のＮ型拡散層領域３３は、それぞれ異なったワ
ード線ＷＬ１、ＷＬ２…に接続され、ＰＮダイオード２
７のカソードとする。

【００２５】このような構成のＰＮダイオード２７を用
いることで、共通アノードに正のストレス電圧Ｖｓｔｒ
ｅｓｓを与えれば、複数本のワード線に一斉に電圧スト
レスを加えることができる。また、Ｐ型基板３０に接地
電位Ｖｓｓあるいは負の電位Ｖｂｂを与え、第１のＮ型
拡散層領域３１とＰ型拡散層領域３２とを電気的に接続
することにより、共通アノードに正のストレス電圧Ｖｓ
ｔｒｅｓｓが与えられた場合にも、Ｐ型基板３０とＰ型
拡散層領域３２とは、電気的に分離することができるた
め、Ｐ型基板３０上に設けられた他のＭＯＳトランジス
タにはストレス電圧が加わらない。

【００２６】もし、第１のＮ型拡散層領域３１中に形成
されたＰ型拡散層領域内に他のＭＯＳトランジスタを設
けるのであれば、このＰ型拡散層領域はＰＮダイオード
２７の共通アノードのＰ型拡散層領域３２とは分離して
設ければ、電気的に分離することができる。

【００２７】図２の（Ｂ）及び（Ｃ）は、Ｎ型基板４０
を用いた場合のＰＮダイオードの構成例であり、４１は
Ｎ型基板４０上に形成されたＰ型拡散層領域、４２はＰ
型拡散層領域４１に囲まれるように複数個形成されたＮ
型拡散層領域、４３はＮ型拡散層領域４２に囲まれるよ
うに形成されたＰ型拡散層領域であり、その他の符号は
図２の（Ａ）と同一である。この場合にも、Ｐ型拡散層
領域４１に接地電位Ｖｓｓあるいは負の電位Ｖｂｂを与
えることによって、ＰＮダイオードとＮ型基板４０とを
電気的に分離することができる。

【００２８】また、ＰＮダイオードの構造は、エピタキ
シャル・ウェファーを用いた場合など様々に考えられる
が、ＰＮダイオードと他の素子とを電気的に分離するこ
とがデバイス特性上好ましい。

【００２９】さらに、ＰＮダイオードのかわりに、図２
の（Ｄ）のように、Ｎチャネル型のＭＯＳトランジスタ
のゲート４４とソース４５を短絡し、ドレイン４６をワ
ード線に接続し、ソース４５側からストレス電圧Ｖｓｔ
ｒｅｓｓを与えてようにしたＭＯＳダイオードを用いる
ことも可能である。

【００３０】なお、バーンイン時に動作電源を与えて待
機状態にすると、アドレスＡ０〜Ａｎが全て“Ｈ”レベ
ルであり、ワード線駆動回路１８…、１９…はワード線
を非選択の状態であり、ノイズキラー用のＭＯＳトラン
ジスタ２４がオン状態になっている。この状態では、Ｐ
Ｎダイオード２７…からワード線にストレス電位を与え
ても、ワード線およびノイズキラー用トランジスタ２４
を介して接地ノードに貫通電流が生じてしまい、所望の
電圧ストレスを加えることができない。

【００３１】この貫通電流を防止するためには、ＤＲＡ
Ｍに動作電源を供給しないで全てのトランジスタがオフ
した状態で電圧ストレスを与えることが望ましいが、前
記したようにバーンイン時に動作電源を与えて待機状態
にする場合には、以下に述べるような貫通電流防止手段
を別途設ければよい。

【００３２】第１の貫通電流防止手段は、図３、図４に
示すように、電圧ストレス試験時にノイズキラー用トラ
ンジスタ２４をオフさせるための制御回路を設けること
である。

【００３３】図３では、アドレスデコーダ１６、１７の
入力側に二入力ナンドゲート５１群およびインバータ５
２群からなる制御回路および二入力ナンドゲート５１群
に接続された第３のパッド５３を設けたものである。こ
れにより、通常の動作状態では第３のパッド５３に“Ｈ
”レベルを与えることにより、アドレス信号Ａ０〜Ａｎ
をそのままアドレスデコーダに入力させ、ストレス試験
時には第３のパッド５３に“Ｌ”レベルを与えることに
より、アドレスデコーダ１６、１７の出力を“Ｈ”レベ
ルにしてワード線選択状態にし、ノイズキラー用トラン
ジスタ２４をオフさせるようにしている。

【００３４】図４では、ワード線駆動回路１９のノイズ
キラー用トランジスタ２４の入力側のＣＭＯＳインバー
タを二入力ノアゲート５４からなる制御回路に置き換え
、上記二入力ノアゲート５４に接続された第３のパッド
５３を設けたものである。これにより、通常の動作状態
では第３のパッド５３に“Ｌ”レベルを与えることによ
り、アドレスデコーダ１７の出力に応じてノイズキラー
用トランジスタ２４を制御し、ストレス試験時には第３
のパッド５３に“Ｈ”レベルを与えることにより二入力
ノアゲート５４の出力を“Ｌ”レベルにしてノイズキラ
ー用トランジスタ２４をオフさせるようにしている。

【００３５】上記したような待機状態はおいて、ビット
線プリチャージ信号発生回路（図示せず）を活性化して
プリチャージ信号ＰＲＥを発生させ、前記ビット線プリ
チャージ用トランジスタ１３をオン状態にし、ビット線
に所望の電位を与えられるようにすると、従来のビット
線周りの回路を殆ど修正することなく、全てのビット線
に所望の電圧を一斉に印加することが可能となる。そこ
で、第２のパッド１５に所望の電圧（例えば接地電圧Ｖ
ｓｓ）を与えることにより、ワード線とビット線との間
、つまり、セルトランジスタ１１のゲート絶縁膜に所望
の電圧ストレスを与えることができる。

【００３６】なお、前記第２のパッド１５、第３のパッ
ド５３を設けずとも、特別な入力信号シーケンス等を用
いることによって、所望のビット線電位や制御信号を生
成するような論理回路を設けてもよい。

【００３７】第２の貫通電流防止手段は、図５に示すよ
うに、ワード線駆動回路１９のノイズキラー用トランジ
スタ２４のソースを、他の接地電位Ｖｓｓ線とは物理的
に分離し得るように第４のパッド５４に接続することで
ある。ダイソートテスト時やアセンブリ時は、第４のパ
ッド５４を他の接地電位Ｖｓｓ線と電気的に接続するが
、電圧ストレス試験時には、第４のパッド５４を他の接
地電位Ｖｓｓ線と分離してフローティング状態におくこ
とによって貫通電流を流さないようにできる。

【００３８】上記実施例のＤＲＡＭによれば、不良のス
クリーニングに際しては、特に昇圧電位がゲートに印加
されるセルトランジスタを積極的にスクリーニングの対
象にしたいというＤＲＡＭ特有の要求を満足しつつ不良
のスクリーニングの効率を著しく向上することが可能に
なり、一層効果的である。即ち、全ワード線に対する選
択ワード線の比率が大きくなり、従来のバーンイン等の
加速方法に比べて、ワード線のストレス印加効率を１０
００〜２０００倍に向上させることができる。このため
、昇圧電位が印加されるメモリセルのトランスファトラ
ンジスタのスクリーニング効率を飛躍的に向上させるこ
とができる。また、ダイソート時において、不良トラン
スファゲートを予め引き出しておき、これを冗長性を導
入することにより救済させることもできる。さらに、ア
センブリ後の不良のスクリーニング時間を短縮して、テ
スト効率を上げることも可能になる。

【００３９】また、ダイソートテストとは別に、一定時
間ストレスを印加する過程を挿入して、弱いトランジス
タを予め弾き出した後、ダイソートを行うようにすれば
、ダイソート中にはストレスを印加しないので、テスタ
を止める必要がなく、設備の有効な活用を図ることがで
きる。

【００４０】また、上記実施例のＤＲＡＭによれば、ウ
ェーハ状態での不良のスクリーニングに際してプローブ
カードの針をウェハ上のチップ領域上の電圧ストレス試
験用のパッドに同時に接触させて電圧ストレスを印加す
る場合に、プローブカードの針が接触する電圧ストレス
試験用のパッドの１チップ当りの数を低減することが可
能になる。このように１チップ当りの電圧ストレス試験
用のパッド数が少数で済むと、以下に述べるような利点
が得られる。

【００４１】（ａ）パッド数に応じてプローブカードの
針数を減らし、針先とパッドとの接触箇所の平面性の確
保が容易になる。プローブカードの針先の平面性を確保
しておくと、パッドおよびプローブカードの針の損傷が
生じ難く、針の耐久性も悪化し難くなる。

【００４２】（ｂ）パッド数に応じてプローブカードの
針数を減らし、テスターの電圧供給能力で決まるプロー
ブカードの針の最大数の範囲において同時に接触させ得
るチップ数を増大させ、試験時間を短縮し、不良のスク
リーニングの効率をより向上させることができる。

【００４３】（ｃ）パッド間の距離をプローブカードの
針の最小ピッチ以上とし、プローブカードの針を同時に
接触させ得るチップ数を増大させ、試験時間を短縮し、
不良のスクリーニングの効率をより向上させることがで
きる。

【００４４】（ｄ）パッドの配置上の制約が緩和される
ので、ウェーハ状態での不良のスクリーニングの多数個
取りに適したようにパッドを配置し、スクリーニングの
効率を向上させることができる。

【００４５】図６は、本発明の第２の実施例に係るＤＲ
ＡＭを示しており、前記第１実施例と比べて、ダイオー
ド２７の接続位置が異なり、その他は同じであるので第
１実施例中と同一符号を付している。即ち、ワード線駆
動回路１９のワード線駆動用ＭＯＳトランジスタ２３の
ドレイン・ソース（Ｎ型不純物拡散層）とこのＭＯＳト
ランジスタ２３が形成されている基板（Ｐウェル）との
接合により形成される寄生的ＰＮダイオード２７を用い
てワード線に一斉に電圧ストレスを加えるようにしてい
る。

【００４６】この場合、上記ＰウェルはＰＮダイオード
２７…の共通アノードとなるので、このＰウェルは他の
トランジスタが設置されるＰウェルとは分離して形成し
、ダイソートテスト時あるいはパッケージへのアセンブ
リ時には、接地電位Ｖｓｓあるいは任意の負の電位Ｖｂ
ｂに電気的に接続されるようにする。

【００４７】この第２実施例でも第１実施例と同様に、
ＤＲＡＭに動作電源を与えないで全てのＭＯＳトランジ
スタがオフした状態でＰＮダイオード２７からストレス
電位を与えてやることが望ましいが、図７、図８、図９
に示すように貫通電流手段を用いることにより、メモリ
の待機状態でワード線に電圧ストレスを加えることが可
能になる。なお、図７、図８、図９において、前記した
図３、図４、図５中と同一部分には同一符号を付してお
り、図８ではワード線駆動回路１８のノイズキラー用ト
ランジスタ２４の入力側も二入力ノアゲート５４に置き
換えており、図９ではワード線駆動回路１８のノイズキ
ラー用トランジスタ２４のソースも第４のパッド５４に
接続している。

【００４８】図１０は、本発明の第３実施例に係るＤＲ
ＡＭを示しており、前記第１実施例と比べて、ダイオー
ド２７の接続位置および第４のパッド５４を付加してい
る点が異なり、その他は同じであるので第１実施例中と
同一符号を付している。即ち、ワード線駆動回路１９の
ノイズキラー用トランジスタ２４のソースを他の接地電
位Ｖｓｓ線とは物理的に分離し得るように第４のパッド
５４に接続し、上記ノイズキラー用ＭＯＳトランジスタ
２４のドレイン・ソース（Ｎ型不純物拡散層）とこのＭ
ＯＳトランジスタ２４が形成されている基板（Ｐウェル
）との接合により形成される寄生的ＰＮダイオード２７
を用いてワード線に一斉に電圧ストレスを加えるように
している。

【００４９】この場合、上記ＰウェルはＰＮダイオード
２７…の共通アノードとなるので、このＰウェルは他の
トランジスタが設置されるＰウェルとは分離して形成し
、ダイソートテスト時あるいはパッケージへのアセンブ
リ時には、接地電位Ｖｓｓあるいは任意の負の電位Ｖｂ
ｂに電気的に接続されるようにする。また、第４のパッ
ド５４は、ダイソートテスト時やアセンブリ時は他の接
地電位Ｖｓｓ線と電気的に接続するが、電圧ストレス試
験時にはフローティング状態にしておく。これにより、
電圧ストレス試験時にメモリの待機状態でワード線にス
トレス電圧を加えることが可能になる。

【００５０】また、もし、ウェルの分離上好ましいので
あれば、第２実施例、第３実施例を組み合わせることに
より、ワード線駆動用ＭＯＳトランジスタ２３とノイズ
キラー用ＭＯＳトランジスタ２４の両方を、ＰＮダイオ
ード２７の共通アノードとなるＰウェル内に形成するこ
とも可能である。

【００５１】以上、ＤＲＡＭにおいて、全てのワード線
へ電圧ストレスを加えることによる不良スクリーニング
について述べてきたが、同様にして、全てのビット線に
所望の電圧ストレスを加えることによって、ビット線と
ワード線やセルプレート等との間で生じる不良のスクリ
ーニングに用いることも可能である。

【００５２】なお、上記実施例はＤＲＡＭにおける電界
加速ストレスに起因する不良スクリーニングを例に挙げ
て述べてきたが、本発明は、ＤＲＡＭに限らず、その他
のメモリ集積回路やメモリ混載集積回路のメモリ回路に
も適用できる。例えば、ＳＲＡＭの場合には、各ワード
線にそれぞれダイオードの一端側を接続し、各ビット線
にもそれぞれダイオードの一端側を接続し、上記ダイオ
ードを介して全てのまたは通常動作時に選択される本数
以上のワード線に一斉に所望の電圧を印加すると共に全
てのまたは通常動作時に選択される本数以上の各ビット
線対のうちの任意の各一方のビット線に一斉に所望の電
圧を印加することにより、メモリセルの一方のトランス
ファゲート（ＭＯＳトランジスタ）を介して一方の駆動
用トランジスタ（ＭＯＳトランジスタ）のゲートおよび
データ記憶保持ノード（不純物拡散層）と基板との接合
に所望の電圧ストレスを効率的に印加することが可能に
なる。

【００５３】また、本発明は半導体メモリに限らず、行
列状に配置された複数個のＭＯＳトランジスタの同一行
あるいは同一列のＭＯＳトランジスタの各一端（ドレイ
ンあるいはソース）または各ゲートに共通に接続される
共通配線を有する半導体装置（例えば電荷転送デバイス
；ＣＣＤなど）に一般的に適用できる。即ち、各行ある
いは各列の共通配線にそれぞれ一端側が接続されたダイ
オードと、この各ダイオードの他端側の電位を制御する
ことにより、全てのまたは通常動作時に選択される本数
以上の任意の前記共通配線に一斉に所望の電圧を印加す
る電圧印加手段とを具備することにより、電圧ストレス
試験用の少数の入力を用いて、ＭＯＳトランジスタ群に
対するストレス加速効率を向上させることができる。

【００５４】なお、前記各実施例において、ストレス試
験専用端子は、ボンディングパッドに限らず、ウェハ状
態でのバーンインに際して使用されるテスターの接触端
子に接触可能なものであればよく、例えばＴＡＢ（ｔａ
ｐｅ　　ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）技術で用
いられるバンプなどでもよい。

【００５５】また、前記実施例では、ＤＲＡＭチップに
ストレス試験専用パッドが設けられている場合を示した
が、ウェハ状態において任意数の複数個のＤＲＡＭチッ
プ領域毎にストレス試験専用端子を半導体ウェハ上に設
け、この端子を対応する複数個のＤＲＡＭチップ領域内
のダイオードにそれぞれ接続するための配線を例えばダ
イシングライン上に形成することにより、上記端子を任
意数の複数個のＤＲＡＭ領域で共用するようにしてもよ
い。

【００５６】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。

【００５７】

【発明の効果】上述したように本発明の半導体装置によ
れば、電圧ストレス試験用の少数の入力を用いて、行列
状に配置された複数個のＭＯＳトランジスタのうちの同
一行（あるいは列）のＭＯＳトランジスタに対して一斉
に電圧ストレスを印加でき、ＭＯＳトランジスタ群に対
するストレス加速効率を向上することができる。

【００５８】また、半導体メモリに対する不良のスクリ
ーニングに際しては、全てのまたは通常動作時に選択さ
れる本数以上の任意のワード線および／またはビット線
に一斉に所望の電圧ストレスを印加することが可能にな
る。従って、ワード線にＡＣ的またはＤＣ的に印加して
やることにより、通常より少ないサイクルでスクリーニ
ングを行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体メモリ装置の
一部を示すブロック図。

【図２】図１中のダイオードの相異なる構成例を示す断
面図。

【図３】同じく第２実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図４】同じく第３実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図５】同じく第４実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図６】同じく第５実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図７】同じく第６実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図８】同じく第７実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図９】同じく第８実施例に係る半導体メモリ装置の一
部を示すブロック図。

【図１０】同じく第９実施例に係る半導体メモリ装置の
一部を示すブロック図。

【符号の説明】

１０…メモリセル、１１…メモリセルのトランスファゲ
ート用トランジスタ、１２…メモリセルのキャパシタ、
ＢＬ１…ビット線、ＷＬ０１〜ＷＬ０４、ＷＬ１〜ＷＬ
４……ワード線、１３…ビット線プリチャージ用トラン
ジスタ、１４…ビット線プリチャージ電源線、１５…第
２のパッド、１６、１７…アドレスデコーダ、１８、１
９…ワード線駆動回路、２３…ワード線駆動用トランジ
スタ、２４…ノイズキラー用トランジスタ、２７…ＰＮ
ダイオード、２８…第１のパッド、３０…Ｐ型基板、３
１、３３、４２…Ｎ型拡散層領域、３２、４１、４３…
Ｐ型拡散層領域、４０…Ｎ型基板。

Claims

【特許請求の範囲】

【請求項１】　　行列状に配置された複数個のＭＯＳト
ランジスタと、同一行あるいは同一列のＭＯＳトランジ
スタに共通に接続される共通配線と、各行あるいは各列
の共通配線にそれぞれ一端側が接続されたダイオードと
、この各ダイオードの他端側の電位を制御することによ
り、全てのまたは通常動作時に選択される本数以上の任
意の前記共通配線に一斉に所望の電圧を印加する電圧印
加手段とを具備することを特徴とする半導体装置。
【請求項２】　　請求項１記載の半導体装置において、
前記共通配線は前記同一行あるいは同一列のＭＯＳトラ
ンジスタのゲートに接続された共通ゲート線であること
を特徴とする半導体装置。
【請求項３】　　行列状に配置された複数個のメモリセ
ルと、同一行のメモリセルに接続されたワード線と、同
一列のメモリセルに接続されたビット線と、前記各ワー
ド線に接続されたワード線駆動回路と、前記各ワード線
にそれぞれ一端側が接続されたダイオードと、この各ダ
イオードの他端側の電位を制御することにより、全ての
または通常動作時に選択される本数以上の任意の前記ワ
ード線に一斉に所望の電圧を印加する電圧手段とを具備
することを特徴とする半導体装置。
【請求項４】　　内部回路用の電源線および接地線と、
上記内部回路の特定の素子に接続され、前記内部回路用
の電源線あるいは接地線から分離されて設けられ、フロ
ーティング状態、または、通常動作で用いられない電位
が与えられた状態で使用される特定素子用の電源線ある
いは接地線とを具備することを特徴とする半導体装置。