KR100301271B1 - 반도체 집적 회로 장치 및 그 테스트 방법 - Google Patents

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Abstract

종래에 DRAM부 테스트의 불량 칩은 논리부 테스트에서 다시 테스트 대상으로 되어 테스트 시간의 증대를 초래함과 동시에, 그것이 논리 테스트에서 통과된 경우에는 어셈블리되어 최종 테스트로 보내져 더욱 비용을 증대시켰다.
본 발명에 따르면, 테스트 방법은 DRAM부(11)가 완전 양품(良品)인지의 여부를 판단하여, 불완전 양품으로 판정된 DRAM부에 용장 회로를 이용하면 양품으로 될 수 있는지를 판단하는 제 1 단계와, DRAM부가 불량품인 경우에 반도체 집적 회로 장치를 불량품으로 판정하여 불량 칩 인식용 회로부(2)에 불량 판단 데이터를 기입하는 제 2 단계와, 해당 불량 판단 데이터를 판독하여 논리부(12)의 테스트를 실행할 것인지를 판단하는 제 3 단계와, 이에 근거하여 논리부(12)의 테스트를 실행하는 제 4 단계와, 논리부(12)의 양품·불량품을 판단하는 제 5 단계로 이루어지는 것이다.

Description

반도체 집적 회로 장치 및 그 테스트 방법
본 발명은 반도체 집적 회로 장치의 테스트 방법에 관한 것으로, 특히 웨이퍼 테스트에 있어서의 LSI 칩 등의 반도체 집적 회로 장치의 양품·불량품을 판단하기 위한 테스트 흐름 및 그 테스트 흐름 실현을 위한 불량 인식 회로를 구비한 반도체 집적 회로 장치의 테스트 방법에 관한 것이다.
최근 멀티 미디어 기기의 분야에서는 디지탈 신호 처리에 따르는 고도의 데이터 처리를 위해 장치의 고성능화가 필요로 되고 있는 한편, 휴대화에 대응하기 위한 소형·저소비 전력화라고 하는, 지금까지의 반도체 제품으로서는 달성하기 곤란한 사양이 요구되고 있다. 이러한 요구에 대하여, 시스템의 저소비 전력화와 보드 면적 축소화의 목적으로부터 DRAM과 논리(logic)를 원 칩(one-chip)화한 DRAM 내장 논리 IC(이하, eRAM (embedded RAM)라고 함)등의 혼재(hybrid) IC를 개발하여 가는 방향에 있다. 여기서, 논리란 일반적으로 입력된 데이터를 논리 연산하여 출력하는 논리 회로를 말하고, eRAM의 논리에서는 논리 연산 도중의 연산 결과를 DRAM에 일단 저장하여, 그 저장한 연산 결과를 그 후에 인출하여 연산 처리하는 것이다.
이러한 혼재 IC를 제조하는 경우, 출하 전에 IC의 양품·불량품의 판별을 실행하기 위해 웨이퍼 테스트를 실행할 필요가 있다.
일반적으로, 웨이퍼 테스트에 있어서 불량이라고 판정된 칩은 잉크로 마킹되어 다음 공정의 어셈블리(assembly)로 진행되지만, 이 혼재 IC의 경우, 웨이퍼 테스트에 있어서 DRAM부, 논리부의 각각에 테스트를 실행할 필요가 있다. 그것은 범용 DRAM을 테스트하는 경우에 이용하는 테스터와 논리 IC를 테스트하는 테스터가 다른 것과 마찬가지로, 상기한 바와 같은 eRAM에 있어서도 DRAM부 혹은 논리부 각각을 테스트하기 위해서 별도의 테스터로 검사할 필요가 있다고 하는 이유때문이다.
여기서 DRAM부의 테스트, 논리부의 테스트를 실시할 때, 어느 한 쪽의 테스트가 종료한 단계에서 불량 칩에 잉크 마킹을 실시하면, 다음에 실시하는 다른쪽 테스트에 있어서 웨이퍼 테스트용 지그(a wafer zig)(프로브 카드)를 손상시킨다고 하는 문제가 발생하였다. 예를 들면 DRAM부의 테스트, 논리부의 테스트라고 하는 순서로 테스트하는 것을 고려하여 본다. 여기서 프로브 카드란, 그 일부인 침과 칩내의 패드를 접촉시켜 전기적 신호를 인가하여 테스트하는 것이다.
종래의 반도체 집적 회로 장치의 테스트 방법은 이상과 같이 구성되어 있기 때문에, DRAM부의 테스트에서 불량으로 판정된 칩은 일단 DRAM부 테스트용 테스터에서 잉크 마킹된다. 이 때, 잉크 마크가 지정한 위치로부터 어긋나 칩의 패드위까지 잉크가 흘러 버린 경우, 테스터를 바꿔 논리부 테스트를 실시할 때에 프로브 카드의 침 부분이 파손되어 버릴 위험성을 갖고 있다는 문제가 있었다.
또한, 한쪽의 테스트(DRAM부 테스트 혹은 논리부 테스트)에서 불량으로 판정된 칩은 잉크마킹되는 것만으로 시각적으로 인지할 수 있지만 현상태의 테스터에서는 그 잉크 마크를 인식하여, 불량 칩이 불량품이어서 테스트할 필요가 없다는 것을 판단할 수 없다. 그 때문에, 한쪽의 테스트에서 불량으로 판정된 칩에 대해서도 다른쪽의 테스트에서 다시 테스트 실행하는 것에 의해, 불필요한 테스트 시간을 필요로 하게 되어 테스트 시간이 길어진다고 하는 문제가 있었다.
원래, 논리 IC 혹은 범용 DRAM은 1 대의 테스터로 양호·불량을 판정하기 때문에 상기한 바와 같은 문제는 발생할 수 없다.
본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 웨이퍼 테스트 흐름(wafer test flow) 및 그 흐름을 실현하기 위한 불량 칩 인식부를 구비한 반도체 집적 회로 장치의 테스트 방법을 얻는 것이다.
도 1은 본 발명의 실시예 1에 의한 eRAM형 반도체 집적 회로 장치의 전체 구성의 일예를 도시하는 칩 레이아웃도,
도 2는 도 1의 반도체 집적 회로 장치에 있어서의 논리부 및 DRAM부에 각각 형성되는 P-MOS, N-MOS를 나타내는 개략적인 단면도,
도 3은 웨이퍼 기판상에 마련된 칩의 웨이퍼 테스트 순서의 일예를 나타내는 배치도,
도 4는 프로브 카드의 일예를 나타내는 구성도로서, 도 4a는 평면도, 도 4b는 사시도,
도 5a는 반도체 집적 회로 장치의 DRAM 셀의 구성의 일예를 나타내는 레이아웃도이고, 도 5b는 1개의 메모리 셀 구성도,
도 6은 용장 치환 회로와 메모리 셀 어레이의 관계를 나타내는 설명도,
도 7은 도 5에 있어서의 A부분의 메모리 셀 어레이의 구성도로서, 도 7a는 행 어드레스 도면, 도 7b는 열 어드레스 도면,
도 8은 퓨즈 소자부를 나타내는 회로도,
도 9는 퓨즈 회로 블럭의 확대도,
도 10은 퓨즈 소자의 종단면도,
도 11은 본 발명의 실시예 1에 의한 반도체 집적 회로 장치의 테스트 방법의 테스트 흐름도,
도 12는 본 발명의 실시예 1에 의한 반도체 집적 회로 장치의 DRAM부 테스트에서 실시되는 테스트 흐름도,
도 13은 본 발명의 실시예 1에 의한 반도체 집적 회로 장치의 논리부 테스트에서 실시되는 테스트 흐름도,
도 14는 본 발명의 실시예 2에 의한 불량 칩 인식용 회로부의 구성을 나타내는 회로도,
도 15는 본 발명의 실시예 3에 의한 불량 칩 인식용 회로부의 구성을 나타내는 회로도,
도 16은 본 발명의 실시예 4에 의한 불량 칩 인식용 회로부의 구성을 나타내는 회로도.
도면의 주요 부호에 대한 부호의 설명
1 : 반도체 기판 2 : 불량 칩 인식용 회로부
11 : DRAM부 12 : 논리부
31, 32, 32', 32" : 패드 33 : 불량 칩 인식용 퓨즈
53 : 용장용 퓨즈
본 발명에 관한 반도체 집적 회로 장치는, DRAM부와 논리부가 동일한 반도체 기판에 조립되어 상호 접속되어 있고, DRAM부의 테스트시에 해당 DRAM부가 용장 회로를 이용하더라도 양품화될 수 없다고 판단된 경우에 불량 데이터가 기입되는 불량 칩 인식용 회로부를 구비한 것이다.
본 발명에 관한 반도체 집적 회로 장치에서, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어 불량 칩 인식용 퓨즈 및 그 양단에 외부 접속되는 2 개의 패드를 갖는 것이다.
본 발명에 관한 반도체 집적 회로 장치에서, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어 불량 칩 인식용 퓨즈 및 그 양단에 각각 외부 접속되는 2 개의 패드를 갖고 있고, 그 양단 중 한쪽이 칩내에서 전원 배선에 접속되며, 다른쪽이 패드에 접속되는 것이다.
본 발명에 관한 반도체 집적 회로 장치에서, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어 불량 칩 인식용 퓨즈 및 그 양단에 각각 외부 접속되는 2 개의 패드를 갖고 있고, 그 양단 중 한쪽이 칩내에서 GND 배선에 접속되며, 다른쪽이 패드에 접속되는 것이다.
본 발명에 관한 반도체 집적 회로 장치에서, DRAM부에는 용장용 퓨즈가 포함되며, 해당 용장용 퓨즈와 불량 칩 인식용 퓨즈가 동일 재료로 이루어지는 것이다.
본 발명에 관한 반도체 집적 회로 장치는, 용장용 퓨즈와 불량 칩 인식용 퓨즈가 동일 공정으로 형성된 동일 재료로 이루어지는 것이다.
본 발명에 관한 반도체 집적 회로 장치의 테스트 방법은 DRAM부가 완전 양품인지 여부를 판단하여 불완전 양품인 경우에 상기 용장 회로를 이용하면 양품으로 되는지 여부를 판단하는 제 1 단계와, 제 1 단계에 있어서 불량품으로 판단된 경우에 불량 칩 인식용 회로부에 반도체 집적 회로 장치가 불량품인 것으로 판정하여 불량 판단 데이터를 기입하는 제 2 단계와, 불량 칩 인식용 회로부의 불량 판단 데이터를 판독하여 논리부의 테스트를 실행할 것인지 여부를 판단하는 제 3 단계와, 제 3 단계에 있어서 상기 논리부의 테스트를 실행한다고 판단한 경우에 논리부의 테스트를 실행하는 제 4 단계와, 논리부의 양품·불량품을 판단하는 제 5 단계를 구비한 것이다.
본 발명에 관한 반도체 집적 회로 장치의 테스트 방법은 제 2 및 제 5 단계에 있어서 불량품으로 판단된 반도체 집적 회로 장치에 대하여 불량품 마크를 부여하는 제 6 단계를 더 구비한 것이다.
본 발명에 관한 반도체 집적 회로 장치의 테스트 방법에서, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어 불량 칩 인식용 퓨즈 및 그 양단에 각각 외부 접속되는 2개의 패드를 갖고 있고, 제 2 단계에 있어서의 불량 판단 데이터를 기입할 때에는 불량 인식용 퓨즈의 절단을 실행하며, 제 3 단계에 있어서의 불량 판단 데이터를 판독할 때에는 2개의 패드간에 전류가 흐르는지 여부에 의해 판정하는 것이다.
본 발명에 관한 반도체 집적 회로 장치의 테스트 방법은 불량 인식용 퓨즈의 절단은 레이저 트리밍(laser trimming)에 의해 실행되는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시의 일예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 eRAM형 반도체 집적 회로 장치의 전체 구성의 일예를 도시한 칩 레이아웃도로서, 도면에 있어서, (1)은 반도체 기판, (2)는 불량 칩 인식용 회로부, (11)은 DRAM부, (12)는 논리부이다. P1 및 P2는 논리부(12)로의 신호 입력을 가능하게 하며, 또한 논리부(12)로부터의 신호 출력을 가능하게 하는 패드이고, P3은 DRAM부(11)에만 신호 입력을 가능하게 하는 패드이다. 또한, 도면 중 VDD 및 VSS는 각각 논리용 전원 패드 및 접지 전위 패드이고, DVDD 및 DVSS는 각각 DRAM부용 전원 패드 및 접지 전위 패드이다. 상기 패드 중 P2, P3, VDD, VSS, DVDD, DVSS는 후술하는 DRAM부 테스트를 실시하는 데에 있어서 필요한 패드이고, 논리부 테스트에서는 상기 모든 패드를 필요로 한다. 즉, DRAM부 테스트에 있어서는 반드시 모든 패드를 필요로 하는 것은 아니다.
도 2는 도 1의 반도체 집적 회로 장치에 있어서의 논리부 및 DRAM부에 형성되는 P-MOS, N-MOS를 나타내는 개략적인 단면도로서, 도면에 있어서, (61)은 p형의 반도체 기판, (62)는 P 웰 영역, (63)은 N 웰 영역, (64)는 하부(bottom) N 웰 영역, (65)는 N 웰의 월(wall) 영역, (66)은 게이트 전극, (67)은 P-MOS 트랜지스터의 소스 또는 드레인, (68)은 N-MOS 트랜지스터의 소스 또는 드레인이다. 왼쪽 DRAM부의 기판 전위는 DRAM 회로내에서 발생하여 인가되는 VBB 전위(네가티브 전위)이기 때문에, 오른쪽 논리부와는 하부 N 웰 영역(64)과 N 웰의 월 영역(65)에서 전기적으로 분리된다. 즉, 본 반도체 집적 회로 장치에서는 소위 3중 웰(triple well) 구조를 형성하고 있고, 이에 따라 DRAM부와 논리부간의 상호 간섭을 억제할 수 있다.
도 3은 웨이퍼 기판상에 만들어진 칩의 웨이퍼 테스트 순서의 일예를 도시한 도면으로서, 도면에 있어서 (1∼n)은 칩 번호이고, 웨이퍼 테스트의 순서는 이 웨이퍼의 최상측 행의 좌단에서 시작되어 오른쪽 방향을 향하여 진행해 가며, 그 행이 종료되면 아래 행의 좌단으로 이행하여 마찬가지로 진행해 가서, n번째의 칩에서 종료된다.
도 4a, 도 4b는 각각 프로브 카드의 일예의 평면도, 사시도로서, (21)은 프로브 침, (22)는 카드 기판이다. 프로브 침(21)의 카드 기판(22)의 내측 선단부는 패드 P1∼P3과 접촉하여 도통 상태로 되고, 그 외측 선단부를 거쳐서 DRAM 내지 논리 테스터와 접속한다.
도 5a, 도 5b는 각각 DRAM 셀의 구성의 일예를 도시하는 레이아웃도와 1개의 메모리 셀 구성도이다. 도 6은 용장 치환 회로와 메모리 셀 어레이의 관계를 도시하는 설명도이다. 도 7a, 도 7b는 도 5a의 메모리 셀 어레이의 A부분에 있어서의 메모리 셀의 구성을 나타내는 레이아웃도로서, 각각 행 어드레스와 열 어드레스를 도시하는 것이다.
도면에 있어서 (5)는 노우스 밴드(north band)라고 불리는 제 1 제어용 회로 블럭, (6)은 사우스 밴드(south band)라고 불리는 제 2 제어용 회로 블럭, (7)은 용장 회로를 제어하는 용장 제어 회로와, 그것에 치환하기 위한 퓨즈를 포함하는 중앙(center) 블럭, (8)은 DRAM으로 이루어지는 메모리 셀 어레이 블럭, (71)은 퓨즈 회로 블럭이다. 또한, (41)은 메모리 셀 어레이, (42)는 용장 치환 회로, (43)은 비트 라인과 접속하는 열 디코더, (44)는 용장용 비트 라인과 접속하는 용장용 열 디코더, (45)는 워드선과 접속하는 행 디코더, (46)은 용장 워드선과 접속하는 용장용 행 디코더, A0∼An은 어드레스 신호이다. (47, 48)은 용장용 메모리 셀이다. WL0∼WL255는 256개의 로우 라인(row line), SWL0∼SWL3은 4개의 스페어 로우 라인(spare row line), CSL은 32개의 컬럼 라인(column line), SCSL은 스페어 컬럼 라인(spare column line)이다.
도 8은 용장 치환 회로(42)에 포함되며, 각각 퓨즈 소자 H1∼Hn을 거쳐서 드레인측이 접속하고, 소스측이 접지와 접속하는 트랜지스터 TR0∼TRn의 퓨즈 소자부를 도시하는 회로도이다.
예를 들면, 어드레스 신호 A0이 용장 치환 회로(42)에 입력되어, 일치 불일치 회로를 거쳐 어드레스 신호 A0과 일치하면 용장 치환되도록 미리 프로그램된 어드레스 기억부를 거쳐서 치환 신호가 송출된다. 즉, 어드레스 기억부에 있어서의 퓨즈 소자 H0이 레이저 트리밍되어 도통 상태로 도통되지 않으면, 어드레스 신호 A0에 의해 트랜지스터 TR0의 게이트가 H 레벨로 되어도 드레인측의 전위가 하강하지 않기 때문에 용장되는 것으로 인식되며, 이에 따라 치환 신호가 송출되어, 행디코더측에서는 용장용 행 디코더(46)가 활성화되고, 한편, 열 디코더에서도 마찬가지로 용장용 열 디코더(44)가 활성화된다. 이에 따라, 메모리 셀 어레이(41)의 불량 개소가 용장용 메모리 셀(47, 48)에 의해 치환되어, 용장 양호화된 것으로 된다.
또한, 도 9는 퓨즈 회로 블럭(71)의 확대도로서, 복수개의 메모리 셀 어레이가 있는 메모리 셀의 용장 치환 회로(42)로 되는 것이다.
도 10은 용장 회로에서 이용되는 퓨즈 소자의 종단면도로서, 도면에 있어서 (51)은 반도체 기판, (52)는 산화막 등의 절연층, (53)은 용단되어야 할 퓨즈의 구성 개소로서, 폴리사이드 내지 다결정 실리콘층 등으로 이루어지는 용장용 퓨즈, (54)는 패시베이션막(passivation film), (55, 56)은 양쪽 모두 알루미늄 등의 금속 배선으로서, 각각이 독립한 패드와 접속되어 있다. 이 퓨즈 소자는 용장용 퓨즈(53)를 향하여 레이저 빔을 화살표 방향으로 조사하여 용단함으로써 레이저 트리밍을 종료한다.
또한, 이 퓨즈 소자는 상기의 퓨즈 회로 블럭(71)에서 이용되는 용장용 퓨즈 혹은 후술하는 불량 칩 인식용 퓨즈에 적용된다.
DRAM부 테스트에서는 그 동작 확인을 위해 범용 DRAM에서 실행하는 것과 마찬가지의 테스트 항목, 예를 들면 마치(March) 혹은 체커(Checker) 테스트 등을 실시한다. 여기서, 마치 테스트란, 예를 들면 전체 메모리에 0데이터를 기입하고, 0이라고 하는 기억 내용을 전부 판독하여 0이면 합격으로 하는 테스트이다. 또, 체커 테스트란, 예를 들면 격자형상의 소정 패턴에 근거하여 전체 메모리에 0, 1 데이터를 기입하고 그 기억 내용을 판독하여, 그 기입된 패턴과 일치하는지 여부를 조사하는 테스트이다. 또한, 범용 DRAM에서 실행하는 것과 마찬가지로, 이 반도체 집적 회로 장치에 있어서 DRAM 회로내에 마련한 용장 회로(상기 스페어 로우 라인, 스페어 컬럼 라인)를 사용하여 상태가 좋지 않은 회로와 치환하여, 양품의 취득율, 즉 양품률을 향상시키기 위한 공정 흐름을 실시하고 있다.
한편, 논리부 테스트에서는 그 회로 동작 확인을 위해 기능 테스트(function test) 혹은 개개의 셀의 특성 확인을 위해 직류 테스트를 실시한다. 이에 부가하여, 논리부 테스트에 있어서는, DRAM부에서의 신호 처리로 들어 가기 때문에, DRAM 셀을 포함하는 전체적인 기능 테스트를 실시한다. 여기서, 기능 테스트란 논리 회로에 어떤 입력 데이터를 넣었을 때에 그 연산 결과가 기대값과 일치하는지 여부를 조사하는 테스트이다.
DRAM 테스터에서 테스트하는 항목은 여러분야에 걸쳐 있는데, 여기에서는 상술한 마치, 체커 패턴의 2항목의 테스트를 실시하여, 양품·불량품의 판정을 실시하는 것을 예로 들어 설명한다.
도 11에 있어서의 단계 1(ST1)은 DRAM 셀 동작 확인을 위한 것으로, 마치 테스트와 체커 테스트를 실시한다. 여기서, 이들 테스트에서는 도 3에서 도시한 바와 같이 웨이퍼상의 칩에 대하여, (1, 2, 3, … n)이라는 순서로 실시해 간다.
다음에 이 실시예 1에 의한 반도체 집적 회로 장치의 테스트 방법에 대하여 도면과 함께 설명한다.
도 11은 이 테스트 방법을 나타내는 테스트 흐름 전체도로서, 도 12는 이 테스트 방법에 의한 DRAM부의 테스트 흐름도, 도 13은 이 테스트 방법에 의한 논리부의 테스트 흐름도이다.
DRAM부 테스트에서는 그 동작 확인을 위해 범용 DRAM에서 실행하는 것과 마찬가지의 테스트 항목, 예컨대 마치(March) 테스트 혹은 체커(Checker) 테스트 등을 실시한다.
도 11의 단계 1 내지 단계 3에서는 마치 테스트와 체커 테스트 등이 DRAM 테스터에 의해 실행되는 것이지만, 이것을 상세히 설명하기 위해서 도 12를 참조하면, 우선 마치 테스트를 실시하여(ST11), 이것을 통과하면 체커 테스트로 진행하고(ST14), 반면 이것이 불량이면 고장 부분(fail location)을 건너뛰고 테스트를 실시하여(ST15), 이 테스트 결과가 리페어(repair), 즉 용장 가능한지의 여부를 해석한다(ST22). 리페어가 가능하면 불량 어드레스를 취입하고(ST23), 리페어가 불가능하면 불량 칩 코드 발생 단계(ST35)를 거쳐서 칩 번호 참조 단계 (ST34)로 진행한다.
다음에 체커 테스트를 실시하여(ST14), 이것을 통과하면 리페어 코드 발생 단계로 진행하고, 필요하면 이 리페어 코드가 레이저 트리밍 장치(도시하지 않음)에 보내진다(ST31). 한편 체커 테스트가 불량이면 고장 부분을 건너뛰고 테스트를 실시하여(ST15), 이 테스트 결과가 리페어, 즉 용장 가능한지의 여부를 해석한다(ST22). 리페어가 가능하면 불량 어드레스를 취입하고(ST23), 리페어가 불가능하면 불량 칩 코드 발생 단계(ST35)를 거쳐서 칩 번호 참조 단계 (ST34)로 보내진다. 또한, (ST31)에서 「리페어 사용 없음」이라고 판정되었으면 「DRAM부 양품」으로 판정되어 (ST33)으로 보내지고, 「리페어 사용 있음」이라고 판정되었으면 「DRAM부 용장 양품」으로 판정되어 (ST32)로 보내지며, 칩 번호 참조 단계 (ST34)로 보내진다. 이 (ST34)에서 웨이퍼 칩 수인 n에 도달하면 다음 웨이퍼의 검사로 이동한다.
이 DRAM부 테스트 흐름 결과에 의하면 이하의 다섯 가지의 케이스 결과를 고려할 수 있다.
케이스 1 : 마치, 체커 테스트 모두 통과하는 칩.
케이스 2 : 마치 테스트를 실시하였을 때에, 불량이지만 불량 어드레스를 용장 회로를 이용하여 치환하면 양품으로 된다고 판정한 후, 체커를 실시하여 통과한 칩.
케이스 3 : 마치 테스트를 실시하였을 때에, 불량으로서 불량 어드레스를 용장 회로를 이용하더라도 치환 불가능한 칩.
케이스 4 : 마치 테스트는 통과, 체커 테스트에서 불량인데 불량 어드레스를 용장 회로를 이용하여 치환하면 통과한다고 판정된 칩.
케이스 5 : 마치 테스트는 통과, 체커 테스트에서 불량이지만, 불량 어드레스를 용장 회로를 이용하더라도 치환 불가능한 칩.
여기서, 케이스 3과 케이스 5의 경우에 불량 칩으로 판정된다.
상기 다섯 가지의 케이스 중 케이스 2 및 케이스 4의 칩은 도 11의 플로우 차트의 레이저 트리밍 장치에서, 단계 4에서 DRAM 회로내에 마련한 퓨즈 중 어느 퓨즈를 절단하여 용장 치환할 것인가를 계산하고, 그 계산 결과, 즉 리페어 코드를 발생시켜(ST31), 이것이 레이저 트리밍 장치에 보내진다.
또한, 동시에 케이스 3과 케이스 5의 불량 칩은 칩내에 마련한 불량 칩 인식용 회로부(2)에 포함되는 불량 칩 인식용 퓨즈를 절단하기 위한 불량 칩 코드를 발생시켜(ST35), 이것이 레이저 트리밍 장치에 보내진다.
DRAM 테스터에서 기억된 퓨즈 절단의 정보는 이렇게 하여 도 11에 도시하는 바와 같이 레이저 트리밍 장치에 취입된다. 그러므로, 상술한 다섯 가지의 케이스에 대응하여 각각 용장 회로로의 치환를 위한 용장용 퓨즈(53)를 절단하는 것, 혹은 불량 칩 인식용 회로의 불량 칩 인식용 퓨즈(33)를 절단하는 것을 실시한다.
다음에 도 11에 도시하는 바와 같이 논리부 테스트에 있어서, 우선 그 대상 칩이 DRAM부 테스트에서 불량품(케이스 3 및 케이스 5)인지 양품인지를 판정한다(단계 5'). 이 단계 5'에서의 판정 방법은 후술하는 실시예 2로부터 실시예 4에 나타내는 바와 같으며, 불량 칩 인식용 퓨즈(33)가 절단되어 있는지 연결되어 있는지를 전기적으로 판정하는 것이다.
단계 5'에서 양품이면 논리부 동작 확인을 위한 테스트(단계 5)로 진행하여 속행하고, 불량이면 그 시점에서 대상 칩의 테스트를 종료하여 다음 칩의 테스트를 개시한다.
단계 5에서는 논리부 동작 확인을 위해 기능 테스트 및 직류 테스트를 실시한다. 단계 5'와 단계 5는 논리부 테스트를 위한 한개의 테스트 프로그램 중에 조립되어 있다. 도 13에 그 예를 플로우 차트로 나타낸다.
도 11에서 도 13에 도시한 바와 같이 단계 5' 및 단계 5를 한 장의 웨이퍼상의 모든 칩에 있어서 반복하고, 테스트가 종료한 시점에서 불량 칩에는 잉크 마크를 실시한다.
이상과 같이, 본 실시예 1에 의하면 eRAM형 반도체 집적 회로 장치는 DRAM 테스트, 논리부 테스트와 2대의 테스터를 이용하여 테스트할 필요가 있으며, 본 실시예 1에 있어서의 테스트 흐름을 이용하지 않은 경우, 즉 도 11에 있어서 단계 4' 및 단계 5' 가 없으면 DRAM부 테스트에서 불량으로 판별된 칩은 논리부 테스트에서 테스트 대상의 칩으로 간주되고, 한 장의 웨이퍼상 모든 칩이 테스트되게 되어, 불필요한 테스트 시간이 발생하게 된다. 이것은 DRAM 테스트에서 불량으로 되더라도 논리 테스트에서 양품으로 판정된 경우, 불량 칩이 다음 공정인 어셈블리 공정으로 흘러 가는 것을 의미하며, 불필요한 비용을 증대시키는 결과가 된다.
이 반도체 집적 회로 장치의 웨이퍼 테스트 흐름에 의하면, DRAM부 테스트 불량 칩에 대해서는 논리부 테스트에 있어서 기능 테스트 및 직류 테스트를 실시하지 않고 테스트 종료로 되어 테스트 시간의 단축이 이루어진다고 하는 효과를 얻을 수 있다.
(실시예 2)
도 14는 불량 칩 인식용 회로부(2)의 구성을 나타내는 회로도이다. 도면에 있어서, (31)은 2개의 패드중의 한쪽을, (32)는 다른쪽 패드를 도시한다. (33)은 양쪽 패드로부터 배선에 의해 접속된 불량 칩 인식용 퓨즈를 도시한다. 또한, (34)는 패드(31, 32) 중 어느 한쪽에 접촉하는 웨이퍼 테스트용 프로브(침)의 하나이며(도 4 참조), (35)는 다른쪽 패드에 접촉하는 또 하나의 프로브, (36)은 전류 계측기, 즉 전류계이다. 웨이퍼 테스트용 프로브는 임의의 전압을 인가할 수 있고, 이 경우에는 패드(31, 32)의 한쪽은 전원 배선에 접속하고, 다른쪽은 접지, 즉 GND 배선에 접속한다.
이 불량 칩 인식용 퓨즈(33)는, 상술한 도 8에서도 설명한 바와 같은 종단면도와 유사한 구성을 갖는 것으로, 폴리사이드 내지 다결정 실리콘 등으로 구성되고, 용장용 퓨즈(53)와 동일 공정으로 형성되며, 동일 소재로 구성할 수 있는 것이다.
불량 칩 인식용 퓨즈(33)는 일종의 저항으로 생각하면, 상술한 바와 같이 2개의 패드(31, 32) 사이에 끼워진 저항을 흐르는 전류를 계측하는 것으로 되어, 불량 칩 인식용 퓨즈(33)가 끊어져 있는지, 연결되어 있는지를 직류적으로, 즉 DC 테스트 방법에 의해 판별하는 것이다. 여기서, DC 테스트란 입력 버퍼의 특성을 조사하는 경우에는, 예컨대 풀업(pull-up)의 저항을 가진 입력 버퍼에 대해서는 그 근사값이 규격대로인가를 보는 것이며, VOH, VOL이라는 것이 있어, 출력 버퍼에 대하여 출력 전류값, 전압값이 규격대로 나가고 있는지의 여부를 보는 것이다. 요컨대, 패드에 흘러 들어가는 것 내지는 제거되는 직류값이 소정값인가를 보는 것이다.
상기한 바와 같이, 불량 칩 인식용 퓨즈(33)는 용장용 퓨즈(53)와 함께 동일 공정, 동일 재료로 형성될 수 있는 것이기 때문에, 용장 회로로의 치환를 위한 용장용 퓨즈(53)의 절단과, 불량 칩 인식용 퓨즈(33)를 동일 조건, 즉 동일 레이저 트리밍 장치를 사용하여 절단할 수 있는 것이다.
이상과 같이, 본 실시예 2에 의하면, 실시예 1에서 나타낸 테스트 흐름을 실현할 수 있기 때문에 웨이퍼 테스트 전체의 테스트 시간을 단축할 수 있어, 상술한 바와 같은 효과를 얻을 수 있다.
(실시예 3)
도 15는 불량 칩 인식용 회로부(2)의 다른 구성을 나타내는 회로도이다. 도면에 있어서, (31)은 불량 칩 인식용 회로부의 구성 요소로서 새롭게 마련한 패드, (32')는 사전에 필요했던 전원용 패드, 즉 내부의 논리 회로 블럭(37)에 전원 공급하는 패드, (36)은 전류계이다. (33)은 한쪽 단부가 불량 칩 인식용 회로부로서 새롭게 마련한 패드와 접속되고, 다른쪽 단부가 칩내에서 전원 배선과 접속된 퓨즈를 도시한다. 또한, (34) 및 (35)는 패드(31, 32')에 접촉하는 웨이퍼 테스트용 프로브(침)의 하나이다.
도 15의 회로 구성은 불량 칩 인식용 회로부(2)의 칩 외부로부터의 전원 공급을 칩 내부의 논리 회로 블럭(37)으로부터 수신하는 것으로, 실시예 2의 것과 실질적으로 등가이고, 2개의 패드(31, 32') 사이에 인가된 일종의 저항에 흐르는 전류를 측정함으로써 퓨즈가 절단되어 있는지 연결되어 있는지를 판별하는 것이다.
이상과 같이, 이 실시예 3에 따르면, 실시예 1의 테스트 흐름을 실현할 수 있기 때문에 웨이퍼 테스트 시간의 단축을 도모할 수 있으며, 또한 불량 칩 인식용 퓨즈의 한쪽 단부를 칩 내부에서 전원 배선과 접속함으로써 패드의 삭감이 가능하다고 하는 효과를 얻을 수 있다.
(실시예 4)
도 16은 불량 칩 인식용 회로부(2)의 다른 구성을 나타내는 회로도이다. 도면에 있어서 (31)은 불량 칩 인식용 회로로서 새롭게 마련한 패드, (32")는 사전에 필요했던 GND용 패드, 즉 내부의 논리 회로 블럭(37)에 접지(GND) 전위를 공급하는 패드, (36)은 전류계이다. (33)은 한쪽이 불량 칩 인식용 회로로서 새롭게 마련한 패드와 접속되고, 다른쪽이 칩내에서 GND 배선과 접속된 퓨즈를 나타낸다. 또한, (34, 35)는 패드(31, 32") 에 각각 접촉하는 웨이퍼 테스트용 프로브(침)의 하나이다.
도 16의 회로 구성은 불량 칩 인식용 회로부(2)의 칩 외부로부터의 접지 전위 공급을 칩 내부의 논리 회로 블럭(37)으로부터 수신하는 것으로, 실시예 2와 등가이며, 저항에 흐르는 전류를 계측함으로써 퓨즈가 절단되어 있는지, 연결되어 있는지를 판별하는 것이다.
이상과 같이, 본 실시예 4에 의하면, 실시예 1의 테스트 흐름을 실현할 수 있기 때문에 테스트 시간의 단축을 도모할 수 있으며, 또한 불량 칩인식용 퓨즈의 한쪽 단부를 칩 내부에서 GND 배선과 접속함으로써 패드 수의 삭감이 가능하다고 하는 효과를 얻을 수 있다.
이상과 같이, 본 발명에 따르면, DRAM부의 테스트시에 불량 칩 인식용 회로부는 DRAM부가 용장 회로를 이용하더라도 양품화할 수 없다고 판단된 경우에 불량 데이터가 기입되도록 구성하였기 때문에, 논리부 테스트의 전(前)단계에서 이 불량 데이터를 인식하면, DRAM부 테스트에서 불량이라고 판별된 칩은 논리부 테스트를 실행하지 않고 테스트 종료를 할 수 있기 때문에, 불필요한 테스트 시간을 삭감할 수 있는 효과가 있다.
또한 DRAM부 테스트에서 불량으로 되더라도 논리부 테스트에서 양품으로 판정된 경우에 다음 공정인 어셈블리 공정으로 흘러가 버리는 일이 없게 되어, 불필요한 비용을 삭감할 수 있는 효과가 있다.
본 발명에 따르면, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어, 불량 칩 인식용 퓨즈 및 그 양단부에 각각 외부 접속되는 2개의 패드를 갖도록 구성하였기 때문에, 불량 칩 인식용 퓨즈는 일종의 저항으로 간주할 수 있으므로, 2개의 패드 사이의 저항에 흐르는 전류를 계측함으로써, 불량 칩 인식용 퓨즈가 절단되어 있는지 연결되어 있는지를 판별할 수 있으므로, 상기 논리부 테스트를 실행하지 않고서 테스트를 할 수 있기 때문에, 상기한 바와 같은 불필요한 테스트 시간 및 비용을 삭감할 수 있는 효과가 있다.
본 발명에따르면, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어, 불량 칩 인식용 퓨즈 및 그 양단부에 각각 외부 접속되는 2개의 패드를 갖고 있고, 그 양단부의 한쪽이 칩내에서 전원 배선에도 접속되고, 다른쪽이 단순히 패드에 접속되도록 구성하였기 때문에, 상기와 마찬가지의 효과를 얻을 수 있음과 동시에 패드 수를 삭감할 수 있는 효과가 있다.
본 발명에 따르면, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어, 불량 칩 인식용 퓨즈 및 그 양단부에 각각 외부 접속되는 2개의 패드를 갖고 있으며, 그 양단부의 한쪽이 칩내에서 GND 배선에도 접속되고, 다른쪽이 단순히 패드에 접속되도록 구성하였기 때문에, 상기와 마찬가지의 효과를 얻을 수 있음과 동시에 패드 수를 삭감할 수 있는 효과가 있다.
본 발명에 따르면, DRAM부에는 용장용 퓨즈가 포함되고, 해당 용장용 퓨즈와 불량 칩 인식용 퓨즈가 동일 재료로 만들어지도록 구성하였기 때문에, 양쪽의 퓨즈를 동일 공정으로 절단할 수 있으므로 공정 절감에 기여할 수 있는 효과가 있다.
본 발명에 따르면, 용장용 퓨즈와 불량 칩 인식용 퓨즈가 동일 공정으로 형성된 동일 재료로 만들어지도록 구성하였기 때문에, 공정 수의 절감에 기여할 수 있는 효과가 있다.
본 발명에 따르면, 제 2 단계는 제 1 단계에 있어서 불량품으로 판단된 경우에 불량 칩 인식용 회로부에 반도체 집적 회로 장치가 불량품인 것으로 판정하여 불량 판단 데이터를 기입하고, 제 3 단계는 불량 칩 인식용 회로부의 불량 판단 데이터를 판독하여, 논리부의 테스트를 실행할 것인지 여부를 판단하며, 제 4 단계는 제 3 단계에 있어서 상기 논리부의 테스트를 실행한다고 판단한 경우에 논리부의 테스트를 실행하도록 구성하였기 때문에, 제 4 단계에서 불필요한 논리부의 테스트를 실행할 필요가 없어질 뿐만 아니라, 테스트 종료 후의 어셈블리 공정에 DRAM부 테스트가 불량으로 되어 논리부 테스트에서 양품으로 판정된 불량 칩이 다음 공정으로 진행하지 않기 때문에, 불필요한 테스트 시간을 삭감할 수 있음과 동시에 불필요한 공정 비용을 삭감할 수 있는 효과가 있다.
본 발명에 의하면, 제 2 및 제 5 단계에 있어서 불량품으로 판단된 반도체 집적 회로 장치에 대하여 불량품의 마크를 부여하는 제 6 단계를 더 구비하도록 구성하였기 때문에, DRAM부의 테스트 후에 불량품에 마크를 부여할 필요가 없게되므로, 마크가 잉크 마크 등으로 부여된 경우에는, 위치의 어긋남에 의해 칩의 패드위까지 흘렀을 때에, 논리부 테스트를 실시할 때의 프로브 카드의 침 부분이 파손되는 것을 방지하는 효과가 있다.
본 발명에 의하면, 불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되어 불량 칩 인식용 퓨즈 및 그 양단부에 각각 외부 접속되는 2개의 패드를 갖고 있고, 제 2 단계에 있어서의 불량 판단 데이터를 기입할 때에는 불량 인식용 퓨즈의 절단을 행하며, 제 3 단계에 있어서의 불량 판단 데이터를 판독할 때에는 2개의 패드 사이에 전류가 흐르는지의 여부에 의해 판정하도록 구성하였기 때문에, 상기와 마찬가지의 프로브 카드 침 파손 방지의 효과가 있다.
본 발명에 의하면, 불량 인식용 퓨즈의 절단은 레이저 트리밍에 의해 실행되도록 구성하였기 때문에, 이 절단을 용장 회로부에 포함되는 용장용 퓨즈와 동시에 실행할 수 있으므로, 공정 비용을 삭감할 수 있는 효과가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. DRAM부와 논리부가 동일한 반도체 기판에 내장되어 상호 접속된 반도체 집적 회로 장치에 있어서,
    상기 DRAM부의 테스트시에 상기 DRAM부가 용장 회로를 이용하더라도 양품화될 수 없다고 판단된 경우에 불량 데이터가 기입되는 불량 칩 인식용 회로부를 포함한 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    불량 칩 인식용 회로부는 반도체 기판의 표면에 형성되고, 불량 칩 인식용 퓨즈 및 그 양단부에 각각 외부 접속되는 2개의 패드를 갖고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. DRAM부와 논리부가 동일한 반도체 기판에 내장되어 상호 접속된 반도체 집적 회로 장치에서, 상기 DRAM부의 테스트시에 상기 DRAM부가 용장 회로를 이용하더라도 양품화될 수 없다고 판단된 경우에 불량 데이터가 기입되는 불량 칩 인식용 회로부를 포함한 것을 특징으로 하는 반도체 집적 회로 장치의 테스트 방법에 있어서,
    DRAM부가 완전 양품인지 여부를 판단하여 불완전 양품인 경우에 상기 용장 회로를 이용하면 양품으로 되는지의 여부를 판단하는 제 1 단계와,
    상기 제 1 단계에 있어서 불량품으로 판단된 경우에 상기 반도체 집적 회로 장치가 불량품인 것으로 판정하여 불량 칩 인식용 회로부에 불량 판단 데이터를 기입하는 제 2 단계와,
    상기 불량 칩 인식용 회로부의 불량 판단 데이터를 판독하여, 논리부의 테스트를 실행할 것인지 여부를 판단하는 제 3 단계와,
    상기 제 3 단계에 있어서 상기 논리부의 테스트를 실행한다고 판단한 경우에 논리부의 테스트를 실행하는 제 4 단계와,
    상기 논리부의 양품·불량품을 판단하는 제 5 단계를 포함한 반도체 집적 회로 장치의 테스트 방법.
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