KR0142509B1 - 용장 메모리용 억세싱 시스템을 갖는 반도체 메모리 장치 - Google Patents

용장 메모리용 억세싱 시스템을 갖는 반도체 메모리 장치

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KR0142509B1
KR0142509B1 KR1019940025764A KR19940025764A KR0142509B1 KR 0142509 B1 KR0142509 B1 KR 0142509B1 KR 1019940025764 A KR1019940025764 A KR 1019940025764A KR 19940025764 A KR19940025764 A KR 19940025764A KR 0142509 B1 KR0142509 B1 KR 0142509B1
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가네꼬 히사시
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Abstract

반도체 메모리 장치는 불량 정규 메모리 셀에 대한 억세스를 구별하여 불량 정규 메모리 셀을 용장 메모리 셀(12)로 대체하며, 용장 데이타 억세싱 유니트(18)는 센스 증폭 회로(15a/15b)를 제어하여 불량 정규 메모리 셀의 어드레스를 표시하는 정보 신호를 발생하며, 어드레스 기억용 용장 회로(16a)는 외부 어드레스 비트가 불량 정규 메모리의 어드레스를 표시할때, 출력 회로(19)가 정보 신호를 출력하는 것을 허용하며, 이것에 의해 회로 배치가 단순해진다.

Description

용장 메모리용 억세싱 시스템을 갖는 반도체 메모리 장치
제1도는 반도체 메모리 장치에 기억된 용장 정보를 위해 종래기술에 따라 내장된 억세싱 시스템을 나타내는 도면.
제2도는 본 발명에 따른 반도체 메모리 장치의 구성을 나타내는 도면.
제3도는 반도체 메모리 장치에 내장된 제1컬럼 어드레스 디코더의 논리 회로를 나타내는 도면.
제4도는 반도체 메로리 장치에 내장된 제2컬럼 어드레스 디코더의 논리 회로를 나타내는 도면.
제5도는 반도체 메모리 장치에 내장된 용장 회로의 논리 구성을 나타내는 도면.
제6도는 반도체 메모리 장치에 내장된 용장 데이타 억세싱 시스템의 논리 회로를 나타내는 도면.
제7도는 본 발명에 다른 반도체 메모리 장치의 구성을 나타내는 도면.
제8도는 반도체 메모리 장치에 내장된 제1컬럼 어드레스 디코더 유니트의 구성을 나타내는 도면.
제9도는 반도체 메모리 장치에 내장된 제2컬럼 어드레스 디코더 유니트의 구성을 나타내는 도면.
제10도는 반도체 메모리 장치에 내장된 용장 회로의 구성을 나타내는 도면.
제11도는 게이트 제어 신호 발생용 반도체 메모리 장치에 내장된 논리 회로를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1c:테스트 신호 발생기 13:로우 어드레스 디코더 유니트
15a, 15b:센스 증폭 회로 17:버퍼 회로
19:출력 회로
본 발명은 용장성(redundancy)을 갖는 반도체 메모리 장치에 관한 것으로, 특히 용장 정보(redundant information)용 내장 억세싱 시스템을 갖는 반도체 메모리 장치에 관한 것이다.
용장 기술은 반도체 메모리 장치에 적용되며, 불량 제품을 거절로부터 구제한다. 용장 기술의 대표적인 예는 용장 메모리 셀 그룹을 준비하여, 정규 메모리 셀중 불량 로우(row) 또는 컬럼(column)이 용장 메모리 그룹중 하나로 대체되는 것이다. 불량 로우 또는 컬럼이 어드레스될때, 반도체 메모리 장치에 내장된 어드레싱 시스템은 불량한 로우 또는 컬럼을 용장 메모리 셀 그룹으로 자동적으로 변화시키며, 상기 용장 메모리 셀 그룹은 불량 로우 또는 컬럼 대신에 데이타 기억부로서 작용한다. 그러므로 사용자는 대체를 인식하지 못하거나 또는 반도체 메모리 장치가 불편한 것을 느끼지 못한다.
제조자는 생산을 위해 제조 기술을 개선하는데 계속적으로 노력하며, 제조 공정중에 발생하는 문제점을 분석한다. 대체는 분석을 위한 유용한 정보를 포함하며, 제조자는 반도체 메모리 장치에 기억된 대체를 용장 정보에 억세스할려고 시도한다.
미심사청구된 일본 특허 공개공보 3-73500호는 용장 정보를 억세싱하는 기술을 나타내고 있으며, 제1도는 반도체 메모리 장치에 포함된 종래기술에 따른 내장된 억세싱 시스템을 도시한다.
내장된 억세싱 시스템은 불량 로우의 대체를 표시하는 검출 신호 DTC 발생용 검출 회로(1A), 센스 증폭 회로(도시되지 않음)에서 제공된 데이타 비트로부터 출력 패드 Dout를 차단하는 방지 회로(1B), 테스트 신호 FDE발생용 테스트 신호 발생기(1C)를 구비한다.
반도체 메모리 장치가 대체를 위해 분석하는 동안, 테스트 신호 발생기(1C)는 비활설 저 레벨로 테스트 신호 FDE를 유지한다. 그러나, 반도체 메모리 장치가 테스트 모드로 들어가면, 상기 테스트 신호 발생기(1C)는 테스트 신호 FDE를 활성 고 레벨로 변화시퀸다. 상기 테스트 신호 FDE가 직접 검출 회로(1A)를 제어하며, 비활성 저 레벨인 테스트 신호 FDE는 검출 회로(1A)를 고 임피던스 상태로 한다. 한편, 테스트 신호 FDE가 활성 고 레벨로 유지되면, 검출 회로(1A)는 퓨즈 소자가 불량 로우를 용장 메모리 셀 그룹으로 대체하는 것을 차단하는지 아닌지를 나타내는 로우 어드레스 프리디코드 신호(B11…B1n, …, B1n…및 Bnn)와 상태 신호(FD1 내지 FDn)에 응답하여, 검출 신호 DTC를 발생한다.
상기 검출 회로(1A)는 로우 어드레스 프리디코드 신호(B11 내지 Bnn)와 상태 신호(FD1 내지 FDn)가 선택적으로 제공된 다수의 NAND 게이트(NA1 내지 NAn)와, 상기 NAND 게이트(NA1 내지 NAn)의 출력 노드에 접속된 AND 게이트(AN1)와, AND 게이트(AN1)의 출력 노드에 접속된 OR 게이트(OR1)와 AND 게이트(AN2)의 병렬 결합과, 테스트 신호 FDE의 상보성 신호를 발생하는 인버터(NOT1)와, 상보성 인버터(즉, 정전압 라인 Vdd와 접지 전압 라인 GND 사이에 접속된 p-채널형 스위청 트랜지스터(TP1)와 n-채널형 스위칭 트랜지스터(TN1)의 직렬 결합)를 구비한다. 상보성 인버터 TP1/TN1의 공통 드레인 노드 DN1는 출력 노드 Dout에 접속된다.
상기 방지 회로(1B)는 인버터(NOT2)와, 활성 고 레벨의 출력 가능 신호 OE로 인에이블되는 AND 게이트(AN3)와, 상보성 출력 가능 신호 COE로 인에이블되는 OR 게이트(OR2)와, 상보성 인버터(즉, 정전압 라인 Vdd과 접지 전압 라인 GND 사이에 접속된 p-채널형 스위칭 트랜지스터(TP2)와 n-채널형 스위칭 트랜지스터(TN2)의 직렬 결합)를 구비하며, 상보성 인버터(TP2/TN2)의 공통 드레인 노드(DN2)는 출력 패드 Dout에 접속된다.
반도체 메모리 장치가 테스트 모드중이 아니라면, 비활성 저 레벨인 테스트 신호 FDE와 그것의 상보성 신호에 의해 OR 게이트(OR1) 및 AND 게이트(AN2)는 고 레벨 및 저 레벨을 각각 p-채널형 스위칭 트랜지스터(TP1)의 게이트 전극과, n-채널형 스위칭 트랜지스터(TN1)의 게이트 전극에 제공한다. 그때, 상보성 인보터(TP1/TN1)는 고 임피던스 상태로 인입하며, 상기 검출 회로(1A)는 출력 패드 Dout로부터 절연된다.
어드레싱 시스템(도시되지 않음)은 데이타 비트를 정규/용장 메모리 셀로부터 센스 증폭기(도시되지 않음)로 전달하며, 상기 센스 증폭기는 어드레스된 데이타 비트를 표시하는 판독 데이타 신호(RD)를 발생한다. 출력 가능 신호(OE)는 활성 저 레벨로 변화되며, 상기 출력 가능 신호(OE) 및 상보성 출력 가능 신호(COE)는 OR 게이트(OR2)와 AND 게이트(AN3)를 인에블한다. 상기 OR 게이트(OR2) 및 AND 게이트(AN3)는 판독 데이타 신호(RD)에 응답하고, 상기 판독 데이타 신호(RD)를 출력 패드 Dout에 전달하기 위해 p-채널형 트랜지스터(TP2)와 N-채널형 트랜지스터(TN2)를 상보적으로 턴 온 및 오프시퀸다.
테스트 신호 발생기(1C)는 테스트 신호를 활성 고 레벨로 변화시키며, AND 게이트(AN2) 및 OR 게이트(OR1)는 테스트 신호 FDE 및 그것의 상보성 신호로 인에이블된다. 분석기(도시되지 않음)는 로우 어드레스 신호로 표시된 로우 어드레스를 순차적으로 변화시키며, 로우 어드레스 프리디코드 신호(B11-B1n, … 및 B1n-Bnn)는 고 레벨로 순차적으로 변화된다. 불량 로우가 용장 메모리 셀 그룹으로 대체되면, 용장 메모리의 퓨즈 소자는 파괴되고, 상태 신호(FD1 내지 FDn)는 불량 로우로 억세스하고 고 레벨로 변화된다. 그결과 NAND 게이트(NA1 내지 NAn)중 하나의 입력 노드는 고 레벨로 변화되고, NAND 게이트는 그것의 출력 노드를 저 레벨로 변화시퀸다. 그때, NAND 게이트(AN1)는 그것의 출력 노드를 저 레벨로 변화시키며, OR 게이트(OR1) 및 AND 게이트(AN2)는 그것의 출력 노드를 저 레벨로 변화시퀸다. 결과적으로, 상보성 인버터(TP1/TN1) 정전압 라인(Vdd)를 출력 패드(Dout)에 접속시키며, 분석기는 정규 메모리 셀중 불량 로우의 로우 어드레스를 결정한다. 반도체 메모리 장치가 분석하는 동안, 방지 회로(1B)는 판독 데이타 신호(RD)를 출력 패드(Dout)로 출력 패드(Dout)로 전달하지 못한다.
종래기술의 내장형 억세스 시스템은 검출 회로(1A)가 상보성 인버터(TP1/TN1)의 기생 캐패시턴스에 기인하여 표준모드에서 억세스 속도를 감소시키는 문제점을 가지고 있다.
종래기술의 또다른 문제점은 NAND 게이트(NA1 내지 NAn) 및 AND 게이트(AN1)에 의해 점유된 실소유 면적이 크다는 것이다.
그러므로, 본 발명의 목적은 단순하고 표준 모드에서 억세스 속도를 감소시키지 않는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 용장 장치가 센스 증폭 회로의 출력 신호의 논리 레벨을 결정하는 것을 제안하고 있다.
본 발명에 따르면,
a) 다수의 정규 메모리 셀은 다수의 정규 메모리 셀 그룹으로 나누어지며, 데이타 비트를 기억하기 위해 상기 다수의 정규 메모리 셀을 갖은 정규 메모리 셀 어레이와,
b) 상기 다수의 정규 메모리 셀 그룹중 최소한 하나는 상기 다수의 용장 메모리 셀로 대체 가능하며, 상기 데이타 비트 중 선택된 데이타 비트를 기억하기 위한 다수의 용장 메모리 셀과,
c) 상기 정규 메모리 셀 어레이와 상기 다수의 용장 메모리 셀에 접속되고, 외부 어드레스 비트에 응답하여, 상기 정규 데이타 억세스 시퀸스로 상기 데이타 비트를 출력 포트로 전달하며 상기 용장 데이타 억세스 시퀸스에서 데이타 비트로부터 출력 포트를 차단하는 어드레싱 시스템과,
d) 상기 정규 메모리 셀 어레이와 상기 다수의 용장 메모리 셀에 연결되며, 상기 정규 데이타 억세스 시퀸스에서 상기 출력 포트에 선택적으로 전달된 각 데이타 비트의 논리 레벨을 구별하도록 등장하는 센스 증폭 유니트와,
e) 상기 용장 데이타를 기억하고 다수의 정규 메모리 셀 그룹의 최소한 하나에 대한 억세스를 구별하도록 동작하며, 상기 정규 데이타 억세스 시퀸스에서 다수의 정규 메모리 셀 그룹의 최소한 하나로부터 제공된 데이타 비트 대신에 상기 선택된 데이타 비트를 선택적으로 출력하는 용장 유니트를 구비하는, 최소한 데이타 비트용 정규 데이타 억세스 시퀸스와 용장 데이타용 용장 데이타 억세스 시퀸스를 갖은 반도체 메모리 장치에 있어서, 용장 데이타 억세스 시퀸스용 요구를 표시하는 테스트 신호로 인에이블되며, 상기 용장 데이타 억세스 시퀸스에서 상기 센스 증폭 유니트와 상호 작용하는 용장 테이타를 표시하는 정보 신호를 발생하는 용장 테이타 억세싱 유니트를 구비하며, 상기 용장 유니트는 상기 용장 데이타 억세스 시퀸스에서 상기 정보 신호의 논리 레벨을 결정하도록 동작하는 것을 특징으로 한다.
[제1실시예]
제2도와 관련하여, 본 발명을 실시하는 반도체 메모리 장치가 반도체 칩(10)상에서 제조되며, 기억된 데이타 비트에 억세스하는 표준 모드와, 정규 메모리 셀중 불량 컬럼을 용장 메모리 셀의 컬럼으로 대체된 어드레스를 표시하는 어드레스 정보에 억세스하는 테스트 모드로 선택적으로 인입한다. 기억된 데이타 비트에 억세싱하는 시퀸스는 정규 데이타 억세스 시퀸스이며, 어드레스 정보는 용장 데이타 억세스 시퀸스를 통해 억세스된다.
반도체 메모리 장치는 로우 및 컬럼으로 배열된 다수의 정규 메모리 셀로 구성되는 정규 메모리 셀 어레이(11)와, 로우 및 컬럼으로 배열된 다수의 용장 메모리 셀로 구성되는 용장 메모리 셀 어레이(12)를 구비한다. 상기 정규 메모리 셀 및 용장 메모리 셀은 제2도에서 작은 원으로 표시되며, 각각 데이타 비트를 기억할 수 있다. 이러한 경우, 기억된 데이타 비트는 메모리 셀이 데이타 억세스동안 전도 채널을 발생하는지 아닌지에 의해 표시되며, 상기 정규 및 용장 메모리 셀은 연결된 정규 및 용장 데이타 전달 통로와 방전 라인(도시되지 않음) 사이에 접속된다. 마스크 ROM셀, EPROM(전기적으로 프로그램 가능한 판독 전용 메모리)셀, EPROM(전기적으로 삭제가능하고 프로그램가능한 판독 전용 메모리) 셀은 전도 채널로서 데이타 비트를 기억하는 형태이다.
다수의 워드 라인(WLO 내지 WLm)은 정규 메모리 셀 어레이(11)와 용장 메모리 셀 어레이(12) 사이에서 공유되며, 정규 메모리 셀 로우중 하나와 용장 메모리 셀 로우중 하나를 선택하기 위하여 정규 메모리 셀의 로우와 용장 메모리 셀의 로우에 접속된다. 로우 어드레스는 다수의 워드 라인(WLO 내지 WLm)에 각각 할당되며, 반도체 메모리 장치의 외부로부터 제공된 로우 어드레스 비트에 의해 선택된다.
다수의 정규 데이타 전달 통로(DL00-DL03, DL10-DL13, DL20-DL23 및 DLn0-DLn3)은 정규 메모리 셀의 컬럼을 위해 제공되며, 다수의 용장 데이타 전달 통로(RDL0 내지 RDL3)는 용장 메모리 셀의 컬럼에 각각 연결된다. 워드 라인(WLO 내지 WLm)중 하나가 활성 레벨로 활성화되면, 연결된 로우의 정규 메모리 셀과 연결된 로우의 용장 메모리 셀은 정규 데이타 전달 통로(DL00-DL03, DL10-DL13, DL20-DL23 및 DLn0-DLn3)와 용장 데이타 전달 통로(RDL0 내지 RDL3)에 동시에 접속되며, 선택된 정규/용장 메모리 셀은 연결된 정규/용장 데이타 전달 통로와 방전 라인 사이에 전도 채널이 위치되는지 어떤지 검사된다.
이러한 경우, 전체 4개의 정규 데이타 전달 통로는 그룹으로 형성되며 그러므로 다수의 정규 데이타 전달 통로는 정규 데이타 전달 통로 그룹으로 분할된다. 제1컬럼 어드레스는 각 정규 데이타 전달 그룹의 4정규 데이타 통로에 각각 할당되며, 제1컬럼 어드레스 비트는 전체 정규 데이타 전달 그룹으로부터 정규 데이타 전달 통로를 선택한다.
제1컬럼 어드레스는 용장 데이타 전달 통로에 각각 할당되며, 제1컬럼 어드레스 비트는 용장 데이타 전달 통로중 하나를 선택한다.
정규 데이타 전달 통로 그룹은 각각 제2컬럼 어드레스에 할당되며, 제2컬럼 어드레스 비트는 정규 데이타 전달통로 그룹중 하나를 선택한다.
반도체 메모리 장치는 크게 로우 어드레싱 서브-시스템 및 컬럼 어드레싱 서브-시스템으로 나누어진 어드레싱 시스템을 구비한다. 로우 어드레싱 서브-시스템은 로우 어드레스 디코더 유니트(13)에 의해 실행되며 로우 어드레스 비트는 로우 어드레스 디코더 유니트(13)에 제공된다. 로우 어드레스 디코더 유니트(13)는 로우 어드레스 비트로 표시된 로우 어드레스에 할당된 워드 라인(WLO 내지 WLm)중 하나를 활성화킨다.
컬럼 어드레싱 서브-시스템은 제1컬럼 어드레스 디코더 유니트(14a)와, n-채널형 스위칭 트랜지스터(Qn10)의 어레이를 실행되는 제1컬럼 선택기(14b)와, 4개의 디코드된 신호 라인(DL0 내지 DL3)을 구비한다. 제1컬럼 어드레스 디코더 유니트(14a)는 제1컬럼 어드레스 비트를 기초로 하여 4개의 디코드된 신호 라인(DL0 내지 DL3)중 하나를 활성화시퀸다. n-채널형 스위칭 트랜지스터(Qn10)의 어레이는 정규 데이타 전달 통로 그룹(DL00-DL03, DL10-DL13, DL20-DL23 및 DLn0-DLn3)과, 용장 데이타 전달 통로(RDL0 내지 RDL3)에 연결되며, 각 어레이의 n-채널형 스위칭 트랜지스터(Qn10)는 연결된 그룹(DL00-DL03/DL10-DL13/DL20-DL13/DLn0-DLn3)의 4개의 정규 데이타 전달 통로 또는 용장 데이타 전달 통로(RDL0-RDL3)에 접속된다. 각각의 디코드된 신호 라인(DL0-DL3)은 각 어레이의 n-채널형 스위칭 트랜지스터(Qn10) 중 하나에 접속되며, 제1컬럼 어드레스 디코더 유니트(14a)는 각 어레이의 n-채널형 스위칭 트랜지스터(Qn10)를 턴온시퀸다.
이러한 경우 제3도에 도시된 바와 같이, 제1컬럼 어드레스 디코더 유니트(14a)는 4개의 AND 게이트(AD1-AD4)와, 상기 AND 게이트(AD1-AD4)의 입력 노드에 선택적으로 접속된 인버터를 구비한다. 작은 원은 AND 게이트(AD1-AD4)의 입력 노드에 접속된 인버터를 표시한다. 제1컬럼 어드레스 비트는 AND 게이트(AD1-AD4)의 입력 노드에 직접 제공되며, 인버터를 통해 AND 게이트(AD1-AD4)의 입력 노드에 제공된다. 디코드된 신호 라인(DL0 내지 DL3)은 AND 게이트(AD1 내지 AD3)의 출력 노드에 각각 접속되며 AND 게이트(AD1 내지 AD4)중 하나만이 제1컬럼 어드레스 비트의 논리 레벨의 결합에 따른 활성 고 레벨로 연결된 디코드 신호라인을 변화시퀸다.
다시 제2도를 참조하면, 컬럼 어드레싱 서브-시스템은 제2컬럼 어드레스 디코더 유니트(14c)와, 제2컬럼 선택기 유니트(14d)와, 용장 메모리 셀 어레이(12)에 연결된 n-채널형 스위칭 트랜지스터(Qn10) 어레이의 출력 노드에 접속된 n-채널형 전달 트랜지스터(Qn11)를 구비한다.
제2컬럼 선택기 유니트(14d)는 정규 메모리 셀 어레이(11)에 할당된 n-채널형 스위칭 트랜지스터(Qn10)의 각 어레이의 출력 노드에 접속된 다수의 n-채널형 스위칭 트랜지스터(Qn12)로 이행된다. 다수의 디코드 신호 라인(DL10 내지 DL1i)은 n-채널형 스위칭 트랜지스터(Qn12)의 게이트 전극에 각각 접속되며, 제2컬럼 어드레스 디코더 유니트(14c)는 디코드 신호 라인(DL10 내지 DL1i)중 하나를 활성 고 레벨로 활성화시퀸다.
제4도에 도시된 바와 같이, 제2컬럼 선택기 유니트(14c)는 다수의 AND 게이트(AD10 내지 AD1i)와, 상기 AND 게이트(AD10 내지 AD1i)의 입력 노드에 선택적으로 접속된 인버터를 구비하며, 인버터는 제4도에서 작은 원으로 표시된다. 제2컬럼 어드레스 비트는 AND 게이트(AD10 내지 AD1i)의 입력 노드에 직접 제공되며, 그리고 인버터를 통해 AND 게이트(AD10 내지 AD1i)의 다른 입력 노드에 제공된다. AND 게이트(AD10 내지 AD1i)중 하나만이 제2컬럼 어드레스 비트의 논리 레벨의 결합에 따른 활성 고 레벨로, 연결된 디코드 신호 라인을 변화시퀸다. 제2컬럼 어드레스 디코더 유니트(14c)에 의해 활성화된 디코드 신호 라인은 연결된 n-채널형 스위칭 트랜지스터(Qn12)를 턴온시키며 정규 데이타 전달 통로(DL00 내지 DLn3)중 하나만이, 제1 및 제2컬럼 선택기 유니트(14b)를 통해 n-채널형 스위칭 트랜지스터(Qn12)의 공통 소스노드(N10)에 전기적으로 접속된다.
제2도에서, n-채널형 전달 트랜지스터(Qn11)는 용장 데이타 전달 통로(RDL0 내지 RDL3)에 연결된 n-채널형 스위칭 트랜지스터(Qn10)의 공통 소스 노드(N11)에 접속되며, 테스트 신호 TEST는 n-채널형 전달 트랜지스터(Qn11)의 게이트 전극에 제공된다. 앞에서 상술된 바와 같이, 테스트 신호 TEST는 표준 모드에서 고 레벨로 유지되며, n-채널형 스위칭 트랜지스터(Qn11)는 데이타 비트를 전송하도록 턴온된다.
반도체 메모리 장치는 센스 증폭 유니트(15)를 더 구비하며, 상기 센스 증폭 유니트(15)는 두개의 전류-미러형 증폭 회로(15a 및 15b)로 실행된다. 제2도에 도시되지는 않았을지라도 전류 미러형 증폭 회로(15a 및 15b)는 정전압 라인에 접속되며, 전류를 공통 소스 노드(N10 및 N11)에 제공한다. 표준 모드에서, 제1 및 제2컬럼 선택기 유니트(14b 및 14d)는 데이타 전달 통로(DL00 내지 DLn3)중 하나와, 용장 데이타 전달 통로(RDL0 내지 RDL3)중 하나를 선택하며, 전류는 각각 선택된 정규/용장 데이타 전달 통로로 흐른다.
반도체 메모리 장치는 정규 메모리 셀 그룹중 하나를 용장 메모리 셀의 컬럼으로 대체하는 용장 유니트(16)를 더 구비한다. 상기 용장 유니트(16)는 용장 회로(16a), 인버터(TNV9), 2개의 전달 게이트(TG1 및 TG2)를 구비하며, 제2컬럼 어드레스 비트는 용장 회로(10a)에 제공된다.
제5도에 도시된 바와 같이, 용장 회로(16a)는 메모리부(16b)와 비교부(16c)로 나뉘어진다. 다수의 저항(R10/R11/…/R1j)가 퓨즈 소자(FS10/FS11/…/FS1j)의 직렬 회로는 메모리부(16b)를 형성하며, 정전압 라인(Vdd)과 접지 전압 라인 GND 사이에 접속된다.
정규 메모리 셀 그룹의 전체가 아주 양호할때, 퓨즈 소자는 차단되며, 연결된 저항(R10)은 비-대체를 표시하는 고 레벨의 가능 신호 EBL1를 발생한다. 다른 한편, 정규 메모리 셀 그룹중 하나가 불량 정규 메모리 셀을 포함하면, 정규 메모리 셀 그룹은 용장 메모리 셀의 컬럼으로 대체되며, 퓨즈 소자는 차단되지 않는다. 결과적으로 연결된 저항(R10)은 용장 메모리 셀의 컬럼 대체를 표시하는 저 레벨의 가능 신호 EBL1를 발생한다.
퓨즈 소자(FS11 내지 FS1j)는 제2컬럼 어드레스중 하나를 기억하기 위해 선택적으로 차단된다. 차단된 퓨즈 소자는 1레벨의 어드레스 비트를 표시하며, 비-차단 퓨즈 소자는 논리 0 레벨의 어드레스 비트를 유지한다. 비트 스트링 1…0이 용장 메모리 셀의 컬럼으로 대체된 정규 메모리 셀 그룹에 할당된 제2컬럼 어드레스를 표시하면, 퓨즈 소자(FS11)는 차단되고, 퓨즈 소자(FS1j)는 비차단된다. 그때, 연결된 저항(R11 내지 R1j)은 논리 1 레벨의 어드레스 비트(ADD1)를 논리 0 레벨의 어드레스 비트(ADDj)로 발생한다.
비교부는 상보성 가능 신호(CEBL1)를 발생하는 인버터(INV10), 어드레스 비트(ADD1 내지 ADDj)와 제2컬럼 어드레스 비트를 비교하는 다수의 배타적 OR 게이트(E×1 내지 E×j), 히트 신호 HIT를 발생하기 위해 상보성 가능 신호(CEBL1)로 인에이블하는 NAND 게이트(ND1)를 구비한다. 어드레스 비트(ADD1 내지 ADDj) 전체가 제2컬럼 어드레스 비트에 매칭되면, NAND 게이트(ND1)는 히트 신호 HIT를 저 레벨로 변화시퀸다. 그러나, 정규 메모리 셀 그룹 전체가 아주 양호하거나 또는 제2컬럼 어드레스가 메모리부(16b)에 기억된 어드레스와 매칭되지 않으면, NAND 게이트(ND1)는 히트 신호 HIT를 고 레벨로 유지한다.
제2도와 관련하여, 히트 신호 HIT는 상보성 히트 신호 발생용 인버터(INV9)에 제공된다. 각 전달 게이트(TG1 및 TG2)는 p/n-채널형 스위칭 트랜지스터의 병렬 결합으로 구성되며, 히트 신호 HIT 및 상보성 히트 신호는 이들 스위칭 트랜지스터의 게이트 전극에 선택적으로 제공되어 전달 게이트(TG1 및 TG2)는 상보적으로 온 및 오프된다.'
반도체 메모리 장치는 테스트 모드를 표시하는 외부 제어 신호(ECTL) 기억용 버퍼 회로(17)를 더 구비하며, 상기 버퍼 회로는 외부 제어 신호 ECTL로부터 활성 더 레벨의 테스트 신호 TEST를 발생한다.
반도체 메모리 장치는 용장 데이타 억세싱 유니트(18)를 더 구비하며, 상기 용장 데이타 억세싱 데이타는 논리 회로(18a)와, n-채널형 방전 트랜지스터(Qn13 및 Qn14)를 구비한다. 제6도에 도시된 바와 같이, 논리 회로(18a)는 NOR 게이트(NR1 및 NR2)와, 상기 NOR 게이트(NR2)의 입력 노드중 하나에 접속된 인버터(INV11)를 구비한다. 논리 1 레벨과 등가인 정전압 레벨은 NOR 게이트(NR1) 및 인버터(INV11)의 입력 노드중 하나에 제공되며, 테스트 신호 TEST는 NOR 게이트(NR1 및 NR2)의 다른 입력 노드에 제공된다.
반도체 메모리 장치가 표준 모드에서 동작하면, NOR 게이트는 게이트 제어 신호 R0 및 R1를 저 레벨로 유지한다. 그러나, 반도체 메모리 장치가 테스트 모드로 인입하면, NOR 게이트(NR1)는 게이트 제어 신호 R0를 저 레벨로 유지하고 다른 NOR 게이트(NR2)는 게이트 신호 R1를 고 레벨로 변화시퀸다.
다시 제2도를 참조하면 n-채널형 방전 트랜지스터(Qn13 및 Qn14)는 센스 증폭 회로(15a, 15b)의 입력 노드와 방전 라인 사이에 접속된다. 표준 모드에서, 게이트 제어 신호 R0 및 R1는 n-채널형 반전 트랜지스터(Qn13 및 Qn14)를 오프시키며, 전류는 센스 증폭 회로(15a, 15b)로부터 정규 메모리 셀 어레이(11)와 용장 메모리 어레이(12)로 흐른다. 그러나, 게이트 제어 신호(R1)에 의해 n-채널형 방전 트랜지스터 Qn14가 테스트 모드에서 온으로 되고, 전류는 방전 라인으로 방전된다.
반도체 메모리 장치는 전달 게이트(TG1 및 TG2)에 접속된 출력 회로(19)를 더 구비하며, 메모리부(16b)에 기억된 어드레스와 제2컬럼 어드레스 사이에서 매칭을 표시하는 진단(diagnostic) 신호 DN의 표준 모드에서 억세스 데이타를 표시하는 출력 데이타 신호 Dout를 발생한다.
정규 메모리 셀 그룹을 용장 메모리 셀의 컬럼으로 대체한다고 가정하면, 반도체 메모리 장치를 분석기(도시되지 않음)에 접속함으로서 분석이 시작된다. 분석기는 외부 제어 신호 ECTL를 버퍼 회로(17)에 제공하며, 저 레벨의 테스트 신호 TEST는 제2컬럼 어드레스 디코더 유니트(14c)로 하여금 제2컬럼 어드레스 비트에 응답하지 못하도록 한다.
바꿔말하면, 제2컬럼 선택기 유니트(14d)는 센스 증폭회로(15a)로부터 정규 메모리 셀 어레이(11)를 전기적으로 절연시퀸다. 더우기, 논리 회로(18a)는 게이트 제어 신호 R1를 n-채널형 방전 트랜지스터(Qn14)에 제공하며 트랜지스터(Qn14)를 온으로 한다. 저 레벨의 테스트 신호 TEST는 n-채널 형 스위칭 트랜지스터(Qn11)를 오프로 하고, n-채널 형 스위칭 트랜지스터(Qn11)는 센스 증폭 회로(15b)로부터 용장 메모리 셀 어레이(12)를 전기적으로 절연시퀸다.
센스 증폭 회로(15a, 15b)는 전류를 n-채널 형 방전 트랜지스터(Qn13 및 Qn14)에 제공한다. 상기 n-채널 형 방전 트랜지스터(Qn14)는 전류를 방전시키며, 센스 증폭 회로(15b)는 그것의 출력 노드를 고 레벨로 변화시퀸다. 다른 한편, n-채널 형 방전 트랜지스터(Qn13)는 오프로되며, 전류는 방정되지 않는다. 결과적으로 센스 증폭 회로(15a)는 그것의 출력 노드를 저 레벨로 유지한다. 그러므로 센스 증폭 회로(15a, 15b)는 출력 노드를 상보적으로 설정한다.
분석기는 제2컬럼 어드레스 비트를 순차적으로 변화시키며, 비교부(16c)는 메모리부(16b)에 기억된 어드레스와 순차적으로 증가될 제2컬럼 어드레스를 비교한다. 제2컬럼 어드레스가 기억된 어드레스와 매칭되지 않으면, 비교부(16c)는 히트 신호 HIT를 고 레벨로 유지하며, 전달 게이트 TG1를 온으로 한다. 그러나, 다른 전달 게이트 TG2는 오프로 한다. 결과적으로 저 레벨의 정보 신호는 센스 증폭 회로(15a)의 출력 노드로부터 전달 게이트 TG1를 통해 출력 회로(19)로 전달되며, 출력 회로(19)는 미스-매칭을 표시하는 저 레벨의 진단 신호 DN를 제공한다.
제2컬럼 어드레스가 기억된 어드레스와 매칭하면, 비교부(16c)는 히트 신호 HIT를 저 레벨로 변환시키며, 전달 게이트 TG2는 온으로 한다. 그러나 다른 전달 게이트 TG1는 오프로 한다. 그때, 고 레벨의 정보 신호는 센스 증폭 호로(15b)의 출력 노드로부터 출력 회로(19)에 전달되며, 출력 회로는 제2컬럼 어드레스와 기억된 어드레스 사이에서 매칭을 표시하는 고 레벨로, 진단 신호 DN를 변화시퀸다.
분석기는 정규 메모리 셀 그룹에 할당된 제2컬럼 어드레스를 진단 신호 DN의 변화에 따라 제2컬럼 어드레스 비트를 기초로하여 용장 메모리 셀의 컬럼으로 대체되는 것을 결정한다.
반도체 메모리 장치가 전자 시스템내에 위치되면, 반도체 메모리 장치는 다음과 같이 동작한다. 버퍼 회로(17)는 고 전압 레벨로 테스트 신호(TEST)를 유지하며, 제2컬럼 어드레스 디코더 유니트(14c)는 테스트 신호 TEST로 인에이블 된다. 고 레벨의 테스트 신호 TEST는 n-채널 형 스위칭 트랜지스터(Qn11)를 온으로하며, 용장 메모리 셀 어레이(12)는 제1컬럼 선택기 유니트(14b)와 n-채널형 스위칭 트랜지스터(Qn11)를 통해 센스 증폭 회로(15b)에 전기적으로 접속된다. 논리 회로(18a)는 저 레벨로 게이트 제어 신호(R0 및 R1)를 유지하며, n-채널 형 방전 트랜지스터(Qn13 및 Qn14)는 오프로 된다.
정규 메모리 셀 그룹을 제외하고 정규 메모리 셀 어레이(11)에 기억된 데이타 비트에 외부 장치가 억세스하면, 로우 어드레스 디코더 유니트(13)는 워드 라인(WLO 내지 WLm)중 하나를 활성화시키며, 연결된 정규 메모리 셀 및 용장 메모리 셀은 기억된 데이타 비트에 따라 선택적으로 온 및 오프한다. 제1 및 제2컬럼 어드레스 디코더 유니트(14a, 14c)는 센스 증폭 회로(15a, 15b)를 정규 데이타 전달 통로(DLn0 내지 DLn3)중 하나와 용장 데이타 전달 통로(RDL0 내지 RDL3)중 하나에 접속시퀸다. 선택된 정규/용장 메모리 셀이 전도 채널을 발생하면, 정규/용장 데이타 전달 통로는 전압 레벨에서 붕괴되고, 센스 증폭 회로(15a, 15b)는 그것의 출력 노드를 고레벨로 변화시퀸다. 제2컬럼 어드레스는 기억된 어드레스와 매칭되지 않고, 고 레벨의 히트 신호는 전달 게이트 TG1만 온으로 한다. 결과적으로 센스 증폭 회로(15a)의 출력 노드에서 전압 레벨은 출력 회로(19)로 전달되며, 상기 출력 회로(19)는 억세스된 데이타 비트를 표시하는 출력 데이타 신호 Dout를 발생한다.
외부 장치가 정규 메모리 셀 그룹에 기억된 데이타 비트에 억세스하면, 제2컬럼 어드레스가 기억된 어드레스와 매칭되고, 비교부(16c)는 히트 신호 HIT를 저 레벨로 변화시퀸다. 그때, 전달 게이트 TG1는 오프로하며, 다른 전달 게이트 TG2는 온으로 한다. 결과적으로 센스 증폭 회로(15b)에서의 전압 레벨은 전달 게이트 OTG2를 통해 출력 회로(19)로 전달되며, 출력 회로(19)는 용정 메모리 셀 어레이(12)에 기억된 데이타 비트를 표시하는 출력 데이타 신호 Dout를 발생한다.
상술된 설명으로부터 알수 있는 바와 같이, 논리 회로(18a)에 의해 제어된 2개의 n-채널 형 방전 트랜지스터(Qn13 및 Qn14)는 센스 증폭 회로(15a, 15b)로 하여금 정보 신호를 용장 유니트(16)와 병렬로 위치한 출력 회로(19)에 제공한다. 용장 데이타 억세싱 유니트(18)는 종래 기술에 따른 반도체 메모리 장치의 것보다 더 단순하다. 출력 회로(19)는 추가 기생 캐쇄시턴스를 구동시키지 않음으로 억세스 속도는 개선된다.
[제2실시예]
제7도에서 또다른 반도체 메모리 장치가 단일 반도체칩(31)상에서 제조되며 정규 데이타 억세스 시퀸스용 표준 모드와, 용장 데이타 억세스 시퀸스용 데이타 모드를 갖고 있다.
반도체 메모리 장치는 다수의 정규 메모리 셀 서브-어레이(32a, 32b, 32c, 32d)로 나누어진 정규 메모리 셀 어레이를 구비하며, 각각의 서브-어레이는 로우 및 컬럼으로 배열되며, 용장 메모리 셀(32e, 32f, 32g, 32h)의 컬럼은 각각 정규 메모리 셀 서브-어레이(32a 내지 32d)에 연결된다. 상기 정규 메모리 셀 및 용장 메모리 셀은 제1실시예의 것과 유사하다. 워드 라인(WLO 내지 WLm)은 정규 메모리 셀 서브-어레이(32a 내지 32d)와 용장 메모리 셀(32e 내지 32h)의 컬럼 사이에서 공유된다. 정규 데이타 전달 통로는 정규 메모리 셀의 컬럼에 각각 접속되며, 용장 데이타 전달 통로는 각각 용장 데이타 전달 통로에 각각 접속된다. 정규 메모리 셀 서브-어레이(32a 내지 32d) 및 용장 메모리 셀의 연결된 셀은 다수의 결합된 메모리 셀 어레이를 형성한다.
반도체 메모리 장치는 로우 어드레싱 서브-시스템 및, 컬럼 어드레싱 서브-시스템으로 크게 나누어진 어드레싱 시스템을 더 구비한다.
로우 어드레싱 서브-시스템은 로우 어드레스 디코더 유니트(33)으로 이행되며, 상기 로우 어드레스 디코더 유니트(33)는 로우 어드레스 비트에 응답하여 워드 라인(WLO 내지 WLm)을 선택적으로 활성화시퀸다.
컬럼 어드레스 서브-시스템은 제1컬럼 어드레스 디코더 유니트(34a), 제1컬럼 선택기 유니트(34b), 제2컬럼 어드레스 디코더 유니트(34c) 및 제2컬럼 선택기 유니트(34d)를 구비한다.
상기 제1컬럼 어드레스 디코더 유니트(34)는 제1컬럼 어드레스 비트에 응답하여 디코드 신호 라인을 선택적으로 구동시키며 상기 구동 디코드 신호 라인은 각 결합된 메모리 셀 어레이로부터 정규/용장 메모리 셀이 컬럼중 하나를 선택하도록 한다.
제1컬럼 어드레스 디코더 유니트(34a)는 제8도에 도시되며, 다수의 AND 게이트(AD31, AD32, AD33, AD31c)와 상기 AND 게이트의 입력 노드에 선택적으로 접속되며 작은 원으로 표시된 인버터를 구비한다. 상기 인버터(INV31)는 제1컬럼 어드레스 디코더 유니트(34a)에 연결되며, 인버터(INV31) 및 AND 게이트(AD31 내지 DA3K)은 디코드 신호 라인에 접속된다. 상기 디코드 신호 라인은 제1컬럼 선택기 유니트(34b)와 결합하여 형성한 n-채널 형 스위칭 트랜지스터(Qn31)의 게이트 전극에 선택적으로 접속되며, 제1컬럼 선택기 유니트(34b)는 공통 소스 노드(N30)를 정규/용장 메모리 셀의 컬럼에 접속시퀸다.
활성 저 레벨의 히트 신호(HIT)는 용장 회로(35)(제10도 참조)에서 인버터(CINN31)에 제공되며, 상기 인버터(INV31)는 디코드 신호 라인을 활성화시켜 용장 메모리 셀(32e 내지 32h)의 컬럼을 선택한다. 히트 신호(HIT)는 AND 게이트(AD31 내지 AD3K)에 제공되며, 활성 레벨의 히트 신호(HIT)는 AND 게이트(AD31 내지 AD3K)를 디세이블한다.
다른 한편, 비활성 고레벨의 히트 신호(HIT)는 AND 게이트(AD31 내지 AD3k)를 인에이블하며, AND 게이트(AD31 내지 AD3k)가 제1컬럼 어드레스 레트에 응답하여 연결된 디코드 신호 라인을 선택적으로 활성화시퀸다. 그러나, 비활성 고 레벨의 히트 신호(HIT)는 인버터(INV31)가 연결된 디코드 신호 라인을 활성화시키지 못하도록 한다. 그러므로, 제1컬럼 어드레스 디코더 유니트(34a)는 히트 신호(HIT)에 따라 정규 메모리 셀 서브-어레이(32a 내지 32d)를 용장 메모리 셀(32e 내지 32h)의 컬럼으로 대체시퀸다.
제2컬럼 어드레스 디코더 유니트(34c)는 AND 게이트(AD41 내지 AD44)와, 상기 AND 게이트(AD1 내지 AD44)의 입력 노드에 선택적으로 접속되며 작은 원으로 표시되는 인버터로 실행된다. 제2컬럼 어드레스 비트는 AND 게이트(AD41 내지 AD44)의 입력 노드에 직접 제공되며 인버터를 통해 AND 게이트(AD41 내지 AD44)의 입력 노드에 제공되며, 디코드 신호 라인은 AND 게이트(AD41 내지 AD44)의 출력 노드에 각각 접속된다.
다시 제7도와 관련하여, 제2컬럼 선택기유니트(34d)는 디코드 신호 라인에 의해 각각 게이트된 n-채널 형 스위칭 트랜지스터(Qn32)의 어레이로 이행되며, 제1컬럼 선택기 유니트(34b) 및 제2컬럼 선택기 유니트(34d)는 공통 소스 노드(N31)를 정규/용장 메모리 셀의 컬럼중 하나에 전기적으로 접속한다.
공통 소스 노드(N31)은 전류 미러 형의 센스 증폭 회로(36)에 접속되며, 상기 센스 증폭 회로(36)는 전류를 고통 소스 노드(N31)에 제공한다. 전류는 제2컬럼 선택기 유니트(34d)와 제1컬럼 선택기 워트(34b)를 통과하여 정규/용장 메모리 셀 중 선택된 컬럼으로 흐른다.
센스 증폭 회로(36)는 소스 노드(N31)상에서 전압 레벨을 빠르게 구별하여 출력 회로(37)가 진단 신호(DN) 또는 출력 데이타 신호(Dout)를 발생하도록 한다.
반도체 메모리 장치는 용장 회로(35)를 더 구비하며, 상기 용장 회로(35) 및 인버터(INV31)는 상기 경우 용장 유니트를 형성한다. 상기 용장 회로(35)는 메모리부(35a)와 비교부(35b)로 나누어지며, 상기 메모리부(35a)와 비교부(35b)는 제1실시예의 것과 회로 구성이 유사하다. 이러한 이유 때문에 본원에서 더이상 상세하게 설명하지 않기로 한다.
반도체 메모리 장치는 용장 데이타 억세싱 유니트(38)를 더 구비하며, 상기 용장 데이타 억세싱 유니트(38)는 센스 증폭 회로(36)와 방전 라인 사이에 접속된 n-채널 형 방전 트랜지스터(Qn33)와 논리 회로(38a)를 가진다. 제11도에 도시된 바와 같이, 상기 논리 회로(38a)는 NOR 게이트(NR30)로 이행되며, 테스트 신호(TEST)는 버퍼 회로(39)로부터 NOR 게이트(NR30)의 입력 노드중 하나에 제공된다. 히트 신호(HIT)는 NOR 게이트(NR30)의 다른 입력 노드에 제공되며, 상기 NOR 게이트(NR30)는 게이트 제어 신호(R2)를 발생하여 n-채널 형 방전 트랜지스터(Qn33)를 제어한다.
버퍼 회로(39)는 메모리부(35)에 기억된 용장 데이타로 억세스를 이한 요구를 표시하는 외부 제어 신호(ECTL)로부터 테스트 신호(TEST)를 발생한다. 반도체 메모리 장치가 표준 모드에서 동작하는 동안, 테스트 신호(TEST)는 고 레벨을 유지한다. 외부 제어 신호(ECTL)가 버퍼 회로(39)에 제공될때, 테스트 신호(TEST)는 저 레벨로 변화되며, NOR 게이트(NR30)는 테스트 신호(TEST)로 인에이블된다.
용장 데이타 억세스 시퀸스에서, 분석기(도시되지 않음)는 외부 제어 신호(ECTEL)를 제공하며, 제1컬럼 어드레스 비트로 표시된 제1컬럼 어드레스를 순차적으로 변화시퀸다. 메모리부(35a)에 기억된 어드레스가 제1컬럼 어드레스와 다른 경우, 비교부(35b)는 히트 신호(HIT)를 고 레벨로 유지하며, NOR 게이트(NR30)는 비활성 저 레벨의 게이트 제어 신호를 제공한다. n-채널형 방전 트랜지스터(Qn33)는 턴 오프되고, 센스 증폭 회로(36)는 출력 회로(37)를 저 레벨의 진단 신호(DN)로 유지하도록 한다.
제1컬럼 어드레스가 기억된 어드레스와 매칭될때, 비교부(35)는 히트 신호(HIT)를 저 레벨로 변화시키며, NOR 게이트(NR30)는 활성 고 레벨의 게이트 제어 신호(R2)를 n-채널 형 방전 트랜지스터(Qn33)에 제공한다. 상기 n-채널 형 방전 트랜지스터(Qn33)은 턴 온 되고, 공통 소스 노드(N31)에서 전압 레벨을 강화시퀸다. 센스 증폭 회로(36)는 출력 회로(37)가 진단 신호(DN)를 고레벨로 변화시키도록 하며, 분석기는 정규 메모리 셀의 결합 컬럼의 제1컬럼 어드레스를 결정한다.
본 발명의 특징 실시에가 도시되고 기술되었을지라도, 본 발명의 사상 및 범위로부터 벗어남이 없이도 여러가지 변화 및 수정은 종래 기술에 익숙한 사람에게는 명백하다. 예를 들면, 본 발명에 따른 용장 데이타 억세싱 시스템은, 적어도 하나의 센스 증폭 회로가 포함된 랜덤 억세스 메모리 장치 같은 비휘발성 메모리 장치에 적용가능하다. 더우기 테스트 모든 신호는 이용가능한 테스트 시퀸스중 하나를 선태하기 위해 가능 신호와 함께 디코더 회로에 의해 발생될 수도 있다. 하나 이상의 정규 메모리 셀의 로우는 용장 메모리 셀 그룹으로 대체될 수도 있으며, 하나 이상의 용장 메모리 셀 그룹은 반도체 메모리 장치를 구제하기 위해 반도체 메모리 장치에 포함될 수도 있다.

Claims (5)

  1. a) 다수의 정규 메모리 셀은 다수의 정규 메모리 셀 그룹으로 나누어지며, 데이타 비트를 기억하기 위해 상기 다수의 정규 메모리 셀을 갖은 정규 메모리 셀 어레이(11:32a-32d)와, b) 상기 다수의 정규 메모리 셀 그룹중 최소한 하나는 상기 다수의 용장 메모리 셀로 대체 가능하며, 상기 데이타 비트 중 선탤된 데이타 비트를 기억하기 위한 다수의 용장 메모리 셀(12:32e-32h)과, c) 상기 정규 메모리 셀 어레이(11:32a-32d)와 상기 다수의 용장 메모리 셀(12:32e-32h)에 접속되고, 외부 어드레스 비트에 응답하여, 상기 정규 데이타 억세스 시퀸스로 상기 데이타 비트를 출력 포트(N10:N31)로 전달하며, 상기 용장 데이타 억세스 시퀸스에서 데이타 비트로부터 출력 포트를 차단하는 어드레싱 시스템(13/14a/14b/14c/14d:33/34a/34b/34c/34d)과, d) 상기 정규 메모리 셀 어레이(11:32a-32d)와 상기 다수의 용장 메모리 셀(12:32e-32h)에 연결되며, 상기 정규 데이타 억게스 시퀸스에서 상기 출력 포트(N10:N31)에 선택적으로 전달된 각 데이타 비트의 논리 레벨을 구별하도록 동작하는 센스 증폭 유니트(15:36)와, e) 상기 용장 데이타를 기억하고 다수의 정규 메모리 셀 그룹의 최소한 하나에 대한 억세스를 구별하도록 동작하며, 상기 정규 데이타 억세스 시퀸스에서 다수의 정규 메모리 셀 그룹의 최소한 하나로부터 제공된 데이타 비트 대신에 상기 선택된 데이타 비트를 선택적으로 출력하는 용장 유니트(16:35)를 구비하는, 최소한 데이타 비트용 정규 데이타 억세스 시퀸스와 용장 데이타용 용장 데이타 억세스 시퀸스를 갖는 반도체 메모리 장치에 있어서, 용장 데이타 억세스 시퀸스용 요구를 표시하는 테스트 신호(TEST)로 인에이블되며, 상기 용장 데이타 억세스 시퀸스에서 상기 센스 증폭 유니트(15:36)와 상호 작용하는 용장 데이타를 표시하는 정보 신호를 발생하는 용장 데이타 억세싱 유니트(18:36)를 구비하며, 상기 용장 유니트(16:35)은 상기 용장 데이타 억세스 시퀸스에서 상기 정보 신호의 논리 레벨을 결정하도록 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 센스 증폭 유니트(15)는 최소한 제1 및 제2 센스 증폭 회로(15a/15b)를 가지며, 상기 용장 데이타 억세싱 유니트(18)는, 활성 레벨의 제1게이트 제어 신호(R0)에 응답하여 상기 제1센스 증폭 회로의 입력 노드에서 방전 라인으로 전류 통로를 제공하는 제1방전 트랜지스터(Qn13)와, 활성 레벨의 제2게이트 제어 신호(R1)에 응답하여, 상기 제2센스 증폭 회로의 입력 노드로부터 상기 반전 라인으로 전류 통로를 제공하는 제2방전 트랜지스터(Qn14)와, 상기 테스트 신호(TEST)에 응답하여 상기 제1게이트 제어 신호(R0) 및 상기 제2게이트 제어 신호(R1)중 하나를 상기 용장 데이타 억세스 시퀸스에서 활성 레벨로 변화시키며, 이것에 의해 상기 제1 및 제2센스 증폭 회로(15a/15b)의 입력 노드 각각에 상기 두 논리 레벨을 제공하는 논리 회로(18a)를 구비하며, 상기 논리 회로(18a)는 상기 제1 및 제2게이트 제어 신호(R0/R1)를 상기 정규 데이타 억세스 시퀸스에서 비활성 레벨로 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 용장 유니트(16)는, 상기 다수의 정규 메모리 셀 그룹중 최소한 하나에 할당된 불량 어드레스를 표시하는 상기 용장 데이타를 기억하는 메모리부(16b)와, 상기 외부 어드레스의 일부분으로 표시된 어드레스와 결함 어드레스를 비교하도록 동작하여, 상기 결함 어드레스와 상기 어드레스사이에서 매층을 표시하는 히트 신호(HIT)를 발생하는 비교부(16c)와, 상기 히트 신호의 상보성 신호에 응답하여 상기 제1센스 증폭 회로(15a)를 출력 회로에 접속시키는 제1전달 게이트(TG1)와, 상기 히트 신호(HIT)에 응답하여 상기 제2센스 증폭 회로(15b)를 상기 출력 회로에 접속시키는 제2전달 게이트(TG2)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 센스 증폭 유니트(36)는 최소한 하나의 센스 증폭 회로를 가지며, 상기 용장 데이타 억세싱 유니트(38)는, 상기 용장 유니트(35)가 상기 다수의 정규 메모리 셀 그룹중 최소한 하나에 대한 억세스를 구별할때, 상기 테스트 신호(TEST)로 인에이블되며 게이트 제어 신호(R2)를 발생하는 제1논리 게이트(NR30)와, 상기 센스 증폭 회로의 방전 라인사이에 접속되며, 상기 게이트제어 신호(R2)에 응답하여 정보 신호의 논리 레벨을 변화시키는 방전 트랜지스터(Qn33)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 용장 유니트(35)는, 상기 다수의 정규 메모리 셀 그룹 중 최소한 나나에 할당된 불량 어드레스를 표시하는 용장 데이타를 기억하기 위한 메모리부(36a)와, 상기 외부 어드레스 비트의 일부분으로 표시된 어드레스와 결함 어드레스를 비교하도록 동작하여 상기 결함 어드레스와 상기 어드레스사이에서 매칭을 표시하는 히트 신호(HIT)를 발생하는 비교부(356)와, 상기 어드레싱 시스템에 제공되며, 상기 히트 신호(HIT)에 응답하여, 상기 정규 데이타 억세스 시퀸스에서 다수의 정규 메모리 셀 그룹 중 최소한 하나로부터 제공된 데이타 비트 대신에 상기 선택된 데이타 비트를 선택적으로 출력하는 제2논리 게이트(INV31)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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