JPH1021698A

JPH1021698A - 半導体記憶装置

Info

Publication number: JPH1021698A
Application number: JP8173785A
Authority: JP
Inventors: Yoshiyuki Haraguchi; 喜行原口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-07-03
Filing date: 1996-07-03
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】誤って特殊モードに入り誤動作しないような
半導体記憶装置を提供する。【解決手段】ＳＲＡＭ１００において、ブロックアド
レス信号入力端子５８のうちのいずれか２つ以上の端子
５８０〜５８ｉに電源電圧よりも大きい電圧を有する高
電圧信号ＨＶ０〜ＨＶｉが同時に与えられ、高電圧検出
回路５９０でこれらすべての高電圧信号が検出される
と、Ｌレベルのテストモード信号／ＴＭが出力される。
このＬレベルのテストモード信号／ＴＭとブロックセレ
クタ８からの出力信号とにより、メモリブロックＢＫ０
〜ＢＫｎが選択され、テストが行なわれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、通常モードから特殊モードに切換可能な半導
体記憶装置に関する。

【０００２】

【従来の技術】一般に、工場の出荷前に、製造された半
導体記憶装置が所望の機能を達成できるか否かを確認す
るために出荷前テストが行なわれる。

【０００３】出荷前テストにおいて、たとえば、半導体
記憶装置は、外部から指定されたテストモードにおいて
動作される。すなわち、外部から何らかのテストモード
信号が半導体記憶装置に与えられ、半導体記憶装置は与
えられたテストモード信号に応答してテストモード動作
を実行する。

【０００４】図１７は、従来の半導体記憶装置の第１の
例であるＳＲＡＭ１７００の構成を示すブロック図であ
る。

【０００５】図１７を参照して、ＳＲＡＭ１７００にお
いて、たとえば、メモリブロックＢＫ０がアクセスされ
るとき、メモリブロックＢＫ０を指定するためのブロッ
クアドレス信号ＢＡがアドレスバッファ５３を介してブ
ロックセレクタ８に与えられる。ブロックセレクタ８
は、与えられたブロックアドレス信号ＢＡをデコード
し、書換バッファ３０およびセンスアンプ４０を選択的
に活性化させる。データ読出時には、行デコーダ６が行
アドレス信号ＲＡに応答してメモリセルアレイ１０内の
対応する１本のワード線（図示せず）を活性化させる。
列デコーダ７は、列アドレス信号ＣＡに応答してメモリ
セルアレイ１０内の対応する１つの列を選択する。

【０００６】このようにして、行デコーダ６および列デ
コーダ７によって指定されたメモリセルに保持されてい
るデータ信号が、マルチプレクサ２０を介してセンスア
ンプ４０に与えられる。センスアンプ４０によって増幅
されたデータ信号は、データ出力バッファ５０を介して
出力データＤＯとして出力される。

【０００７】データ書込時には、入力データ信号ＤＩ
が、データ出力バッファ５５を介して書込バッファ３０
に与えられる。列デコーダ７は、列アドレス信号ＣＡに
応答してメモリセルアレイ１０内の対応する１つの列を
選択する。行デコーダ６は、行アドレス信号ＲＡに応答
してメモリセルアレイ１０内の１本のワード線（図示せ
ず）を活性化させる。

【０００８】このようにして、書込バッファ３０は、マ
ルチプレクサ２０を介して行デコーダ６および列デコー
ダ７によって指定されたメモリセル（図示せず）にデー
タ信号を書込む。

【０００９】出荷前テストの他の例として、ストレス印
加テスト（バーンインテスト）がある。

【００１０】ＳＲＡＭについても、環境ストレス（温
度、湿度、振動など）および電気ストレス（電圧、電流
など）をＳＲＡＭに与えることによってバ−ンインテス
トが行なわれる。すなわち、上記のストレスがＳＲＡＭ
に与えられた後、そのＳＲＡＭについてデータ書込およ
びデータ読出が行なわれる。メモリセルアレイ内のすべ
てのメモリセルについてデータ書込およびデータ読出が
繰返され、書込データと読出データとは常に一致するか
否かが確認される。もし、書込データと読出データとの
不意が検出されると、そのＳＲＡＭは不良品であるとし
て廃棄される。

【００１１】上記データ書込およびデータ読出を個々の
メモリセルについて行ない、かつ、一致を個々に読出す
ことは非常に長い時間を要するので、近年では、テスト
時間短縮のため次のような改善が施されている。

【００１２】再び図１７を参照して、ＳＲＡＭ１７００
は、テストモードが指定されるとき、ブロックアドレス
信号入力端子のうちのある１つの端子（たとえば、最上
位の端子）５８を介して電源電位Ｖｃｃよりも大きい高
電圧信号ＨＶが与えられる。与えられた高電圧信号ＨＶ
に応答して高電圧検出回路５９から出力されたテストモ
ードを活性化するためのテストモード信号／ＴＭは、一
致検出回路５、書込バッファ３０〜３ｎ、およびセンス
アンプ４０〜４ｎに与えられ、それらを活性化する。そ
の結果、活性化された書込バッファを介して、入力デー
タ信号ＤＩが、各メモリセルアレイ１０〜１ｎ内の対応
するアドレスのメモリセルに書込まれる。さらに、活性
化されたメモリセルアレイ１０〜１ｎ内の対応するアド
レスのメモリセルから読出された読出データ信号は、活
性化されたセンスアンプを介して同時に一致検出回路５
に与えられる。一致検出回路５は、検出結果をデータ出
力バッファ５０を介して外部に出力する。

【００１３】図１８は、図１７の高電圧検出回路５９を
示す回路図である。図１８を参照して、高電圧検出回路
５９において、外部からブロックアドレス信号入力端子
５８を介して電源電位Ｖｃｃ以下の信号が与えられたと
き、インバータ７８はＨ（論理ハイ）レベルを信号を出
力する。一方、外部からブロックアドレス信号入力端子
５８０を介して電源電位Ｖｃｃよりも大きい電圧を有す
る高電圧信号ＨＶが与えられたとき、インバータ７８は
Ｌ（論理ロー）レベルの信号を出力する。このインバー
タ７８から出力される信号をテストモード信号／ＴＭと
し、テストモード信号／ＴＭがＬレベルのときテストモ
ードを動作させるようにすれば、ブロックアドレス信号
入力端子５８０を介して上記高電圧信号ＨＶが与えられ
たときにテストモードに切換わる。

【００１４】ここで、ブロックアドレス信号ＢＡのいず
れか１ビットが入力される端子（ここでは、一例とし
て、最上位ビットが入力される端子とする）５８０は、
通常モードにおいては、各メモリブロックを指定するた
めに使用されている。しかし、テストモードにおいて
は、すべてのメモリブロックがアクセスされるため、メ
モリブロックを指定する必要がないので、上記のように
端子５８０を外部からテストモードに切換えるために使
用することができる。すなわち、端子５８０を介して高
電圧信号ＨＶを与えることは、テストモードにおいて何
ら問題を生じない。

【００１５】さらに、ストレス印加（バーンイン）時
に、個々のメモリセルについてテストを行なうことは非
常に長い時間を要するので、近年では上記と同様に、ス
トレス時間を短縮するため、次のような改善が施されて
いる。

【００１６】図１９は、従来の半導体記憶装置の第２の
例であるＳＲＡＭ１９００を示すブロック図である。

【００１７】図１９を参照して、ＳＲＡＭ１９００は、
外部から列アドレス信号ＣＡを受ける列アドレス信号入
力端子のうちの１つの端子５７０に接続された高電圧検
出回路５９を備える。

【００１８】バーンインテストが行なわれるバーンイン
モードに切換えられるとき、外部から端子５７０を介し
て電源電圧Ｖｃｃよりも大きい電圧を有する高電圧信号
ＨＶが与えられる。高電圧検出回路５９は、上記図１５
で説明したテストモード信号／ＴＭと同様にして、与え
られた高電圧信号ＨＶに応答してバーンインモード信号
／ＢＭを出力する。

【００１９】バーンインモード信号／ＢＭが与えられた
とき、列デコーダによりすべての列が選択され、各メモ
リセルアレイに対応するマルチプレクサ２０〜２ｎが同
時に活性化される。その結果、共通の入力データ信号Ｄ
Ｉが、メモリセルアレイの各々０おいて同じ行アドレス
のメモリセルに書込まれる。

【００２０】このように、バーンインモード信号／ＢＭ
が与えられている間、行アドレス信号ＲＡおよびブロッ
クアドレス信号ＢＡが繰返し与えられ、メモリセルアレ
イ内の対応するアドレスのメモリセルにデータ信号が書
込まれ、ストレスが加えられることによって、すべての
メモリセルアレイについて、データ書込が行なわれる。

【００２１】図２０は、従来の半導体装置の第３の例で
あるＳＲＡＭ２０００を示すブロック図である。

【００２２】図２０を参照して、ＳＲＡＭ２０００は、
外部から行アドレス信号ＲＡを受ける複数の行アドレス
信号入力端子５６のうちの１つの端子５６０に接続され
た高電圧検出回路５９を備える。

【００２３】バーンインモードに切換えられたとき、外
部から端子５６を介して電源電圧Ｖｃｃよりも大きい電
圧を有する高電圧信号ＨＶが与えられる。高電圧検出回
路５９は、上記図１８で説明したテストモード信号／Ｔ
Ｍと同様にして、与えられた高電圧信号ＨＶに応答して
バーンインモード信号／ＢＭを出力する。

【００２４】バーンインモード信号／ＢＭが与えられる
と、行デコーダによりすべての行が選択され、各メモリ
セルアレイにおいてすべてのワード線が同時に活性化さ
れる。その結果、共通の入力データ信号ＤＩが、メモリ
セルアレイの各々において同じ列アドレスのメモリセル
に書込まれる。

【００２５】このように、バーンインモード信号／ＢＭ
が与えられている間、列アドレス信号ＣＡおよびブロッ
クアドレス信号ＢＡが繰返し与えられ、メモリセルアレ
イ内の対応するアドレスのメモリセルにデータ信号が書
込まれ、ストレスが加えられることによって、すべての
メモリセルアレイについて、データ書込が行なわれる。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
説明からかわるように、図１８に示すような回路構成を
有する高電圧検出回路５９は、ＳＲＡＭの製造における
何らかの原因により、高電圧信号ＨＶの配列のためのし
きい値はしばしば変動する可能性があった。よって、テ
ストモードやバーンインモードなどへの切換を確実に行
なうためには、高電圧信号ＨＶの電位をより高く設定す
るべきであるが、そのような高電圧の供給はＳＲＡＭ内
のＭＯＳトランジスタを破壊する原因となりやすい。し
たがって、高電圧信号ＨＶの電圧は、電源電圧Ｖｃｃよ
りも大きいがそれほど高くない範囲内の電圧に設定する
必要がある。その結果、高電圧判別のためのしきい値が
製造工程の何らかの原因によって低くなってしまってい
る場合に、テストモードやバーンインモードなどへの切
換がユーザによって要求されていないにもかかわらず、
テストモードやバーンインモードなどへの切換が行なわ
れる可能性があった。しかも、１つの端子に入力される
高電圧信号ＨＶでのみテストモードやバーンインモード
などのような特殊モードへの切換を制御していたので、
その端子に電源電圧Ｖｃｃよりも大きい電圧を有する信
号が入力されることにより、誤ってテストモードやバー
ンインモードなどの特殊モードに入ってしまいやすかっ
た。そして、それはＳＲＡＭのユーザに誤動作として認
識されてしまう。

【００２７】このように、上述のような従来のＳＲＡＭ
では、テストモードやバーンインモードなどが誤って開
始されやすく誤動作しやすいという問題点があった。

【００２８】本発明は、以上のような問題点を解決する
ためになされたもので、誤って特殊モードに入り誤動作
しないような半導体記憶装置を提供することを目的とす
る。

【００２９】

【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、通常モードと特殊モードとを有し、
所定の電源電圧を受けて動作する半導体記憶装置であっ
て、複数の端子と、複数の端子からの信号を受け、また
は複数の端子に信号を与えるメモリセルアレイと、電源
電圧よりも大きい電圧が複数の端子のうちの少なくとも
２つの端子に同時に印加されると、通常モードを特殊モ
ードに切換えるモード切換手段とを設けたものである。

【００３０】本発明の請求項２に係る半導体記憶装置
は、請求項１の半導体記憶装置において、特殊モードを
活性化する特殊モード活性化手段と、特殊モード終了
後、半永久的に特殊モードを不活性化する特殊モード不
活性化手段とをさらに設けたものである。

【００３１】本発明の請求項３に係る半導体記憶装置、
請求項１または２の半導体記憶装置において、メモリセ
ルアレイが、複数のメモリブロックに分割され、複数の
端子は、複数のメモリブロックのブロックアドレスを表
わすブロックアドレス信号を入力するためのブロックア
ドレス信号入力端子である。

【００３２】本発明の請求項４に係る半導体記憶装置
は、請求項１または２の半導体記憶装置において、メモ
リセルアレイが、列に配列された複数のメモリセルを有
し、複数の端子は、複数のメモリセルの列アドレスを表
わす列アドレス信号を入力するための列アドレス信号入
力端子である。

【００３３】本発明の請求項５に係る半導体記憶装置
は、請求項１または２の半導体記憶装置において、メモ
リセルアレイが、行に配列された複数のメモリセルを有
し、複数の端子は、複数のメモリセルの行アドレスを表
わす行アドレス信号を入力するための行アドレス信号入
力端子である。

【００３４】本発明の請求項６に係る半導体記憶装置
は、請求項３の半導体記憶装置において、少なくとも２
つの端子に入力される電源電圧よりも大きい電圧を特殊
モード信号に応答して無効化し、当該他の端子に入力さ
れるブロックアドレス信号のうちの対応するビットに応
答して、複数のメモリブロックを選択的に同時に活性化
するブロック活性化手段をさらに設けたものである。

【００３５】本発明の請求項７に係る半導体記憶装置
は、請求項４の半導体記憶装置において、少なくとも２
つの端子に入力される電源電圧よりも大きい電圧を特殊
モード信号に応答して無効化し、当該他の端子に入力さ
れる列アドレス信号のうちの対応するビットに応答し
て、複数の列を選択的に同時に活性化する列活性化手
段、をさらに設けたものである。

【００３６】本発明の請求項８に係る半導体記憶装置
は、請求項５の半導体記憶装置において、少なくとも２
つの端子に入力される電源電圧よりも大きい電圧を特殊
モード信号に応答して無効化し、当該他の端子に入力さ
れる行アドレス信号のうちの対応するビットに応答し
て、複数の行を選択的に同時に活性化する行活性化手段
をさらに設けたものである。

【００３７】本発明の請求項９に係る半導体記憶装置
は、請求項１から８のいずれかの半導体記憶装置におい
て、特殊モードが、半導体記憶装置の動作が正常か否か
を判断するためにデータの書込および読出を行なうテス
トモードである。

【００３８】本発明の請求項１０に係る半導体記憶装置
は、請求項１から８のいずれかの半導体記憶装置におい
て、特殊モードが、バーンインモードである。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００４０】また、以下の図面において、同一符号は、
同一または相当部分を示す。（１）実施の形態１図１は、本発明の半導体記憶装置の実施の形態１のＳＲ
ＡＭ１００を示すブロック図である。

【００４１】図１を参照して、ＳＲＡＭ１００は、（ｎ
＋１）個のメモリブロックＢＫ０〜ＢＫｎと、外部から
行アドレス信号ＲＡが入力される行アドレス信号入力端
子５６と、外部から列アドレス信号ＣＡが入力される列
アドレス信号入力端子５７と、外部からブロックアドレ
ス信号ＢＡが入力されるブロックアドレス信号入力端子
５８と、行アドレス信号入力端子５６に入力された行ア
ドレス信号ＲＡを内部行アドレス信号に変換する行アド
レスバッファ５１と、列アドレス信号入力端子５７に入
力された列アドレス信号ＣＡを内部列アドレス信号に変
換する列アドレスバッファ５２と、ブロックアドレス信
号入力端子５８に入力されたブロックアドレス信号ＢＡ
を内部ブロックアドレス信号に変換するブロックアドレ
スバッファ５３と、内部行アドレス信号をデコードする
ことによりアクセスされるべき行を選択する行デコーダ
６と、内部列アドレス信号をデコードすることによりア
クセスされるべき列を選択する列デコーダ７と、内部ブ
ロックアドレス信号をデコードすることによりアクセス
されるべきブロックを選択するブロックセレクタ８と、
入力データ信号ＤＩを受けるデータ入力バッファ５５
と、外部に出力データ信号ＤＯを出力するデータ出力バ
ッファ５０と、外部から与えられるチップ選択信号／Ｃ
Ｓおよび書込イネーブル信号／ＷＥに応答してデータ入
力バッファ５５およびデータ出力バッファ５０を活性化
する読出／書込制御回路５４と、読出データと書込デー
タとの一致を検出する一致検出回路５と、電源電圧Ｖｃ
ｃよりも大きい電圧を検出する高電圧検出回路５９０と
を備える。

【００４２】メモリブロックＢＫｘ（ｘ＝０〜ｎ）は、
行および列に配置されたメモリセル（図示せず）を備え
たメモリセルアレイ１ｘ（ｘ＝０〜ｎ）と、アクセスさ
れるべきビット線対を選択するためのマルチプレクサ２
ｘ（ｘ＝０〜ｎ）と、データ書込のための書込バッファ
３ｘ（ｘ＝０〜ｎ）と、データ読出のためのセンスアン
プ４ｘ（ｘ＝０〜ｎ）とをさらに備える。

【００４３】行アドレス信号入力端子５６は、行アドレ
ス信号ＲＡのビットに対応する複数の端子５６０〜５６
ｊ（行アドレス信号ＲＡが（ｊ＋１）ビットの場合）を
含む。列アドレス信号入力端子５７は、列アドレス信号
ＣＡのビットに対応する複数の端子５７０〜５７ｋ（列
アドレス信号ＣＡが（ｋ＋１）ビットの場合）を含む。
ブロックアドレス信号入力端子５８は、ブロックアドレ
ス信号ＢＡのビットに対応する複数の端子５８０〜５８
ｍ（ブロックアドレス信号ＢＡが（ｍ＋１）ビットの場
合）を含む。

【００４４】行アドレス信号入力端子５６の複数の端子
５６０〜５６ｊは、行アドレスバッファ５１に接続され
ている。列アドレス信号入力端子５７の複数の端子５７
０〜５７ｋは、列アドレスバッファ５２に接続されてい
る。ブロックアドレス信号入力端子５８の複数の端子５
８０〜５８ｍは、ブロックアドレスバッファ５３に接続
されている。行アドレスバッファ５１は、行デコーダ６
に接続されている。列アドレスバッファ５２は、列デコ
ーダ７に接続されている。ブロックアドレスバッファ５
３は、ブロックセレクタ８に接続されている。行デコー
ダ６は、各メモリブロックＢＫ０〜ＢＫｎ内のメモリセ
ルアレイ１０〜１ｎに含まれているワード線に接続され
ている。列デコーダ７は、メモリブロックＢＫ０〜ＢＫ
ｎ内の各マルチプレクサ２０〜２ｎに接続されている。
マルチプレクサ２０〜２ｎは、メモリセルアレイ１０〜
１ｎに接続されている。ブロックセレクタ８は、メモリ
ブロックＢＫ０〜ＢＫｎ内の書込バッファ３０〜３ｎお
よびセンスアンプ４０〜４ｎに接続されている。書込バ
ッファ３０〜３ｎの出力ノードおよびセンスアンプ４０
〜４ｎの入力ノードは、対応するメモリセルアレイに接
続されたマルチプレクサ２０〜２ｎに接続されている。
書込バッファ３０〜３ｎの入力ノードは、データ入力バ
ッファ５５の出力ノードと一致検出回路５とに接続され
ている。センスアンプ４０〜４ｎの出力ノードは、デー
タ出力バッファ５０の入力ノードと一致検出回路５とに
接続されている。高電圧検出回路５９０の入力ノード
は、電源電圧よりも大きい電圧を有する高電圧信号が与
えられるブロックアドレス信号入力端子５８内のすべて
の端子５８０〜５８ｍに接続され、テストモード信号／
ＴＭを出力する出力ノードは、書込バッファ３０〜３ｎ
およびセンスアンプ４０〜４ｎと一致検出回路５とに接
続されている。一致検出回路５の出力ノードは、データ
出力バッファ５０の入力ノードに接続されている。チッ
プ選択信号／ＣＳおよび書込イネーブル信号／ＷＥが与
えられる読出／書込制御回路５４は、データ入力バッフ
ァ５５およびデータ出力バッファ５０に接続されてい
る。

【００４５】ＳＲＡＭ１００において、通常モ−ドで
は、たとえば、メモリブロックＢＫ０がアクセスされる
とき、メモリブロックＢＫ０を指定するためのブロック
アドレス信号ＢＡがアドレスバッファ５３を介してブロ
ックセレクタ８に与えられる。ブロックセレクタ８は、
与えられたブロックアドレス信号ＢＡをデコードし、書
換バッファ３０およびセンスアンプ４０を選択的に活性
化させる。データ読出時には、行デコーダ６が行アドレ
ス信号ＲＡに応答してメモリセルアレイ１０内の対応す
る１本のワード線（図示せず）を活性化させる。列デコ
ーダ７は、列アドレス信号ＣＡに応答してメモリセルア
レイ１０内の対応する１つの列を選択する。

【００４６】このようにして、行デコーダ６および列デ
コーダ７によって指定されたメモリセルに保持されてい
るデータ信号が、マルチプレクサ２０を介してセンスア
ンプ４０に与えられる。センスアンプ４０によって増幅
されたデータ信号は、データ出力バッファ５０を介して
出力データＤＯとして出力される。

【００４７】データ書込時には、入力データ信号ＤＩ
が、データ出力バッファ５５を介して書込バッファ３０
に与えられる。列デコーダ７は、列アドレス信号ＣＡに
応答してメモリセルアレイ１０内の対応する１つの列を
選択する。行デコーダ６は、行アドレス信号ＲＡに応答
してメモリセルアレイ１０内の１本のワード線（図示せ
ず）を活性化させる。

【００４８】そして、書込バッファ３０は、マルチプレ
クサ２０を介して行デコーダ６および列デコーダ７によ
って指定されたメモリセル（図示せず）にデータ信号を
書込む。

【００４９】図２は、図１の高電圧検出回路５９０の一
例である高電圧検出回路５９１を示す回路図である。

【００５０】図２を参照して、高電圧検出回路５９１
は、ＮＡＮＤゲート７８２と、ＮＭＯＳトランジスタ８
６ｘ，８７ｘ，８８ｘ（ｘ＝０〜ｍ）とを備える。

【００５１】上記ＮＭＯＳトランジスタ８６ｘ，８７
ｘ，８８ｘは、ブロックアドレス信号入力端子のうちの
ブロックアドレス信号のビットに対応する端子５８ｘと
ＮＡＮＤゲート７８２の入力ノードのうちの１つとの間
に直列にダイオード接続されている。

【００５２】たとえば、ＮＭＯＳトランジスタ８６０，
８７０，８８０は、ブロックアドレス信号入力端子のう
ちのブロックアドレス信号の最上位ビットに対応する端
子５８０とＮＡＮＤゲート７８２の入力ノードの１つと
の間に直列にダイオード接続されている。ＮＭＯＳトラ
ンジスタ８６１，８７１，８８１は、ブロックアドレス
信号入力端子５８のうちのブロックアドレス信号の上位
から２番目のビットに対応する端子５８１とＮＡＮＤゲ
ート７８２の入力ノードの他の１つとの間に直列にダイ
オード接続されている。

【００５３】通常モ−ドにおいて、ブロックアドレス信
号入力端子５８に含まれている端子５８ｘ（ｘ＝０〜
ｍ）は、メモリブロックを指定するためにブロックアド
レス信号ＢＡを入力するのに使用される。しかし、テス
トモードにおいては、前述のように、すべてのメモリブ
ロックがアクセスされる。したがって、メモリブロック
を指定する必要がないので、端子５８ｘを、テストモー
ドへの切換を外部から指定するのに使用することができ
る。すなわち、テストモードにおいて、端子５８ｘを介
して信号を与えることは何ら問題を生じない。

【００５４】よって、端子５８ｘを介して、同時に、電
源電圧Ｖｃｃよりも大きい電圧を有する高電圧信号ＨＶ
ｘ（ｘ＝０〜ｍ）を与える。これによりＮＡＮＤゲート
７８２はＬレベルのテストモード信号／ＴＭを出力す
る。このテストモード信号／ＴＭがＬレベルのときテス
トモードを動作させるようにすれば、端子５８ｘを介し
て高電圧信号ＨＶｘが与えられたとき、通常モードから
テストモードに切換えられる。

【００５５】ここで、上記の例では、ブロックアドレス
信号入力端子５８のうちのいずれか２つの端子５８０，
５８１を介して高電圧信号ＨＶ０，ＨＶ１を与えていた
が、３つ以上の端子に高電圧信号を与えても、同様に通
常モードからテストモードに切換えられるようにするこ
とができる。

【００５６】また、この実施の形態１の半導体記憶装置
については、テストモード以外の特殊モ−ド、たとえ
ば、バーンインモードについても、テストモード切換時
と同様に、高電圧検出回路からテストモード信号／ＴＭ
と同様のバーンインモード信号／ＢＭを出力することに
よりバーンインモードに切換え、バーンインテストを行
なうことが可能である。

【００５７】以上のように、本発明の実施の形態１の半
導体記憶装置は、テストモードやバーンインモードなど
の特殊モードに誤投入されることが少なくなり、誤動作
を防止することが可能となる。

【００５８】（２）実施の形態２本発明の半導体記憶装置の実施の形態２のＳＲＡＭは、
実施の形態１の図１のＳＲＡＭ１００において高電圧検
出回路５９０を以下の図３に示す高電圧検出回路に置き
換えたものである。

【００５９】図３は、本発明の半導体記憶装置の実施の
形態２のＳＲＡＭにおける高電圧検出回路５９２を示す
回路図である。

【００６０】図３を参照して、高電圧検出回路５９２
は、実施の形態１の図２の高電圧検出回路５９１におい
て、高電圧信号ＨＶｘ（ｘ＝０〜ｍ）が与えられる端子
５８ｘ（ｘ＝０〜ｍ）のうち、少なくとも１つの端子５
８ｓに接続されたＮＭＯＳトランジスタ８６ｓ，８７
ｓ，８８ｓとＮＡＮＤゲート７８２の入力ノ−ドとの間
にモード不活性化回路６０ｓを接続したものである。

【００６１】図４は、図３のモード不活性化回路６０ｓ
の例を示す回路図である。図４を参照して、モード不活
性化回路６０ｓは、ヒューズ６１と、ダイオード６２
と、抵抗６３と、インバータ６４，６５とを備える。

【００６２】ダイオード６２の入力ノードはノードＮ１
で抵抗６３の一方端と接続され、出力ノードは外部電源
ｅｘｔ．Ｖｃｃを与える外部電源ノードに接続されてい
る。抵抗６３の他方端は接地されている。インバータ６
４の入力ノードはノードＮ１に接続され、出力ノードは
インバータ６５の入力ノードに接続されている。インバ
ータ６５の出力ノードはＮＡＮＤゲート７８２の入力ノ
ードに接続されている０ヒューズ６１はＮＭＯＳトラン
ジスタ８８ｓのソ−ス電極とノードＮ１との間に接続さ
れている。

【００６３】テストモード終了後、モード不活性化回路
６０ｓ内のヒューズ６１が溶断される。このヒューズ６
１の溶断は以下のように行なわれる。

【００６４】すなわち、外部電源ノードが接地され、こ
れに加えて、端子５８ｓおよびＮＭＯＳトランジスタ８
６ｓ，８７ｓ，８８ｓを介して高電圧信号ＨＶｓが与え
られる。これにより、大電流が端子５８ｓからヒューズ
６１およびダイオード６２を介して接地された外部電源
ノードに流れるので、ヒューズ６１が溶断される。よっ
て、インバータ６４の入力ノードは、端子５８ｓに接続
されたＮＭＯＳトランジスタ８８ｓのソ−ス電極から物
理的に切断される。

【００６５】このヒュ−ズ６１の溶断により、インバー
タ６４の入力ノードは抵抗６３の作用によりＬレベルと
なるので、インバータ６５の出力ノードからはＬレベル
の信号が出力される。したがって、ＮＡＮＤゲート７８
２はＨレベルのテストモード信号／ＴＭを出力し続け、
テストモード信号／ＴＭはＬレベルとなることはない。

【００６６】その結果、高電圧検出回路５９２は、テス
トモード終了後、Ｌレベルのテストモード信号／ＴＭを
出力することがなくなるので、誤ってテストモードに切
換えられることがなくなる。

【００６７】ここで、この実施の形態２の半導体記憶装
置については、テストモード以外の特殊モ−ド、たとえ
ば、バーンインモードについても、テストモード切換時
と同様に、高電圧検出回路からテストモード信号／ＴＭ
と同様のバーンインモード信号／ＢＭを出力することに
よりバーンインモードに切換え、バーンインテストを行
なうことが可能である。

【００６８】以上のように、本発明の実施の形態２の半
導体記憶装置は、実施の形態１の半導体記憶装置の効果
に加えて、テストモードやバーンインモードなどの特殊
モードに誤投入されることが非常に少なくなり、誤動作
を防止することが可能となる。

【００６９】（３）実施の形態３本発明の半導体記憶装置の実施の形態３のＳＲＡＭは、
実施の形態１の図１のＳＲＡＭ１００において高電圧検
出回路５９０を以下の図５に示す高電圧検出回路に置き
換えたものである。

【００７０】図５は、本発明の半導体記憶装置の実施の
形態３のＳＲＡＭにおける高電圧検出回路５９３を示す
回路図である。

【００７１】図５を参照して、高電圧検出回路５９３
は、ブロックアドレス信号入力端子５８に含まれている
端子５８０〜５８ｍのうち、高電圧信号ＨＶ０〜ＨＶｓ
が与えられるすべての端子５８０〜５８ｓの各々に接続
されたＮＭＯＳトランジスタ８６０，８７０，８８０〜
８６ｓ，８７ｓ，８８ｓとＮＡＮＤゲート７８２の入力
ノードとの間にモード不活性化回路６００〜６０ｓを備
えたものである。

【００７２】このモード不活性化回路は図４のモード不
活性化回路６０ｓと同様の構成を有し、同様に動作す
る。

【００７３】テストモード終了後、モード不活性化回路
６００〜６０ｓのうちのいずれか１つのモード不活性化
回路内のヒューズを溶断することにより、高電圧検出回
路５９３から出力されるテストモード信号／ＴＭは、前
述の実施の形態２の図４の高電圧検出回路５９２の場合
と同様に、Ｌレベルとなることがなくなる。したがっ
て、テストモードなどの特殊モードに誤投入されにくく
なる。

【００７４】ここで、この実施の形態５の半導体記憶装
置については、テストモード以外の特殊モ−ド、たとえ
ば、バーンインモードについても、テストモード切換時
と同様に、高電圧検出回路からテストモード信号／ＴＭ
と同様のバーンインモード信号／ＢＭを出力することに
よりバーンインモードに切換え、バーンインテストを行
なうことが可能である。

【００７５】以上のように、本発明の実施の形態２の半
導体記憶装置は、実施の形態１の半導体記憶装置の効果
に加えて、高電圧信号が与えられる端子に接続されたＭ
ＯＳトランジスタとＮＡＮＤゲート７８２との間に接続
されたいずれか１つ以上のモード不活性化回路内のヒュ
ーズを溶断することにより、テストモードやバーンイン
モードなどの特殊モードに誤投入されることが非常に少
なくなり、誤動作を防ぐことが可能となる。

【００７６】（４）実施の形態４本発明の半導体記憶装置の実施の形態４のＳＲＡＭは、
実施の形態１の図１のＳＲＡＭ１００において、ブロッ
クアドレス信号入力端子５８のうちのいずれか２つ以上
の端子に高電圧信号を与えることにより、通常モ−ドか
らテストモ−ドへ切換わるようにしたものである。

【００７７】図６は、本発明の半導体記憶装置の実施の
形態４のＳＲＡＭ３００の構成を示すブロック図であ
る。

【００７８】図６を参照して、ＳＲＡＭ３００は、実施
の形態１の図１のＳＲＡＭ１００において、高電圧検出
回路５９０を以下の図７に示す高電圧検出回路５９４に
置き換え、ブロックセレクタ８を以下の図８に示すブロ
ックセレクタ５００に置き換えたものである。

【００７９】ＳＲＡＭ３００では、ブロックアドレス信
号入力端子５８のうちのいずれか２つ以上の端子５８０
〜５８ｉ（２≦ｉ≦ｍ）に高電圧信号ＨＶ０〜ＨＶｉ
（２≦ｉ≦ｍ）を与え、与えられたこれらの高電圧信号
ＨＶ０〜ＨＶｉを高電圧検出回路５９４で検出してい
る。実施の形態１のＳＲＡＭ１００の場合と同様に、Ｓ
ＲＡＭ３００は、高電圧検出回路５９４から出力される
Ｌレベルのテストモード信号／ＴＭに応答して、通常モ
ードからテストモードに切換えられ、テストモードが動
作される。

【００８０】図７は、図６の高電圧検出回路５９４を示
す回路図である。図７を参照して、高電圧検出回路５９
４は、ＮＡＮＤゲート７８２と、ＮＭＯＳトランジスタ
８６０，８７０，８８０〜８６ｉ，８７ｉ，８８ｉ（２
≦ｉ≦ｍ）とを備える。

【００８１】ＮＭＯＳトランジスタ８６ｘ，８７ｘ，８
８ｘ（ｘ＝０〜ｉ）は、ブロックアドレス信号入力端子
５８のブロックアドレス信号ＢＡのビットに対応する端
子５８ｘ（ｘ＝０〜ｉ）とＮＡＮＤゲート７８２の入力
ノードとの間に直列にダイオード接続されている。

【００８２】端子５８ｘ（ｘ＝０〜ｉ）とＮＡＮＤゲー
ト７８２との間には、図２の高電圧検出回路５９１の場
合と同様に、直列にダイオード接続されたＮＭＯＳトラ
ンジスタ８６ｘ，８７ｘ，８８ｘ（ｘ＝０〜ｉ）が設け
られている。端子５８ｘを介して与えられた高電圧信号
ＨＶｘ（ｘ＝０〜ｉ）は、これらのＮＭＯＳトランジス
タを介してＮＡＮＤゲート７８２に入力され、ＮＡＮＤ
ゲート７８２はＬレベルのテストモード信号／ＴＭを出
力する。

【００８３】よって、通常モードからテストモードに切
換えたいとき、端子５８０〜５８ｉに高電圧信号ＨＶ０
〜ＨＶｉを与えると、通常モードからテストモードに切
換えられる。しかし、高電圧信号が与えられる所定の端
子のうちいずれか１つでも高電圧信号が与えられなかっ
た場合は、ＮＡＮＤゲート７８２から出力されるテスト
モード信号／ＴＭはＨレベルとなるので、通常モードか
らテストモードへの切換は行なわれない。

【００８４】以上のように、ブロックアドレス信号入力
端子のうちのいずれか２つ以上の端子に同時に電源電圧
Ｖｃｃよりも大きい電圧を与えることにより、通常モー
ドからテストモードに切換わるようにするので、テスト
モードに誤投入される確率は非常に小さくなり、誤動作
を防ぐことが可能となる。

【００８５】高電圧検出回路５９４から出力されるテス
トモ−ド信号／ＴＭは、さらにブロックセレクタ５００
にも与えられている。ここで、ＳＲＡＭ３００は、複
数個のメモリブロックについて同時にテストを行なうこ
とができる。

【００８６】一例として、通常モードで入力されるブロ
ックアドレス信号ＢＡが３ビットで表わされ、ブロック
アドレス信号入力端子５８がブロックアドレス信号ＢＡ
の各々のビットに対応する３つの端子５８０〜５８２を
含み、高電圧信号ＨＶ０，ＨＶ１がそのうちの２つの端
子５８０，５８１に与えられる場合について説明する。

【００８７】図８は、図６のブロックセレクタ５００の
一例であるブロックセレクタ７００を示す回路図であ
る。

【００８８】図８を参照して、ブロックセレクタ７００
は、通常モードでは、３ビットのブロックアドレス信号
ＢＡの各々ビットがブロックアドレス信号入力端子５８
の対応する３つの端子５８０〜５８２に入力されると、
Ｈレベルのテストモード信号／ＴＭとにより、ＮＡＮＤ
ゲート５０１〜５１２とインバータ５２１〜５３０とを
介して、８個のメモリブロックＢＫ０〜ＢＫ７に対応す
る８つの出力端子ＯＵＴ０〜ＯＵＴ７からメモリブロッ
ク選択信号を出力する。このブロック選択信号が１（Ｈ
レベル）のときメモリブロックが活性化され、０（Ｌレ
ベル）のとき非活性化される。

【００８９】通常モードからテストモードに切換えられ
るとき、端子５８０，５８１にはテストモードへの切換
を指定するための高電圧信号ＨＶ０，ＨＶ１が入力され
る。そこで、高電圧信号が入力されない残りの端子５８
２に入力する信号により、複数個のメモリブロックを同
時に選択できるようにする。ここでは、一例として、４
個のブロックを同時に選択し活性化する場合について説
明する。

【００９０】図９は、図８のブロックセレクタ７００に
よるメモリブロック選択信号の出力例を示す信号入出力
図である。

【００９１】図８，９を参照して、ブロックアドレス信
号入力端子５８は、ブロックアドレスバッファ５３を介
して、ブロックセレクタ７００に接続されている。

【００９２】通常モードでは、ブロックアドレス信号入
力端子５８に入力されたブロックアドレス信号ＢＡに応
答して、１個のブロックアドレス信号ＢＡに対応して出
力端子ＯＵＴ０〜ＯＵＴ７のいずれか１つの出力端子か
らＨレベル（１）のメモリブロック選択信号が出力さ
れ、対応するメモリブロックが活性化される。

【００９３】一方、テストモード切換時には、ブロック
アドレス信号入力端子５８のうちの２つの端子５８０，
５８１に高電圧信号ＨＶ０，ＨＶ１が与えられ、テスト
モードの間も継続して高電圧信号ＨＶ０，ＨＶ１が与え
られている。そこで、残りの端子５８２にＬレベル
（０）の信号を入力することにより、ＮＡＮＤゲート５
０５〜５０８とインバータ５２１〜５２６とを介して、
出力端子ＯＵＴ０〜ＯＵＴ３からＨレベル（１）のメモ
リブロック選択信号が対応する４個のメモリブロックに
出力され、ＮＡＮＤゲート５０９〜５１２とインバータ
５２１，５２２，５２７〜５３０とを介して、出力端子
ＯＵＴ４〜ＯＵＴ７からＬレベル（０）のメモリブロッ
ク選択信号が同時に対応する４個のメモリブロックに出
力される。

【００９４】そして、端子５８２にＬレベル（１）の信
号が入力されると、ＮＡＮＤゲート５０５〜５０８とイ
ンバータ５２１〜５２６とを介して、出力端子ＯＵＴ０
〜ＯＵＴ３からＬレベル（０）のメモリブロック選択信
号が出力され、ＮＡＮＤゲート５０９〜５１２とインバ
ータ５２１，５２２，５２７〜５３０とを介して、出力
端子ＯＵＴ４〜ＯＵＴ７からＨレベル（１）のメモリブ
ロック選択信号が同時に対応する４個のメモリブロック
に出力される。

【００９５】テストモード切換時は、高電圧検出回路５
９４から入力されるテストモード信号／ＴＭは、テスト
モードのとき常にＬレベル（０）であるので、端子５８
０，５８１に与えられている高電圧信号ＨＶ０，ＨＶ１
は、ＮＡＮＤゲート５０１〜５０４により無効化され、
出力端子ＯＵＴ０〜ＯＵＴ７から出力されるメモリブロ
ック選択信号には影響しない。

【００９６】以上のように、ブロックアドレス信号入力
端子５８のうち、高電圧信号が与えられていない残りの
端子５８２に入力される信号により、４個のメモリブロ
ックを同時に選択的に活性化することができる。また、
他の例として、３２個のメモリブロックＢ０〜Ｂ３１が
あり、ブロックアドレス信号入力端子５８に５ビットの
ブロックアドレス信号ＢＡが入力される場合についてさ
らに説明する。

【００９７】図１０は、図６のＳＲＡＭ３００における
ブロックアドレス信号入力端子５８への入力信号による
メモリブロックの選択の他の例を示す信号入力図であ
る。

【００９８】このとき、ＳＲＡＭ３００のブロックアド
レス信号入力端子５８は、クロックアドレス信号ＢＡの
５ビットに対応する５つの端子５８０〜５８４を有す
る。

【００９９】端子５８０，５８１に高電圧信号ＨＶ０，
ＨＶ１が与えられているとする。図１０を参照して、４
個のメモリブロックを同時に選択する場合は、高電圧信
号が与えられていない残りの端子５８２〜５８４に入力
される入力信号により選択が行なわれる。たとえば、通
常モードにおいて入力されるブロックアドレス信号ＢＡ
の端子５８２〜５８４に対応するビットが等しいメモリ
ブロックを同時に選択する。すなわち、メモリブロック
ＢＫ０〜ＢＫ３，ＢＫ４〜ＢＫ７，ＢＫ８〜ＢＫ１１，
ＢＫ１２〜ＢＫ１５，ＢＫ１６〜ＢＫ１９，ＢＫ２０〜
ＢＫ２３，ＢＫ２４〜ＢＫ２７，ＢＫ２８〜ＢＫ３１
が、それぞれ同時に選択される。

【０１００】８個のメモリブロックを同時に選択する場
合は、高電圧信号が与えられていない残りの端子５８
３，５８４に入力される入力信号により選択が行なわれ
る。たとえば、通常モードにおいて入力されるブロック
アドレス信号ＢＡの端子５８３，５８４に対応するビッ
トが等しいメモリブロックを同時に選択する。すなわ
ち、図１０においては、メモリブロックＢＫ０〜ＢＫ
７，メモリブロックＢＫ８〜ＢＫ１５，メモリブロック
ＢＫ１６〜ＢＫ２３，メモリブロックＢＫ２４〜ＢＫ３
１が、それぞれ同時に選択される。

【０１０１】ここで、さらに端子５８２にも高電圧信号
が与えられていてもよい。１６個のメモリブロックを同
時に選択する場合は、高電圧信号が与えられていない残
りの端子５８２〜５８４のうちいずれか１つの端子、た
とえば端子５８４に入力される入力信号によりメモリブ
ロックが選択される。たとえば、通常モードにおいて入
力されるブロックアドレス信号ＢＡの端子５８４に対応
するビットが等しいメモリブロックを同時に選択する。
すなわち、図１０においては、メモリブロックＢＫ０〜
ＢＫ１５，メモリブロックＢＫ１６〜ＢＫ３１が、同時
に選択される。

【０１０２】ここで、さらに端子５８２，５８３のいず
れかにも高電圧信号が与られていてもよい。

【０１０３】このように、２ⁿ個のメモリブロックが同
時に選択されるようにするときは、高電圧信号が与えら
れる端子を含むｎ個の端子を除いた残りの端子に入力さ
れる入力信号により選択を行なうことができる。

【０１０４】この実施の形態４の半導体記憶装置につい
ては、テストモード以外の特殊モ−ド、たとえば、バー
ンインモードについても、テストモード切換時と同様
に、高電圧検出回路からテストモード信号／ＴＭと同様
のバーンインモード信号／ＢＭを出力することによりバ
ーンインモードに切換え、バーンインテストを行なうこ
とが可能である。

【０１０５】以上のように、本発明の実施の形態４の半
導体記憶装置は、実施の形態１の半導体記憶装置の効果
に加えて、テストモードやバーンインモードなどの特殊
モードでのテストにおいて、複数個のブロックを同時に
選択することができるので、テスト時間を短縮すること
が可能となる。

【０１０６】（５）実施の形態５本発明の半導体記憶装置の実施の形態５のＳＲＡＭは、
実施の形態４の図６のＳＲＡＭ３００において高電圧検
出回路５９４を以下の図１１に示す高電圧検出回路５９
５に置き換えたものである。

【０１０７】図１１は、本発明の半導体記憶装置の実施
の形態５のＳＲＡＭにおける高電圧検出回路５９５を示
す回路図である。

【０１０８】図１１を参照して、高電圧検出回路５９５
は、実施の形態４の図６の高電圧検出回路５９４におい
て、高電圧信号ＨＶｘ（ｘ＝０〜ｉ）が与えられる端子
５８ｉ（ｘ＝０〜ｉ）のうち、少なくとも１つの端子５
８ｓに接続されたＮＭＯＳトランジスタ８６ｓ，８７
ｓ，８８ｓとＮＡＮＤゲート７８２の入力ノ−ドとの間
にモード不活性化回路６０ｓを接続したものである。

【０１０９】テストモード終了後、モード不活性化回路
６０ｓ内のヒューズ６１が溶断されることにより、実施
の形態２の本発明の半導体記憶装置の実施の形態２のＳ
ＲＡＭにおける高電圧検出回路５９２を示す回路図であ
る。図３の高電圧検出回路５９２の場合と同様に、高電
圧検出回路５９５からＬレベルのテストモード信号／Ｔ
Ｍが出力されなくなるので、誤ってテストモードに切換
えられることがなくなる。

【０１１０】この実施の形態５の半導体記憶装置につい
ては、テストモード以外の特殊モ−ド、たとえば、バー
ンインモードについても、テストモード切換時と同様
に、高電圧検出回路からテストモード信号／ＴＭと同様
のバーンインモード信号／ＢＭを出力することによりバ
ーンインモードに切換え、バーンインテストを行なうこ
とが可能である。

【０１１１】以上のように、本発明の実施の形態５の半
導体記憶装置は、実施の形態４の半導体記憶装置の効果
に加えて、テストモードやバーンインモードなどの特殊
モードに誤投入されることが非常に少なくなり、誤動作
を防止することが可能となる。

【０１１２】（６）実施の形態６本発明の半導体記憶装置の実施の形態６のＳＲＡＭは、
実施の形態４の図６のＳＲＡＭ３００において高電圧検
出回路５９４を以下の図１２に示す高電圧検出回路５９
６に置き換えたものである。

【０１１３】図１２は、本発明の半導体記憶装置の実施
の形態６のＳＲＡＭの高電圧検出回路５９６を示す回路
図である。

【０１１４】図１２を参照して、高電圧検出回路５９６
は、実施の形態４の図７の高電圧検出回路５９４におい
て、高電圧信号ＨＶｘ（ｘ＝０〜ｉ）が与えられるすべ
ての端子５８ｘ（ｘ＝０〜ｉ）の各々に接続されたＮＭ
ＯＳトランジスタ８６ｘ，８７ｘ，８８ｘ（ｘ＝０〜
ｉ）とＮＡＮＤゲート７８２の入力ノ−ドとの間に、モ
ード不活性化回路６０ｘ（ｘ＝０〜ｉ）を接続したもの
である。

【０１１５】このモード不活性化回路６０ｘ（ｘ＝０〜
ｉ）は図４のモード不活性化回路６０ｓと同様の構成を
有し、同様に動作する。

【０１１６】テストモード終了後、モード不活性化回路
６０ｘ（ｘ＝０〜ｉ）のうちの少なくとも１つのモード
不活性化回路内のヒューズを溶断することにより、高電
圧検出回路５９６から出力されるテストモード信号／Ｔ
Ｍは、前述の実施の形態３の図５の高電圧検出回路５９
３の場合と同様に、Ｌレベルとなることがなくなるの
で、誤ってテストモードに切換えられることがなくな
る。。

【０１１７】この実施の形態６の半導体記憶装置につい
ては、テストモード以外の特殊モ−ド、たとえば、スト
レス印加テスト（バーンインテスト）が行なわれるバー
ンインモードについても、テストモード切換時と同様
に、高電圧検出回路からテストモード信号／ＴＭと同様
のバーンインモード信号／ＢＭを出力することによりバ
ーンインモードに切換え、バーンインテストを行なうこ
とが可能である。

【０１１８】以上のように、本発明の実施の形態６の半
導体記憶装置は、実施の形態４の半導体記憶装置の効果
に加えて、高電圧信号が与えられる端子に接続されたＮ
ＭＯＳトランジスタとＮＡＮＤゲート７８２との間に接
続された少なくとも１つのモード不活性化回路内のヒュ
ーズを溶断することにより、テストモードやバ−ンイン
モ−ドなどの特殊モードに誤投入される確率がさらに小
さくなり、誤動作を防ぐことが可能となる。

【０１１９】（７）実施の形態７バーンインモードについては、さらに以下に示すよう
に、列アドレス入力端子に高電圧信号を与えることによ
り、通常モ−ドをバーンインモードに切換え、バーンイ
ンテストを行なうことも可能である。

【０１２０】図１３は、本発明の半導体記憶装置の実施
の形態７のＳＲＡＭ１３００を示すブロック図である。

【０１２１】図１３を参照して、ＳＲＡＭ１３００は、
実施の形態１〜３の半導体記憶装置の図１のＳＲＡＭに
おいて、列アドレス入力端子５７のすべての端子５７０
〜５７ｋに高電圧信号ＨＶ０〜ＨＶｋを与えることによ
り、通常モードからバーンインモードへの切換を行なう
ようにしたものである。

【０１２２】ＳＲＡＭ１３００では、高電圧検出回路５
９０は、高電圧信号ＨＶ０〜ＨＶｋが与えられるこれら
の端子５７０〜５７ｋに接続されている。そして、高電
圧検出回路５９０は、与えられた高電圧信号ＨＶ０〜Ｈ
Ｖｋを検出すると、前述のテストモード信号／ＴＭと同
様のバーンインモード信号／ＢＭを出力する。バーンイ
ンモード信号／ＢＭがＬレベルのとき、ＳＲＡＭ１３０
０は、通常モ−ドからバーンインモードに切換えられ
る。

【０１２３】以上のように、本発明の実施の形態８の半
導体記憶装置は、実施の形態１〜３の半導体記憶装置の
場合と同様に、バーンインモードなどの特殊モードに誤
投入される確率が小さく、誤動作を防止することが可能
である。

【０１２４】（８）実施の形態８図１４は、本発明の半導体記憶装置の実施の形態８のＳ
ＲＡＭ１４００を示すブロック図である。

【０１２５】図１４を参照して、ＳＲＡＭ１４００は、
実施の形態７のＳＲＡＭ１３００において、高電圧検出
回路５９０を以下の図７に示す高電圧検出回路５９４に
置き換え、行デコ−ダ６を図８に示したブロックセレク
タ７００と同様の構成を有する列デコ−ダに置き換えた
ものである。

【０１２６】ＳＲＡＭ１４００は、列アドレス入力端子
５７のうちの２つ以上の端子５７０〜５７ｉ（２≦ｉ≦
ｋ）に高電圧信号ＨＶ０〜ＨＶｉ（２≦ｉ≦ｋ）を与え
ることにより、通常モードからテストモードへの切換を
行なうようにしている。

【０１２７】ＳＲＡＭ１４００では、高電圧検出回路５
９４は、高電圧信号が与えられるこれらの端子５７０〜
５７ｉに接続され、バーンインモード信号／ＢＭを列デ
コーダ７に出力する。列デコーダ７は、図８に示したブ
ロックセレクタ７００と同様の構成を有しており、高電
圧信号が与えられない残りの端子に入力される入力信号
に応答して、複数個のマルチプレクサを同時に選択す
る。そして、選択されたマルチプレクサに対応するメモ
リセルアレイ内の複数の列に配置されたメモリセルにお
いて、同時にテストが行なわれる。

【０１２８】以上のように、本発明の実施の形態８の半
導体記憶装置は、実施の形態７の半導体記憶装置の効果
に加えて、全列のうちのいくつかの列に配置されたメモ
リセルが同時に選択され、バーンインモ−ドなどの特殊
モ−ドにおけるテストが行なわれるので、テスト時間の
短縮が可能となる。

【０１２９】（９）実施の形態９バーンインモードについては、さらに以下に示すよう
に、行アドレス入力端子に高電圧信号を与えることによ
り、通常モ−ドをバーンインモードに切換え、バーンイ
ンテストを行なうことも可能である。

【０１３０】図１５は、本発明の半導体記憶装置の実施
の形態９のＳＲＡＭ１５００の構成を示すブロック図で
ある。

【０１３１】図１５を参照して、ＳＲＡＭ１５００は、
実施の形態１〜３のＳＲＡＭにおいて、行アドレス信号
入力端子５６のすべての端子５６０〜５６ｊに高電圧信
号ＨＶ０〜ＨＶｊが与えられることにより、通常モード
からバーンインモードへの切換を行なうようにしたもの
である。

【０１３２】ＳＲＡＭ１５００では、高電圧検出回路５
９０は、高電圧信号ＨＶ０〜ＨＶｊが与えられるこれら
の端子５６０〜５６ｊに接続されている。そして、高電
圧検出回路５９０は、与えられた高電圧信号ＨＶ０〜Ｈ
Ｖｊを検出すると、前述のテストモード信号／ＴＭと同
様のバーンインモード信号／ＢＭを出力する。バーンイ
ンモード信号／ＢＭがＬレベルのとき、ＳＲＡＭ１５０
０は、通常モ−ドからバーンインモードに切換えられ
る。

【０１３３】以上のように、本発明の実施の形態９の半
導体記憶装置は、実施の形態１〜３の半導体記憶装置の
場合と同様に、バーンインモードなどの特殊モードに誤
投入される確率が小さく、誤動作を防止することが可能
である。

【０１３４】（１０）実施の形態１０図１６は、本発明の半導体記憶装置の実施の形態１０の
ＳＲＡＭ１６００の構成を示すブロック図である。

【０１３５】図１６を参照して、ＳＲＡＭ１６００は、
実施の形態９のＳＲＡＭ１５００において、高電圧検出
回路５９０を以下の図７に示す高電圧検出回路５９４に
置き換え、行デコ−ダ６を図８に示したブロックセレク
タ７００と同様の構成を有する行デコ−ダに置き換えた
ものである。

【０１３６】ＳＲＡＭ１６００は、列アドレス入力端子
５６のうちの２つ以上の端子５６０〜５６ｉ（２≦ｉ≦
ｊ）に高電圧信号ＨＶ０〜ＨＶｉ（２≦ｉ≦ｊ）を与え
ることにより、通常モードからテストモードへの切換を
行なうようにしている。

【０１３７】ＳＲＡＭ１６００では、高電圧検出回路５
９４は、高電圧信号が与えられるこれらの端子５６０〜
５６ｉに接続され、バーンインモード信号／ＢＭを行デ
コーダ６に出力する。行デコーダ６は、図８に示したブ
ロックセレクタ７００と同様の構成を有しており、高電
圧信号が与えられない残りの端子に入力される入力信号
に応答して、複数の行が選択される。そして、選択され
た複数の行において、同時にテストが行なわれる。

【０１３８】以上のように、本発明の実施の形態１０の
半導体記憶装置は、実施の形態９の半導体記憶装置の効
果に加えて、全行のうちのいくつかの行に配置されたメ
モリセルが同時に選択され、バーンインモ−ドなどの特
殊モ−ドにおけるテストが行なわれるので、テスト時間
の短縮が可能となる。

【０１３９】

【発明の効果】本発明の請求項１の半導体記憶装置は、
複数の端子のうち少なくとも２つの端子に電源電圧より
も大きい電圧が同時に印加されなければ、通常モードか
ら特殊モードへ切換えられないので、誤って特殊モード
に入り誤動作するのを防止することが可能となる。

【０１４０】本発明の請求項２の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、特殊モード終
了後、半永久的に特殊モードが不活性化されるので、誤
って特殊モードに切換えられることがより少なくなる。

【０１４１】本発明の請求項３の半導体記憶装置は、請
求項１または２の半導体記憶装置の効果に加えて、ブロ
ックアドレス信号入力端子を電源電圧よりも大きい電圧
を印加するための端子として使用することができる。

【０１４２】本発明の請求項４の半導体記憶装置は、請
求項１または２の半導体記憶装置の効果に加えて、列ア
ドレス信号入力端子を電源電圧よりも大きい電圧を印加
するための端子として使用することができる。

【０１４３】本発明の請求項５の半導体記憶装置は、請
求項１または２の半導体記憶装置の効果に加えて、行ア
ドレス信号入力端子を電源電圧よりも大きい電圧が印加
される端子として使用することができる。

【０１４４】本発明の請求項６の半導体記憶装置は、請
求項３の半導体記憶装置の効果に加えて、電源電圧より
も大きい電圧が印加されていない端子に入力されるブロ
ックアドレス信号のうちの対応するビットに応答して複
数のメモリブロックが同時に選択的に活性化されるの
で、テスト時間を短縮することが可能である。

【０１４５】本発明の請求項７の半導体記憶装置は、請
求項４の半導体記憶装置の効果に加えて、電源電圧より
も大きい電圧が印加されていない端子に入力される列ア
ドレス信号のうちの対応するビットに応答して、複数の
列が同時に選択的に活性化されるので、それら複数の列
を同時に動作させることが可能となる。

【０１４６】本発明の請求項８の半導体記憶装置は、請
求項５の半導体記憶装置の効果に加えて、電源電圧より
も大きい電圧が印加されていない端子に入力される行ア
ドレス信号のうちの対応するビットに応答して、複数の
行が同時に選択的に活性化されるので、それら複数の行
を同時に動作させることが可能となる。

【０１４７】本発明の請求項９の半導体記憶装置は、請
求項１から８のいずれかの半導体記憶装置の効果に加え
て、テストモードについて切換を行なうことが可能とな
る。

【０１４８】本発明の請求項１０の半導体記憶装置は、
請求項１から８のいずれかの半導体記憶装置の効果に加
えて、通常モードからバーンインモードへの切換が可能
となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施の形態１のＳ
ＲＡＭの構成を示すブロック図である。

【図２】図１の高電圧検出回路の一例を示す回路図で
ある。

【図３】本発明の半導体記憶装置の実施の形態２のＳ
ＲＡＭにおける高電圧検出回路を示す回路図である。

【図４】図３のモード不活性化回路の例を示す回路図
である。

【図５】本発明の半導体記憶装置の実施の形態３のＳ
ＲＡＭにおける高電圧検出回路を示す回路図である。

【図６】本発明の半導体記憶装置の実施の形態４のＳ
ＲＡＭの構成を示すブロック図である。

【図７】図６の高電圧検出回路を示す回路図である。

【図８】図６のブロックセレクタの一例を示す回路図
である。

【図９】図８のブロックセレクタによるメモリブロッ
ク選択信号の出力例を示す信号入出力図である。

【図１０】図６のＳＲＡＭにおけるブロックアドレス
信号入力端子への入力信号によるメモリブロックの選択
の他の例を示す信号入力図である。

【図１１】本発明の半導体記憶装置の実施の形態５の
ＳＲＡＭにおける高電圧検出回路を示す回路図である。

【図１２】本発明の半導体記憶装置の実施の形態６の
ＳＲＡＭの高電圧検出回路５９６を示す回路図である。

【図１３】本発明の半導体記憶装置の実施の形態７の
ＳＲＡＭの構成を示すブロック図である。

【図１４】本発明の半導体記憶装置の実施の形態８の
ＳＲＡＭの構成を示すブロック図である。

【図１５】本発明の半導体記憶装置の実施の形態９の
ＳＲＡＭの構成を示すブロック図である。

【図１６】本発明の半導体記憶装置の実施の形態１０
のＳＲＡＭの構成を示すブロック図である。

【図１７】従来の半導体記憶装置の第１の例のＳＲＡ
Ｍの構成を示すブロック図である。

【図１８】図１７の高電圧検出回路を示す回路図であ
る。

【図１９】従来の半導体記憶装置の第２の例のＳＲＡ
Ｍの構成を示すブロック図である。

【図２０】従来の半導体記憶装置の第３の例のＳＲＡ
Ｍの構成を示すブロック図である。

【符号の説明】

１００，３００，１３００，１４００，１５００，１６
００半導体記憶装置、５９０，５９１，５９２，５９
３，５９５，５９６高電圧検出回路、６００〜６０ｓ
モード不活性化回路、６行デコーダ、７列デコー
ダ、８，５００，７００ブロックセレクタ、ＢＫ０〜
ＢＫｎメモリブロック、１０〜１ｎメモリセルアレ
イ、５６（５６０〜５６ｊ）行アドレス信号入力端
子、５７（５７０〜５７ｋ）列アドレス信号入力端
子、５８（５８０〜５８ｍ）ブロックアドレス信号入
力端子。

Claims

【特許請求の範囲】

【請求項１】通常モードと特殊モードとを有し、所定
の電源電圧を受けて動作する半導体記憶装置であって、複数の端子と、前記複数の端子からの信号を受け、または前記複数の端
子に信号を与えるメモリセルアレイと、前記電源電圧よりも大きい電圧が前記複数の端子のうち
の少なくとも２つの端子に同時に印加されると、前記通
常モードを前記特殊モードに切換えるモード切換手段
と、を備えた半導体記憶装置。
【請求項２】前記モード切換手段は、前記特殊モードを活性化する特殊モ−ド活性化手段と、前記特殊モード終了後、半永久的に前記特殊モードを不
活性化する特殊モ−ド不活性化手段と、をさらに備えた
請求項１に記載の半導体記憶装置。
【請求項３】前記メモリセルアレイは、複数のメモリブロックに分割され、前記複数の端子は、前記複数のメモリブロックのブロックアドレスを表わす
ブロックアドレス信号を入力するためのブロックアドレ
ス信号入力端子である請求項１または２に記載の半導体
記憶装置。
【請求項４】前記メモリセルアレイは、列に配列された複数のメモリセルを含み、前記複数の端子は、前記複数のメモリセルの列アドレスを表わす列アドレス
信号を入力するための列アドレス信号入力端子である請
求項１または２に記載の半導体記憶装置。
【請求項５】前記メモリセルアレイは、行に配列された複数のメモリセルを含み、前記複数の端子は、前記複数のメモリセルの行アドレスを表わす行アドレス
信号を入力するための行アドレス信号入力端子である請
求項１または２に記載の半導体記憶装置。
【請求項６】前記少なくとも２つの端子に入力される
前記電源電圧よりも大きい電圧を前記特殊モード信号に
応答して無効化し、当該他の端子に入力される前記ブロ
ックアドレス信号のうちの対応するビットに応答して、
前記複数のメモリブロックを選択的に同時に活性化する
ブロック活性化手段、をさらに備えた請求項３に記載の
半導体記憶装置。
【請求項７】前記少なくとも２つの端子に入力される
前記電源電圧よりも大きい電圧を前記特殊モード信号に
応答して無効化し、当該他の端子に入力される前記列ア
ドレス信号のうちの対応するビットに応答して複数の前
記列を選択的に同時に活性化する列活性化手段、をさら
に備えた請求項４に記載の半導体記憶装置。
【請求項８】前記少なくとも２つの端子に入力される
前記電源電圧よりも大きい電圧を前記特殊モード信号に
応答して無効化し、当該他の端子に入力される前記行ア
ドレス信号のうちの対応するビットに応答して複数の前
記行を選択的に同時に活性化する行活性化手段、をさら
に備えた請求項５に記載の半導体記憶装置。
【請求項９】前記特殊モードは、前記半導体記憶装置の動作が正常か否かを判断するため
にデータの書込および読出を行なうテストモードである
請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１０】前記特殊モードは、バーンインモードである請求項１から８のいずれかに記
載の半導体記憶装置。