KR0142036B1

KR0142036B1 - 데이타 버스 라인과 데이타 버퍼 회로 사이의 접속을 변경하기 위해 이들 사이에 접속된 시프팅 회로를 갖는 반도체 메모리 디바이스

Info

Publication number: KR0142036B1
Application number: KR1019940031362A
Authority: KR
Inventors: 세이이찌 한나이
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1993-11-26
Filing date: 1994-11-26
Publication date: 1998-07-15
Also published as: DE69416267T2; DE69416267D1; KR950015390A; EP0655687B1; JPH07153296A; US5465234A; EP0655687A1

Abstract

반도체 메모리 디바이스는 불량 메모리 셀 서브 어레이가 데이타 억세스하는 것을 방지시키기 위해 데이타 저장 상태에 따라 선택적으로 사용되는 다수의 메모리 셀 서브 어레이(22a-22d), 그리고 부분적으로 이용가능한 메모리 셀 서브 어레이를 갖고 있는 반도체 메모리 디바이스들 사이의 인쇄 회로 기판을 분리하도록 다수의 메모리 셀 서브 어레이에서의 불량 메모리 셀 서브 어레이의 위치에 관계없이 다른 입출력 데이타 버퍼 회로보다 우선 순위가 높은 입출력 데이타 버퍼에 이용가능한 메모리 셀 서브 어레이를 결합시키는 시프팅 회로(26)를 갖는다.

Description

데이타 버스 라인과 데이타 버퍼 회로 사이의 접속을 변경하기 위해 이들 사이에 접속된 시프팅 회로를 갖는 반도체 메모리 디바이스

제1도는 예비 메모리 셀을 갖고 있는 종래 기술의 반도체 메모리 디바이스의 정렬을 도시하는 블럭도.

제2도는 종래 기술의 반도체 메모리 디바이스에 내장된 예비 워드 라인 드라이버의 정렬을 도시하는 회로도.

제3도는 메모리 셀 어레이의 데이타 억세스를 부분적으로 방지하기 위한 다른 종래 기술의 반도체 메모리 디바이스에 내장된 어드레스 버퍼 회로의 정렬을 도시하는 회로도.

제4도는 본 발명에 따른 반도체 메모리 디바이스의 정렬을 도시하는 블럭도.

제5도는 제4도에 내장된 시프팅 회로의 기능을 도시하는 도면.

제6도는 시프팅 회로의 휴즈의 단락된 상태를 도시하는 도면.

제7도는 다른 반도체 메모리 디바이스에 내장된 시프팅 회로의 정렬을 도시하는 회로도.

* 도면의 주요 부분에 대한 부호의 설명

1:정규 메모리 셀 어레이 1a:예비 메모리 셀의 행

1b:예비 메모리 셀의 열

2a:행 어드레스 디코더/워드 라인 드라이버 유니트

2b:예비 워드 라인 드라이버 유니트

3a:열 어드레스 디코더/열 셀렉터 유니트

3b:예비 열 셀렉터 유니트

4a,4b,4c,4d:입출력 데이타 버퍼 회로

11:어드레스 버퍼 회로 12:방지 회로

21:반도체 칩

22a-22d:메모리 셀 서브 어레이

22e,22f:예비 메모리 셀 23:행 선택 시스템

24:열 선택 시스템 25a-25d:데이타 버퍼 회로

26,36:시프팅 회로 26b,36b:게이트 제어 회로

본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 입출력 데이타 버퍼회로에서 이용가능한 메모리 셀 서브 어레이까지 데이타 비트를 조정하기 위해 데이타 버스 라인과 입출력 데이타 버퍼 회로 사이에 접속된 시프팅 회로를 갖고 있는 반도체 메모리 디바이스에 관한 것이다.

반도체 메모리 디바이스의 전형적인 예는 제1도에 도시되어 있는데, 종래 기술의 반도체 메모리 디바이스는 예비 메모리 셀의 행(1a) 및 예비 메모리 셀의 열(1b)로 구성되는 정규 메모리 셀 어레이(1)을 포함한다. 정규 메모리 셀의 행이 불량 메모리 셀을 포함하는 경우, 정규 메모리 셀의 불량 행은 예비 메모리 셀의 행과 대체된다. 이와 반대로, 불량 메모리 셀이 정규 메모리 셀의 열에서 발견되는 경우, 정규 메모리 셀의 불량 열 및 정규 메모리 셀의 관련된 열은 예비 메모리 셀의 열과 대체된다.

종래 기술의 반도체 메모리 디바이스는 정규 메모리 셀 어레이(1)과 예비 메모리 셀의 열(1b) 사이에 분배된 정규 워드 라인 WL0 내지 WLm, 정규 메모리 셀의 행을 예비 메모리 셀의 행과 대체하기 위한 예비 원드 라인 RWL, 정규 워드 라인 WL0 내지 WLm에 결합된 행 어드레스 디코더/워드 라인 드라이버 유니트(2a) 및 정규 워드 라인 WL0 내지 WLm 대신 예비 워드 라인 RWL에 결합된 예비 워드 라인 드라이버 유니트(2b)를 더 포함한다.

행 어드레스 프리디코드 신호 ADR가 행 어드레스 디코더/워드 라인 드라이버 유니트(2a)에 공급될 때, 행 어드레스 디코더/워드 라인 드라이버 유니트는 행 어드레스 프리디코드 신호가 정규 메모리 셀의 불량 행에 지정된 행 어드레스를 표시하지 않는 한 정규 워드 라인 WL0 내지 WLm 중 하나를 작동시킨다.

이와 반대로, 행 어드레스 프리디코드 신호가 정규 메모리 셀의 불량 행의 행 어드레스를 표시하는 경우, 행 어드레스 디코더/워드 라인 드라이버 유니트(2a)는 비활성 레벨로 정규 워드 라인 WL0 내지 WLm을 유지하고, 예비 워드 라인 드라이버 유니트(2b)는 예비 워드 라인 RWL을 작동시킨다. 그러므로, 정규 워드 라인 WL0 내지 WLm 및 행 어드레스 디코더/워드 라인 드라이버 유니트(2a)는 정규 메모리 셀의 행, 및 억세스 가능한 예비 메모리 셀의 열(1b) 중 하나를 형성한다.

종래 기술의 반도체 메모리 디바이스는 정규 메모리 셀 어레이(1)과 예비 메모리 셀의 행(1a) 사이에 분배된 정규 비트 라인쌍 그룹 BL0 내지 BLn; 예비 메모리 셀의 열(1b)에 결합된 예비 비트 라인쌍 그룹 RBL; 정규 비트 라인쌍그룹 BL0 내지 BLn 과 4개의 데이타 라인쌍 DL1,DL2,DL3 및 DL4 간에 결합된 열 어드레스 디코더/열 셀럭터 유니트(3a); 및 예비 비트 라인쌍 그룹 RBL과 데이타 라이쌍 DL1 내지 DL4 사이에 결합된 예비 열 셀렉터 유니트(3b)를 더 포함한다.

열 어드레스 프리디코드 신호 ADC가 예비 비트 라인쌍 그룹 RBL로 대체되지 않고 정규 비트 라인쌍 그룹 BL0 내지 BLn 중 하나에 지정된 열 어드레스를 표시할 때, 열 어드레스 디코더/열 셀렉터 유니트(3a)는 정규 비트 라인 그룹을 데이타 라인쌍 DL1 내지 DL4에 결합시킨다. 그러나, 열 어드레스 프리디코드 신호 ADC가 불량 비트 라인 그룹에 지정된 열 어드레스를 선택하는 경우, 열 어드레스 디코더/열 셀렉터 유니트(3a)는 데이타 라인쌍 DL1 내지 DL4를 정규 비트 라인쌍 그룹 BL0 내지 BLn으로부터 분리시키고, 예비 비트 라인쌍 셀렉터 유니트(3b)는 예비 비트 라인쌍 그룹을 데이타 라인쌍 DL1 내지 DL4에 접속한다.

종래 기술의 반도체 메모리 디바이스는 데이타 라인쌍 DL1 내지 DL4와 입출력 데이타 핀 P1, P2, P3 및 P4 사이에 각각 결합된 4개의 입출력 데이타 버퍼 회로(4a, 4b, 4c 및 4d)를 더 포함한다. 데이타 비트는 데이타 라인쌍 DL1 내지 DL4를 통해 정규 또는 예비 비트 라인쌍 그룹으로부터 입출력 데이타 버퍼회로(4a 내지 4d)로 전송되고, 입출력 데이타 버퍼 회로(4a 내지 4d)는 4비트 출력 데이타 신호를 입출력 데이타 핀 P1 내지 P4에 공급한다.

이와 반대로, 4비트 입력 데이타 신호는 입출력 데이타 핀 P1 내지 P4에서 입출력 데이타 버퍼 회로(4a 내지 4d)로 공급되고, 4개의 기록 데이타 비트는 데이타 라인쌍 DL1 내지 DL4를 통해 입출력 데이타 버퍼 회로(4a 내지 4d)에서 열 어드레스 디코더/열 셀렉터 유니트(3a) 및 예비 열 셀렉터 유니트(3b)로 전송된다. 열 어드레스 디코더/열 셀렉터 유니트(3a) 및 예비 열 셀렉터 유니트(3b) 중 하나는 기록 데이타 비트를 비트 라인쌍 그룹 BL0 내지 BLn 또는 예비 비트 라인쌍 그룹 RBL 중 하나에 전송한다.

제2도는 예비 워드 라인 드라이버 유니트(2b)의 회로 구성을 도시하는 도면으로, 정(+) 전원 전압 라인 Vdd와 접지 전압 라인 GND사이에 결합된 휴즈 소자 FS0/FSC0/FS1/FSC1/FSi…/FSCi 및 n 채널 증가형 스위칭 트랜지스터 Qn1/Qn2/Qn3/Qn4/…/Qni/Qnj의 다수의 직렬 결합부와 p 채널 증가형 증가형 챠징 트랜지스터 Qp1을 포함한다. 행 어드레스 프리디코드 신호 AR0/CAR0/AR1/CAR1/ARi/CARi는 n 채널 증가형 스위칭 트랜지스터 Qn1 내지 Qnj의 게이트 전극에 각각 공급되고, 프리 챠지 제어 신호 PC는 p채널 증가형 챠징 트랜지스터 Qp1의 게이트 전극에 공급된다. 휴즈 소자 FS0 내지 FSCi는 정규 메모리 셀의 불량 행에 지정된 행 어드레스를 저장하기 위해 선택적으로 단락된다. 제2도에 도시된 회로 구성은 일본국 특허 공보제63-10520호에 기재되어 있다.

행 어드레스가 10... 1과 같이 표현된다고 가정하면, 휴즈 소자 FS0, FSC1, ... 및 FSi는 레이저 빔에 의해 단락되고, 논리 1 레벨의 행 어드레스 프리디코드 신호는 단락된 휴즈 소자와 관련된 n 채널 증가형 스위칭 트랜지스터의 게이트 전극에 공급된다. 저장된 행 어드레스 행 어드레스 프리디코드 신호 ADR로 표현되는 행 어드레스와 일치될 때는, 디스챠징 경로는 p 채널 증가형 챠징 트랜지스터 Qp1과 접지 전압 라인 GND로부터 제공되지 않고, p 채널 증가형 챠징 트랜지스터 Qp1은 활성 하이 레벨로 예비 워드 라인 RWL을 승압한다.

이와 반대로, 행 어드레스 프리디코드 신호 ADR로 표현되는 행 어드레스가 저장된 어드레스와 다른 경우, 전류는 단락되지 않은 휴즈 소자 및 n 채널 증가형 스위칭 트랜지스터의 적어도 하나의 직렬 결합부를 통해 흐르고, 예비 워드 라인 RWL은 비활성 로우 레벨로 유지된다.

예비 비트 라인 선택 유니트(3b)는 예비 워드 라인 드라이빙 유니트(3b)와 유사하다.

따라서, 예비 메모리 셀의 행(1a) 및 예비 메모리 셀의 열(1b)는 불량 메모리 셀을 대체함으로써 제거로부터 불량 반도체 메모리 디바이스를 구제하므로, 예비 설비가 종래 기술의 반도체 메모리의 생산률을 향상시킨다.

그러나, 불량 메모리 셀이 예비 메모리 셀의 행(1a) 또는 예비 메모리 셀의 열(1b) 이상인 경우, 종래 기술의 예비 시설은 반도체 메모리 디바이스를 구제할 수 없다. 다른 구제 기술은 일본국 특허 공보 제61-17299호에 제안되어 있고, 기술된 종래 기술의 반도체 메모리 디바이스에 내장된 어드레스 버퍼는 예비 메모리 셀로의 대체를 통해 구제되지 않은 메모리 셀 서브 어레이의 데이타 억세스를 방지한다.

제3도는 어드레스 핀 An용 방지 회로(12)와 관련된 어드레스 버퍼 회로(11)을 도시한 것이다. 어드레스 핀 An은 방지 레지스터 R1에 결합되고, 전계 효과 트랜지스터 Q1로 구성된 방지 회로(12)는 레지스터 R1과 접지 전압 라인 GND 사이에 결합된다.

어드레스 버퍼 회로(11)은 정 전원 전압 라인 Vdd와 접지 전압 라인 GND 사이에 결합된 3개의 인버터 INV1, INV2 및 INV3, 및 2개의 휴즈 소자 F1 및 F2를 포함하고, 인버터 INV1, INV2 및 INV3은 공핍형/증가형 전계 효과 트랜지스터 Qd2/Ge3, Qd4/Ge5 및 Qd6/Ge7로 구성된다. 휴즈 소자 F1 및 F2는 공핍형 전계 효과 트랜지스터 Qd4와 증가형 전계 효과 트랜지스터 Qe5 사이 및 공핍형 전계 효과 트랜지스터 Qd6와 증가형 전계 효과 트랜지스터 Qe7 사이에 각각 삽입된다. 공핍형 전계 효과 트랜지스터 Qd2, Qd4 및 Qd6의 게이트 전극은 인버터 INV1 내지 INV3의 출력 노드 N1, N2 및 N3에 각각 접속되고, 레지스터 R1 및 출력 노드 N1 및 N2는 인버터 INV1 내지 INV3의 입력 노드로서 작용하는 증가형 전계 효과 트랜지스터 Qe3, Qe5 및 Qe7에 각각 결합된다. 출력 노드 N3은 어드레스 버퍼 회로(11)의 출력 노드로서 작용하고, 어드레스 신호 A0는 출력 노드 N3에서 어드레싱 시스템(도시하지 않음)으로 공급된다.

어드레스 핀 An에 공급되는 외부 어드레스 비트는 메모리 셀 어레이(도시하지 않음)의 어느 한쪽의 절반을 나타낸다. 메모리 셀 어레이의 한 절반 부분의 하나가 예비 메모리 셀보다 불량 메모리 셀을 더 포함하는 경우, 제작자는 휴즈소자 F1/F2중 하나를 단락시키고, 어드레스 신호 A0를 두 레벨 중 하나로 고정한다.

예를 들면, 불량이 있는 절반이 로우 레벨의 어드레스 신호 A0에 의해 선택될 때, 휴즈 소자 F2는 단락되고, 공핍형 전계 효과 트랜지스터 Qd6은 어드레스 신호 A0를 하이 레벨로 고정한다. 결과적으로, 양호한 절반은 어드레스 핀 An에서의 외부 어드레스 비트에 관계없이 항상 억세스된다.

이와 반대로, 불량이 있는 절반이 하이 레벨의 어드레스 신호로 특정하는 경우, 휴즈 소자 F1은 단락되고, 다른 휴즈 소자는 출력 노드 N3를 증가형 전계 효과 트랜지스터 Qe7에 결합한다. 정(+) 하이 전압 레벨 Vdd는 어드레스 핀 An에서의 외부 어드레스 비트에 관계없이 공핍형 전계 효과 트랜지스터 Qd4를 통해 공급되고, 증가형 전계 효과 트랜지스터 Qe7은 항상 턴온된다. 결과적으로, 어드레스 신호 A0는 로우 레벨로 고정되고, 양호한 절반은 항상 억세스된다.

단락된 휴즈 소자가 초기 메모리 용량의 절반으로 메모리 용량이 감소되더라도, 제작자는 적은 데이타 저장 용량으로서 반도체 메모리 디바이스로 팔 수 있다.

메모리 셀 어레이가 양호할 때, 임의의 휴즈 소자 F1 및 F2는 단락되지 않고, 어드레스 신호 A0는 어드레스 핀 An에서의 외부 어드레스 비트에 따라 변경된다.

메모리 셀 어레이가 1/4로 분할될 경우, 휴즈 소자 쌍 F1 및 F2는 2개의 어드레스 버퍼 회로의 각각에 내장되고, 제작자는 메모리 셀 어레이의 1/4 부분의 데이타 억세스를 선택적으로 방지한다. 예를 들면, 제작자는 예비 메모리 셀은 갖고 있는 16메가 비트 메모리 셀을 형성하는 4개의 메모리 셀 서브 어레이 중 하나를 구제하지 않는다고 가정하여 어드레스 버퍼 회로에 내장된 휴즈 소자를 단락시킴으로써 불량 메모리 셀 서브 어레이의 데이타 억세스를 방지한다. 이 반도체 메모리 디바이스는 12 메가 비트 빈도체 메모리 디바이스로서 팔 수 있다.

4개의 메모리 셀 서브 어레이가 데이타 라인쌍 DL1 내지 DL4를 통해 제1도에 도시된 입출력 데이타 버퍼 회로(4a 내지 4d)에 각각 결합될 경우, 3개의 입출력 데이타 버퍼 회로는 이용가능하고, 불량 메모리 셀 서브 어레이와 관련된 입출력 데이타 버퍼 회로는 데이타 억세스로부터 방지된다.

그러나, 제작자 및 사용자가 방지된 입출력 데이타 버퍼 또는 버퍼들에 따라 테스트 프로그램 시퀀스 및 인쇄 회로 기판을 만든다는 점에서 데이타 억세스가 부분적으로 방지된 종래 기술의 반도체 메모리 디바이스는 제작자 및 사용자 양쪽에도 불편하게 된다.

본 발명의 중요한 목적은 임의의 데이타 버퍼 회로를 통해 외부 디바이스와 교신하는 반도체 메모리 디바이스를 제공하는 것이다.

목적을 달성하기 위하여, 본 발명은 데이타 라인쌍과 데이타 버퍼 회로 사이에 시프팅 회로를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 메모리 디바이스는, a) 내부 데이타 비트를 각각 저장하기 위한 다수의 어드레스 가능한 메모리 셀로 각각 구성된 다수의 메모리 셀 서브 어레이로 분할된 메모리 셀 어레이, b) 내부 데이타 비트와 외부 데이타 비트 사이의 데이타 비트를 변경하도록 동작하고, 서로 다른 각각의 우선 순위를 갖고 있는 다수의 데이타 버퍼 회로; c) 다수의 메모리 셀 서브 어레이로부터 각각 선택된 어드레스 가능한 메모리 셀을 다수의 데이타 버퍼 회로에 결합하도록 동작하는 어드레싱 수단; 및 d) 어드레싱 수단과 다수의 데이타 버퍼 회로 사이에 결합되고, 불량 메모리 셀을 갖는 불량 메모리 셀 서브 어레이가 다수의 메모리 셀 서브 어레이에 포함되어 있지 않을 때, 다수의 메모리 셀 서브 어레이를 데이타 버퍼 회로에 각각 접속하도록 동작하는 시프팅 회로를 포함하고, 또한 시프팅 회로는 불량 메모리 셀이 없는 이용가능한 메모리 셀 서브 어레이 또는 서브 어레이들을 우선 순위가 낮은 데이타 버퍼 회로 또는 회로들로 분리시키도록 동작한다.

이하, 첨부 도면을 참조하여 본 발명의 목적 및 장점에 대해 설명하고자 한다.

제4도를 참조하면, 본 발명에 포함되는 반도체 메모리 디바이스는 반도체 칩(21) 상에 제조되고, 4개의 메모리 셀 서브 어레이(22a 내지 22d)로 분할된 메모리 셀 어레이(22)를 포함한다. 각각의 메모리 셀 서브 어레이(22a 내지 22d)는 행 및 열로 정렬된 다수의 정규 메모리 셀, 정규 메모리 셀의 행(22e) 및 정규 메모리 셀의 열(22f)을 갖고 있다. 예비 메모리 셀은 정규 메모리 셀을 갖고 있는 회로 구성과 동일하게 되어 있고, 작은 원은 메모리 셀 서브 어레이(22a)의 정규 메모리 셀의 몇몇을 나타낸다. 데이타 비트는 정규/예비 메모리 셀 내에 각각 저장되어 있고, 재기록 가능하다.

반도체 메모리 디바이스는 메모리 셀 서브 어레이(22a 내지 22d)에 각각 관련된 다수의 정규 및 예비 워드 라인 WL0 내지 WLm 및 RWL 세트, 및 메모리 셀 서브 어레이(22a 내지 22d)에 각각 관련된 다수의 정규 비트 라인쌍 BL0, BL1, ..., BLn RBL 세트를 더 포함한다. 행 어드레스는 각 원드 라인 세트의 정규 워드 라인 WL0 내지 WLm에 각각 지정되고, 열 어드레스는 정규 비트라인쌍 BL0 내지 BLn에 각각 지정된다.

정규 워드 라인 WL0 내지 WLm은 정규 메모리 셀의 각각의 행 및 관련된 메모리 셀 서브 어레이의 각각의 예비 메모리 셀(22f)에 결합되고, 예비 워드 라인 RWL은 예비 메모리 셀(22e)의 관련된 행에 결합된다. 이와 반대로, 정규 비트 라인쌍 BL0 내지 BLn은 정규 메모리 셀의 가각의 열 및 각각의 예비 메모리 셀(22e)에 결합되고, 예비 비트 라인쌍 RBL은 예비 메모리 셀의 관련된 열(22f)에 결합된다.

정규 메모리 셀의 행이 데이타 비트를 저장하는데 이용할 수 없는 불량 메모리 셀을 포함하는 경우, 정규 메모리 셀의 불량 행은 예비 메모리 셀의 행(22e)와 대체된다. 이와 반대로, 정규 메모리 셀의 열이 불량 메모리 셀을 포함하는 경우, 정규 메모리 셀의 불량 열은 예비 메모리 셀의 열과 대체된다.

정규 또는 예비 워드 라인 WL0-WLm 및 RWL 중 하나가 활성 레벨에서 활동될 때, 정규 및/또는 예비 메모리 셀은 관련된 비트 라인쌍에 결합되고, 데이타 비트는 정규 및/또는 예비 메모리 셀과 관련된 비트 라인쌍 사이로 각각 전송된다.

반도체 메모리 디바이스는 행 선택 시스템(23) 및 열 선택 시스템(24)를 더 포함하고, 행 선택 시스템(23) 및 열 선택 시스템(24)는 정규 및 예비 워드 라인 WL0 내지 WLm 및 RWL, 및 정규 및 예비 비트 라인쌍 BL0 내지 BLn 및 RBL에 결합된다.

행 선택 시스템(23)은 디코더 유니트, 정규 워드 라인 드라이버 유니트, 예비 회로 및 예비 워드 드라이버 유니트를 갖고 있다. 디코더 유니트는 각 워드 비트 세트로부터 정규 워드 라인 WL0 내지 WLm 중 하나를 선택하기 위해 행 어드레스 중 하나를 나타내는 행 어드레스 프리디코드 신호 ADR에 반응하고, 정규 워드 라인 드라이버 유니트는 선택된 정규 워드 라인을 예비 회로로부터 공급된 쓸모없는 신호가 없는 경우 활성 레벨에 활동시킨다. 예비 회로는 불휘방성 수단에서 각각의 메모리 셀 서브 어레이(22a 내지 22d)에서 발견된 정규 메모리 셀의 불량 행에 지정된 행 어드레스를 저장하고, 저장된 행 어드레스를 갖고 있는 행 어드레스 프리디코드 신호 ADR로 표현되는 행 어드레스를 비교한다.

행 어드레스가 저장된 행 어드레스와 일치될 경우, 쓸모없는 신호는 발생하지 않고, 정규 워드 라인 드라이버 유니트는 선택된 정규 워드 라인을 활동시킨다. 예비 워드 라인 드라이버 유니트는 예비 워드 라인 RWL을 비활성 레벨로 유지한다.

그러나, 행 어드레스가 저장된 행 어드레스 중 하나와 일치될 경우, 예비 회로는 선택된 정규 워드 라인을 유지하기 위해 정규 워드 라인 드라이버 유니트에 대한 쓸모없는 신호를 비활성 레벨로 공급하고, 예비 워드 라인인 드라이버는 선택된 정규 워드 라인 대신에 활동 레벨에 대한 예비 워드 라인 RWL을 활동시킨다. 다른 선택된 정규 워드 라인은 여느 때처럼 활동된다.

열 선택 시스템은 열 어드레스 중 하나를 표현하는 열 어드레스 프리디코드 신호 ADC에 반응하는 열 어드레스 디코더 유니트, 정규 비트 라인쌍 세트와 4개의 데이타 라인 쌍 DL1 내지 DL4 사이에 결합된 정규 열 셀렉터 유니트, 예비 비트 라인쌍 RBL 및 4개의 데이타 라인쌍 DL1 내지 DL4에 각각 결합된 예비 회로 및 전송 게이트를 포함한다. 4개의 데이타 라인쌍은 4개의 메모리 셀 서브 어레이(22a 내지 22d)에 각각 관련되고, 정규 열 셀렉터 유니트와 전송 게이트는 4개의 메모리 셀 서브 어레이(22a 내지 22d)용으로 각각 선택된 4개의 정규/예비 비트 라인쌍을 4개의 데이타 라인쌍 DL1 내지 DL4에 결합한다.

열 선택 시스템의 예비 회로는 정규 메모리 셀의 불량 열에 각각 지정된 열 어드레스를 저장하고, 불량 비트 라인 쌍을 변경하기 위해 저장된 열 어드레스를 갖고 있는 열 어드레스 프리디코드 신호로 표시된 열 어드레스를 관련된 예비 비트 라인쌍 RBL와 비교한다.

열 어드레스가 저장된 열 어드레스 중 하나와 일치되는 경우, 예비 회로는 관련된 데이타 라인쌍을 갖고 있는 불량 비트 라인쌍에 결합하지 않는 정규 열 셀렉터 유니트를 쓸모없게 하고, 관련된 전송 게이트는 예비 비트 라인쌍 RBL을 관련된 데이타 라인쌍에 결합한다.

이와 반대로, 열 어드레스가 저장된 열 어드레스와 일치하지 않는 경우, 정규 열 셀렉터 유니트는 4개의 메모리 셀 서브 어레이(22a 내지 22d)에 각각 관련된 4개의 정규 비트라인쌍을 관련된 4개의 데이타 라인쌍 DL1 내지 DL4에 결합한다.

예를 들면, 정규 및 예비 워드 라인 WL0 내지 WLm 및 RWL 세트, 정규 및 예비 비트 라인쌍 BL0 내지 BLn 및 RBL 세트, 행 선택 시스템(23) 및 열 선택 시스템(24)는 전체적으로 어드레싱 수단을 구성한다.

반도체 메모리 디바이스는 데이타 핀 P1, P2, P3 및 P4에 각각 결합된 4개의 입출력 데이타 버퍼 회로(25a, 25b, 25c 및 25d), 및 4개의 데이타 라인쌍 DL1 내지 DL4와 4개의 입출력 데이타 버퍼 회로(25a 내지 25d) 사이에 결합된 시프팅 회로(26)을 더 포함한다. 입출력 데이타 버퍼 회로(25a 내지 25d)는 판독 페이스에서 데이타 라인쌍 DL1 내지 DL4 상의 전위차 및 기록 페이스에서 입력 데이타 신호로부터 전위 차를 발생시킨다.

시프팅 회로(26)은 데이타 라인쌍 DL1, DL2 및 DL3과 입출력 데이타 버퍼 회로(25a, 25b 및 25c) 사이에 각각 결합된 제1단락 가능한 휴즈 소자 F11, F12 및 F13; 데이타 라인쌍 DL2, DL3 및 DL4와 입출력 데이타 버퍼 회로(25a, 25b 및 25c) 사이에 결합된 제2단락 가능한 휴즈 소자 F21, F22 및 F23; 데이타 라인쌍 DL4와 입출력 데이타 버퍼 회로(25d) 사이에 결합된 분리 회로(26a); 및 분리 회로(26a)를 제어하기 위한 게이트 제어 회로(26b)를 포함한다. 예를 들면, 입출력 데이타 버퍼 회로(25a, 25b 및 25c)는 높은 우선 순위를 갖고 있고, 입출력 데이타 버퍼 회로(25d)는 낮은 우선 순위를 갖고 있다.

예를 들면, 휴즈 소자 F11 내지 F13 및 휴즈 소자 F21 내지 F23은 스위칭 유니트의 결합으로 형성한다.

게이트 제어 회로(26b)는 정 전원 전압 라인 Vdd와 접지 전압 라인 GND 사이에 결합된 직렬의 레지스터 R11 및 단락가능한 휴즈 소자 F31, 및 레지스터 R11과 단락가능한 휴즈 소자 F31 사이의 노드 N11에 결합된 직렬의 인버터 INV41 및 INV42를 포함하고, 게이트 제어 신호 CTL 및 상보 게이트 제어 신호 CCTL은 각각 인버터 INV41 및 INV42에 의해 발생된다. 휴즈 소자 F31은 레지스터 R11보다 더 적은 저항을 갖고 있다.

휴즈 소자 F31이 레지스터 R11을 접지 전압 라인 GND에 결합하면, 게이트 제언 신호 CTL은 하이 레벨로 유지되고, 따라서 상보 게이트 제어 신호 CCTL은 로우 레벨로 유지된다. 그러나, 휴즈 소자가 단락되면, 게이트 제어 신호 CTL은 로우 레벨로 변경되고, 따라서, 상보 게이트 제어 신호 CCTL은 하이 레벨로 향상된다.

분리 회로(26a)는 데이타 라인쌍 DL4와 입출력 데이타 버퍼 회로(26d) 사이에 결합된 전송 게이트 TG1 및 입출력 데이타 버퍼 회로(25d)와 접지 전압 라인 GND 사이에 결합된 전송 게이트 TG2를 포함한다. 전송 게이트 TG1 및 TG2는 온 스테이트와 오프 스테이트 사이에서 상보적으로 시프트되고, 가장 낮은 우선 순위를 갖고 있는 입출력 데이타 버퍼 회로(25d)를 데이타 라인쌍 DL4 또는 접지 전압 라인 GND에 결합한다.

제조 프로세스의 완성에 있어서, 반도체 메모리 디바이스는 각 메모리 셀 서브 어레이(22a 내지 22d)가 데이타 비트를 저장하는데 사용할 수 없는 불량 메모리 셀을 포함하는지 여부를 알기 위해 테스트 시퀸스를 받는다. 불량 메모리 셀 서브 어레이(22a 내지 22d)가 데이타 비트를 저장하는데 사용할 수 없는 불량 메모리 셀을 포함하는지 여부를 알기 위해 테스트 시퀸스를 받는다. 불량 메모리 셀이 메모리 셀 서브 어레이(22a 내지 22d)에서 발견되지 않을 경우, 메모리 셀 서브 어레이(22a 내지 22d)는 양호한 메모리 셀 서브 어레이로 진단된다.

이와 달리, 불량 메모리 셀 또는 메모리 셀 서브 어레이(22a 내지 22d)중 하나에서 발견된 경우, 정규 메모리 셀의 불량 행 및/또는 정규 메모리 셀의 불량 열은 예비 메모리 셀의 행 및/또는 예비 메모리 셀의 열로 대체됨에 따라 예비 메모리 셀을 통해 구제된 메모리 셀 서브 어레이는 또한 양호한 메모리 셀 서브 어레이로 진단된다. 그러나, 메모리 셀 서브 어레이가 하나 이상의 불량 행 또는 하나 이상의 불량 열을 포함하는 경우, 예비 메모리 셀(22e 및 22f)는 메모리 셀 서브 어레이를 구제할 수 없고, 메모리 셀 서브 어레이는 불량 메모리 셀 서브 어레이로 진단된다.

모든 모리 셀 서브 어레이(22a 내지 22d)가 양호한 메모리 셀 서브 어레이인 경우, 휴즈 소자 F31은 단락되지 않고, 게이트 제어 신호 CTL은 하이 레벨로 유지된다. 결과적으로, 게이트 제어 신호 CTL 및 상보 게이트 제어 신호 CCTL은 전송 게이트 TG1을 입출력 데이타 버퍼 회로(25d)를 데이타 라인쌍 DL4를 접속시키고, 다른 전송 게이트 TG2는 입출력 데이타 버퍼 회로(25d)를 접지 전압 라인 GND로 부터 분리시킨다.

이런 이유 때문에, 행 선택 시스템(23) 및 열 선택 시스템(24)는 4개의 메모리 셀 서브 어레이(22a 내지 22d)로부터 각각 선택된 4개의 정규/예비 메모리 셀을 4개의 데이타 라인쌍 DL1 내지 DL4에 결합할 때, 시프팅 회로(26)은 4개의 데이타 비트를 4개의 입출력 데이타 버퍼 회로(25a 내지 25d)에 결합하고, 전위차는 입출력 데이타 버퍼 회로(25a 내지 25d)와 선택된 4개의 정규/예비 메모리 셀에 관련된 4개의 정규/예비 비트 라인쌍 사이로 전송된다.

불량 메모리 셀 서브 어레이가 테스트 시퀸스를 통해 발견된 경우, 휴즈 소자 F31은 로우 레벨에서 게이트 제어 신호 CTL을 변경시키기 위해 단락되고, 휴즈 소자 F11-F13 및 F23은 데이타 라인쌍 DL1 내지 DL4와 입출력 데이타 버퍼 회로 25a 내지 25c 사이에 접속을 변경시키기 위해 선택적으로 단락된다.

상술하면, 불량 메모리 셀 서브 어레이가 제5도에 도시한 4개의 패턴 PAT1, PAT2, PAT3 및 PAT4에 의해 표시된 바와 같이 메모리 셀 서브 어레이(22a)에서 메모리 셀 서브 어레이(22d)까지 변경될지라도, 시프팅 회로는 3개의 양호한 메모리 셀 서브 어레이를 우선 순위로 입출력 데이타 버퍼 회로(25a 및 25c)에 접속한다.

제6도는 불량 메모리 셀 서브 어레이에 따라 변하고, B로 표시되는 단락된 휴즈 소자를 도시한다. 모든 메모리 셀 서브 어레이(22a 내지 22d)가 양호한 경우, 휴즈 소자 F21, F22 및 F23은 단락되고, 다른 휴즈 소자는 신호 경로를 제공한다. 메모리 셀 서브 어레이(22a)가 불량이 있는 경우, 휴즈 소자 F31은 입출력 데이타 버퍼 회로(25d)를 쓸모없게 하도록 단락되고, 휴즈 소자 F11, F12 및 F13은 휴즈 소자 F21, F22 및 F23 대신에 단락된다.

이와 달리, 메모리 셀 서브 어레이(22b)가 불량이 있는 경우, 휴즈 소자 F21, F12 및 F13은 휴즈 소자 F31과 함께 단락된다. 불량 메모리 셀 서브 어레이(22c)는 단락된 휴즈 소자 F21, F22, F13 및 F31을 필요로 하고, 휴즈 소자 F21, F22, F23 및 F31은 불량 메모리 셀 서브 어레이(22d)를 단락한다.

따라서, 시프팅 회로(26)은 양호한 메모리 셀 서브 어레이를 항상 입출력 데이타 버퍼 회로(25a, 25b 및 25c)에 결합하고, 입출력 데이타 버퍼 회로(25d)를 불량 메모리 셀 서브 어레이의 위치에 관계없이 접지 전압 라인 GND에 결합한다. 결과적으로, 제작자는 항상 입출력 데이타 버퍼 회로(25a 내지 25c)를 통해 테스트 시퀸스를 실행하고, 회로 기판은 부분적으로 양호한 메모리 셀 어레이(22)를 갖고 있는 구제된 반도체 메모리 디바이스 사이에 분배된다.

[제2 실시예]

제6도로 돌아가서, 시프팅 회로(36)은 본 발명은 설명하는 다른 반도체 메모리 디바이스에 내장된 데이타 라인쌍 DL1 내지 DL4와 입출력 데이타 버퍼 회로에 접속된다. 제2 실시예를 수행하는 반도체 메모리 디바이스에 다른 소자는 제1 실시예의 소자와 유사하고, 따라서 제1 실시예의 대응 부분을 이하의 설명에서 동일 참조 번호를 사용한다.

시프팅 회로(36)은 크게 낮은 우선 순위를 갖고 있는 입출력 데이타 버퍼 회로(25d)용 분리 회로(36a), 게이트 제어 신호, 상보 게이트 제어 신호를 생성하기 위한 게이트 제어 회로(36b), 및 전송 게이트 TG11, TG12, TG13, TG21, TG22 및 TG23을 포함하고, 휴즈 소자 F11, F12, F13, F21, F22 및 F23은 각각 전송 게이트 TG11, TG12, TG13, TG21, TG22 및 TG23로 대체된다. 분리 회로(36a) 및 게이트 제어 회로(36b)는 분리 회로(26a) 및 게이트 제어 회로(26b)로 유사하게 작동하고, 전송 게이트 TG11 내지 TG23은 불량 메로리 셀 서브 어레이의 위치에 따라 게이트 제어 회로(26b)에 의해 선택적으로 턴온 및 턴오프된다.

예를 들면, 전송 게이트 TG11 내지 TG13 및 전송 게이트 TG21 내지 TG23는 전체적으로 스위칭 유니트를 구성한다.

분리 회로(36a)는 데이타 라인쌍 DL4와 입출력 데이타 버퍼 회로(25d) 사이에 결합된 전송 게이트 TG31 및 입출력 데이타 버퍼 회로(25d)와 접지 전압 라인 GND 사이에 결합된 전송 게이트 TG32를 포함한다. 전송 게이트 TG31 및 TG32는 제1게이트 제어 신호 CTL10 및 상보 게이트 제어 신호 CCTL10에 의해 턴온과 턴오프 사이에서 변경된다. 즉, 불량 메모리 셀 서브 어레이가 테스트 시퀸스를 통해 발견된 경우, 제1게이트 제어 신호 CTL10은 로우 레벨에 고정되고, 제1게이트 제어 신호 CTL10 및 상보 게이트 제어 신호 CCTL10은 전송 게이트 TG31 및 전송 게이트 TG32를 턴오프 및 턴오니시킨다. 결과적으로, 입출력 데이타 버퍼 회로(25d)는 데이타 라인쌍 DL4로부터 분리되고, 접지 전압 라인 GND에 접속된다.

게이트 제어 회로(36b)는 정 전원 전압 라인 Vdd와 접지 전압 라인 GND 사이에 결합된 직렬의 레지스터 R21/R22/R23/R24 및 휴즈 소자 F41/F42/F43/F44, 제1게이트 제어 신호 CTL10 및 상보 게이트 제어 신호 CCTL10을 생성하기 위해 레지스터 R21과 휴즈 소자 F41 사이의 노드 N21에 결합된 직렬의 인버터 INV51 및 INV52, 제2게이트 제어 신호 CTL11과 상보 게이트 제어 신호 CCTL11을 생성하기 위해 레지스터 R22와 휴즈 소자 F42 사이의 노드 N22에 결합된 직렬의 인버터 INV53 및 INV54, 제3게이트 제어 신호 CTL12 및 보상 게이트 제어 신호 CCTL12을 생성하기 위해 레지스터 R23과 휴즈 소자 F43 사이의 노드 N23에 결합된 직렬의 인버터 INV55, NAND 게이트 NA1 및 인버터 INV56 및 INV57, 제4게이트 제어 신호 CTL13 및 보상 게이트 제어 신호 CCTL13을 생성하기 위해 레지스터 R24와 휴즈 소자 F44 사이의 노드 N24에 결합된 직렬의 인버터 INV58, NAND 게이트 NA2 및 인버터 INV59 및 INV60을 포함한다.

모든 메모리 셀 서브 어레이(25a 내지 25d)가 양호한 경우, 모든 휴즈 소자는 단락되지 않고, 제1 내지 제4게이트 제어 신호 CTL10 내지 CTL13은 하이 레벨로 유지된다. 결과적으로, 전송 게이트 TG31은 데이타 라인쌍 DL4를 입출력 데이타 버퍼 회로(25d)에 접속하고, 전송 게이트(TG32)는 입출력 데이타 버퍼 회로(25d)를 접지 전압 라인 GND과 차단한다. 게다가, 제2 내지 제4게이트 제어 신호 CTL11 내지 CTL13은 전송 게이트 TG11 내지 TG13을 입출력 데이타 버퍼 회로(25a 내지 25c)에 대한 데이타 라인쌍 DL1 내지 DL3을 결합시키고, 전송 게이트 TG21 내지 TG23은 턴오프된다. 따라서, 시프팅 회로(36)은 반도체 메모리 디바이스를 4비트 평형 입출력 데이타 저장으로 작용하도록 허용한다.

그러나, 메모리 셀 서브 어레이(22a 내지 22d) 중 하나가 불량이 있을 때, 휴즈 소자 F41은 로우 레벨로 제1게이트 제어 신호 CTL10을 변경시키기 위해 단락되고, 전송 게이트 TG32는 입출력 데이타 버퍼 회로(25d)를 접지 전압 레벨로 고정한다. 휴즈 소자 F42 내지 F44는 불량 메모리 셀 서브 어레이의 위치에 따라 선택적으로 단락되고, 양호한 메모리 셀 서브 어레이는 시프팅 회로(36)은 통해 입출력 데이타 버퍼 회로(25a 내지 25c)에 각각 결합된다.

지금까지 서술한 바와 같이, 본 발명에 따른 시프팅 회로는 양호한 메모리 셀 서브 어레이를 높은 우선 순위를 갖고 있는 입출력 데이타 버퍼 회로에 결합하고, 불량 메모리 셀 서브 어레이를 높은 우선 순위를 갖고 있는 입출력 데이타 버퍼 회로에 결합하고, 불량 메모리 셀 서브 어레이는 낮은 우선 순위를 갖고 있는 입출력 데이타 버퍼 회로로부터 전기적으로 분리된다. 결과적으로, 높은 우선 순위를 갖고 있는 입출력 데이타 버퍼 회로는 불량 메모리 셀 서브 어레이의 위치에 관계없이 항상 이용가능하고, 본 발명에 따른 반도체 메모리 디바이스 제작자 및 사용자가 사용하기에 편리하다.

본 발명은 양호한 실시예에 대해 상세히 설명되지만, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러가지로 변형 및 변경시킬 수 있다.

예를 들어, 본 발명은 4개 이상의 입출력 데이타 버퍼 회로를 갖고 있는 반도체 메모리 디바이스에 응용가능하고, 분리 회로는 하나 이상의 입출력 데이타 버퍼 회로용으로 제공될 수 있다.

게다가, 휴즈 소자는 레이저 빔 또는 전류 중 하나를 이용하여 단락될 수 있고, 게이트 제어 회로는 내장 프로그램한 판독 전용 메모리 회로로 사용될 수 있다.

Claims

(a) 내부 데이타 비트들을 각각 저장하기 위한 다수의 어드레스가능한 메모리 셀로 각각 구성되는 다수의 메모리 셀 서브 어레이(22a 내지 22d)로 분할된 메모리 셀 어레이(22), (b) 상기 내부 데이타 비트와 외부 데이타 비트 사이의 데이타 비트를 변경시키도록 동작하고, 서로 다른 각각의 우선 순위를 갖는 다수의 데이타 버퍼 회로(25a/25b/25c/25d), 및 (c) 상기 다수의 메모리 셀 서브 어레이로부터 각각 선택된 어드레스가능한 메모리 셀을 상기 다수의 데이타 버퍼 회로에 결합하도록 동작하는 어드레싱 수단(WL0-WLm/RWL/BL0-BLn/RBL/23/24)을 포함하는 반도체 메모리 디바이스에 있어서, (d) 상기 어드레싱 수단과 상기 다수의 데이타 버퍼 회로 사이에 결합되고, 불량 메모리 셀을 갖고 있는 불량 메모리 셀 서브 어레이가 상기 다수의 메모리 셀 서브 어레이에 포함되어 있지 않을 때, 상기 다수의 메모리 셀 서브 어레이를 상기 데이타 버퍼 회로에 각각 접속하도록 동작하는 시프팅 회로(26;36)을 갖고 있고, 상기 시프팅 회로는 상기 불량 메모리 셀이 없는 이용가능한 메모리 셀 서브 어레이를 상기 우선 순위에 따라 데이타 버퍼 회로에 결합하고, 상기 불량 메모리 셀 서브 어레이 또는 서브 어레이들을 우선 순위가 낮은 데이타 버퍼 회로 또는 회로들로부터 분리시키도록 동작하는 것을 특징으로 하는 반도체 메모리 디바이스.
제1항에 있어서, 각 메모리 셀 서브 어레이(22a 내지 22d)의 상기 다수의 어드레스가능한 메모리 셀은 정규 어드레스가능한 메모리 셀 및 상기 정규 어드레스가능한 메모리 셀에 포함된 상기 불량 메모리 셀 또는 셀들을 대체하는 예비 어드레스가능한 메모리 셀(22e/22f)로 분류되는 것을 특징으로 하는 반도체 메모리 디바이스.
제1항에 있어서, 각 메모리 셀 서브 어레이(22a 내지 22d)의 상기 다수의 어드레스가능한 메모리 셀은 정규 어드레스가능한 메모리 셀 및 상기 정규 어드레스가능한 메모리 셀에 포함된 상기 불량 메모리 셀 또는 셀들을 대체하는 예비 어드레스가능한 메모리 셀(22e/22f)로 분류되고, 상기 어드레스 수단이 상기 다수의 메모리 셀 서브 어레이(22a-22d)와 각각 관련되고, 각각이 데이타 비트를 공급받고 공급하기 위해 상기 정규 어드레스가능한 메모리 셀 및 상기 예비 어드레스가능한 메모리 셀(22e/22f)에 선택적으로 결합된 다수의 정규 및 예비 데이타 전파 경로 세트(BL0-BLn/RBL), 상기 다수의 메모리 셀 서브 어레이(22a-22d)와 각각 관련되고, 각각이 상기 정규 어드레스가능한 메모리 셀 및 상기 예비 어드레스가능한 메모리 셀(22e/22f)에 선택적으로 결합되며, 상기 정규 및 예비 워드 라인이 선택적으로 작동할 때, 관련된 정규 어드레스가능한 메모리 셀 또는 상기 예비 어드레스가능한 메모리 셀을 상기 다수의 정규 및 예비 데이타 전파 경로(BL0-BLn/RBL)에 접속하도록 동작하는 다수의 정규 및 예비 워드 라인 세트(WL0-WLm/RWL), 상기 다수의 정규 및 예비 워드 라인 세트의 각각의 상기 정규 및 예비 워드 라인(WL0-WLm/RWL)중 하나를 활성화시키기 위해 제1어드레스 신호 ADR에 응답하는 행 선택 시스테(23), 및 상기 다수의 정규 및 예비 데이타 전파 경로 세트로부터 각각 선택된 정규 및 예비 데이타 전파 경로를 상기 다수의 데이타 버퍼 회로(25a 내지 25d)에 결합하기 위해 제2어드레스 신호 ADC에 응답하는 열 선택 시스템(24)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
제1항에 있어서, 상기 시프팅 회로는 상기 결합 메모리 셀 서브 어레이 또는 서브 어레이들의 존재를 표시하는 게이트 제어 신호(CTL/CCTL;CTL10-CTL13/CCTL10-CCTL13)을 발생시키는 게이트 제어 회로(26b/36b), 상기 불량 메모리 셀 서브 어레이 또는 서브 어레이들이 존재할 때, 상기 우선 순위가 낮은 상기 데이타 버퍼 회로 또는 회로들과 상기 우선 순위가 낮은 상기 데이타 버퍼 회로 또는 회로들에 일정 전압을 공급하기 위한 일정 전압의 소스 사이에 결합되고, 상기 불량 메모리 셀 서브 어레이가 상기 다수의 메모리 셀 서브 어레이에 포함되어 있지 않을 때, 상기 어드레싱 수단을 통해 상기 우선 순위가 낮은 상기 데이타 버퍼 회로 또는 회로들을 상기 다수의 메모리 셀 서브 어레이의 하나 또는 그 이상에 결합하는 분리 회로(26a;36a), 및 상기 어드레싱 수단과 상기 데이타 버퍼 회로 사이에 결합되고, 상기 불량 메모리 셀 서브 어레이가 상기 다수의 메모리 셀 서브 어레이에 포함되어 있지 않을 때, 상기 다수의 메모리 셀 서브 어레이의 나머지를 우선 순위가 높은 데이타 버퍼 회로에 결합하도록 동작되며, 상기 불량 메모리 셀 서브 어레이 또는 어레이들이 상기 다수의 메모리 셀 서브 어레이에 포함되어 있을 때, 상기 이용가능한 메모리 셀 서브 어레이를 상기 우선 순위가 높은 상기 데이타 버퍼 회로에 결합하도록 더 동작하는 스위칭 유니트(F11-F13/F21-F23;TG11-TG13/TG21-TG23)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
제4항에 있어서, 상기 스위칭 유니트는 상기 우선 순위가 낮은 상기 데이타 버퍼 회로 또는 회로들에 결합된 메모리 셀 서브 어레이 또는 서브 어레이들을 제외하고 상기 다수의 메모리 셀 서브 어레이를 상기 우선 순위가 높은 상기 다수의 데이타 버퍼 회로들에 각각 전기적으로 접속하기 위한 다수의 제1단락가능한 휴즈 소자(F11-F13), 및 다수의 단락가능한 휴즈쌍을 형성하고, 상기 다수의 메모리 셀 서브 어레이의 나머지를 상기 우선 순위가 높은 상기 데이타 버퍼 회로에 접속하기 위해 상기 다수의 제1단락가능한 휴즈 소자와 각각 쌍을 이루며, 상기 불량 메모리 셀 서브 어레이가 상기 다수의 메모리 셀 서브 어레이에 포함되어 있지 않을 때는 단락되는 다수의 제2단락가능한 휴즈 소자(F21-F23)를 포함하고, 각 단락가능한 휴즈쌍의 상기 제1 또는 제2 단락가능한 휴즈 소자는 상기 다수의 메모리 셀 서브 어레이의 상기 불량 메모리 셀 서브 어레이 또는 서브 어레이들의 위치에 따라 단락되는 것을 특징으로 하는 반도체 메모리 디바이스.
제4항에 있어서, 상기 스위칭 유니트는 상기 우선 순위가 낮은 데이타 버퍼 회로 또는 회로들에 결합된 메모리 셀 서브 어레이 또는 서브 어레이들을 제외하고 상기 다수의 메모리 셀 서브 어레이를 상기 우선 순위가 높은 상기 다수의 데이타 버퍼 회로에 각각 전기적으로 접속하도록 동작하는 다수의 제1전송 게이트(TG11-TG13) 및 다수의 전송 게이트 쌍을 형성하기 위해 상기 다수의 제1전송 게이트와 각각 쌍을 형성하고, 상기 다수의 메모리 셀 서브 어레이의 나머지를 상기 우선 순위가 높은 상기 데이타 버퍼 회로에 접속하도록 동작하는 다수의 제2전송 게이트(TG21-TG23)를 포함하고, 상기 다수의 제1전송 게이트 및 상기 다수의 제2전송 게이트는 상기 불량 메모리 셀 서브 어레이가 상기 다수의 메모리 셀 서브 어레이에 포함되어 있지 않을 때는 턴온 및 오프되고, 각 전송 게이트 쌍의 상기 제1 또는 제2전송 게이트 중 하나는 상기 다수의 메모리 셀 서브 어레이에서의 상기 불량 메모리 셀 서브 어레이 또는 서브 어레이들의 위치에 따라 탄온되는 것을 특징으로 하는 반도체 메모리 디바이스.