WO1992006475A1 - Semiconductor memory - Google Patents

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WO1992006475A1
WO1992006475A1 PCT/JP1991/001323 JP9101323W WO9206475A1 WO 1992006475 A1 WO1992006475 A1 WO 1992006475A1 JP 9101323 W JP9101323 W JP 9101323W WO 9206475 A1 WO9206475 A1 WO 9206475A1
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wiring
redundancy
wirings
defective
selecting
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PCT/JP1991/001323
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Inventor
Naoto Tomita
Junichi Miyamoto
Original Assignee
Kabushiki Kaisha Toshiba
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Publication date
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Definitions

  • the present invention relates to a semiconductor memory, and more particularly to a memory having a function of performing a reliability test (drain stress test) or a burn-in test for knowing data retention characteristics of a drain side of a memory cell.
  • the memory cell normally used in EPR OM (E 1 ectrica 1 y Progra mmable and E rasab 1 e R OM), a type of semiconductor memory, has a two-layer gate structure consisting of a control gate and a floating gate. It is composed of a transistor having.
  • a high potential (write potential VPP) is applied to the word line connected to the control gate and the bit line connected to the drain. Is done.
  • the source is fixed at the ground potential.
  • a high electric field is applied near the drain of the channel region of the memory cell, and a channel hot electron is generated.
  • the hot electron is floated by the high potential applied to the control gate. Injected into ling gate. Hot electron is injected into the floating gate.
  • the threshold value of the obtained memory cell rises from the viewpoint of the control gate, and the change in the threshold value stores data.
  • FIG. 1 shows a partial configuration of an EPROM in which a plurality of memory cells having the above structure are provided and arranged in an array.
  • M1 to M4 are memory cells
  • WL1 and WL2 are word lines
  • BL1 and BL2 are bit lines
  • 1A and 1B are power ram decoders
  • 5 is a decode signal of a column decoder
  • 6 is a row decoder.
  • Dl, D2, Hl, and H2 are transistors for selecting bit lines
  • S is a transistor for writing.
  • bit line selection is performed so that one bit line is selected according to decode signals 2 to 5 from column decoders 1A and 1B.
  • Transistors Dl, D2, HI, H2 are selectively driven.
  • the bit line BL1 and the word line WL1 are selected, and a high potential is applied to each of them.
  • the other memory cell M2 whose drain is connected to the selected bit line BL1 is in a non-selected state, and its control gate is at the ground potential while the bit line BL1 A high potential will be applied to the drain that is completely connected to.
  • Such a state can occur when the number of memory cells connected to one bit line is N (N ⁇ 1).
  • electrical stress is applied to the drain, and if the quality of the gate oxide film is poor, the memory cell is implanted into a floating gate. There is a possibility that the electron will escape, and the data once written may disappear.
  • bit line select transistors Dl, D2, HI, H2 are simultaneously turned on. Further, a high potential VPP for writing is applied to the drain and gate of the writing transistor S in the same manner as in writing data.
  • both memory cells M1 and M2 connected to the bit line BL1 are all at the ground potential, both memory cells are in a non-conductive state.
  • the same level of potential is applied to the drains of both memory cells, after which a reliability check is performed.
  • a defective leak path 7 exists in the bit line BL2, and the ground line voltage is determined from the bit line potential.
  • memory cells are omitted for simplicity of explanation.
  • There are various possible causes of this defective leak path such as a short between the pit line and the drain of the memory cell and the substrate or the ground line.
  • An EPROM with such a leak path is generally treated as a defective product, but it can be made a complete product if there is a column redundancy circuit.
  • the redundancy D1 and H2 replace the two transistors D1 and H2. If the selection transistor DR is selected, the defective bit line BL2 can be replaced with the redundancy bit line BLR.
  • the write transistor S and the bit line are determined based on the write potential VPP applied to the drain of the write transistor S.
  • a current leak path up to the ground current is formed through the selection transistors D 1 and H 2, through the bit line BL 2 and the defective leak path 7.
  • the node 11 'to which the source of the write transistor S is connected is connected.
  • the potential is lower than the potential of the node 11 to which the source of the writing transistor S is connected in FIG. 1, and the source of the bit line selection transistor D 1 is connected in FIG.
  • the potential of the node 12 is lower than the potential of the node 11 ′. At the time of the stress test, it is necessary that the same potential as node 11 be applied to all bit lines.
  • FIG. 2 shows a state in which two bit lines are connected to the node 12 for simplicity of explanation. Actually, the number of nodes such as eight and sixteen is shown. Bit line is connected. Therefore, when the potential of the node 11 ′ becomes lower than the potential of the node 11, the bit lines connected to the node 11 ′ and other than the bit line selection transistor D1 also undergo a stress test. The voltage applied to the bit line becomes insufficient.
  • a defective bit line with a leak path to the ground potential can be detected by a test, and replaced with a normal column using the redundancy function.
  • the data retention characteristics on the drain side Insufficient stress in stress testing during stress testing may result in the failure of any defective cells that pass and remain undetected. For this reason, EPR0M, which has a leak path to the ground potential, was rejected despite being able to be remedied using the column redundancy function.
  • the above problems also occur when performing burn-in tests on DRAM and the like. That is, in the burn-in test, a potential higher than a normal power supply potential is applied to the lead line. At this time, a high electric field is applied to the gate of each memory cell, and the gate oxide film having a withstand voltage is destroyed. Then, the word line to which the memory cell whose gate oxide film has been broken is connected is thereafter replaced with a word line for redundancy. However, when performing this burn-in test, a high potential supplied from one external terminal is applied in parallel to all the lead lines.
  • the burn-in test will apply the same voltage to all lead wires as in the stress test described above.
  • the stress may be at an insufficient level and lead to pass-through of the burn-in test.
  • EPROM if any one of all bit lines has a defective bit line that has a leak path to the ground potential, the stress applied to all bit lines will be at an insufficient level. However, even if the reliability of data storage on the drain side of the memory cell is not sufficient, some cells may pass the stress test and may be rescued using the redundancy function. Nevertheless, there is a problem that it is regarded as a defective product.
  • a first object of the present invention is to perform a stress test on a data retention reliability check on the drain side of a memory cell, even if a certain bit line is defective, or other normal bit lines, or A normal stress potential is applied to a normal bit line other than the block including the bit defect to provide a semiconductor memory capable of performing a correct reliability check. That is.
  • a second object of the present invention is to perform a burn-in test for checking the withstand voltage of a gate oxide film of a memory cell, and even if a certain lead line is not present, the other normal word lines are not subjected to
  • An object of the present invention is to provide a semiconductor memory in which a regular high turtle is applied and a burn-in test can be performed correctly.
  • a semiconductor memory includes: a memory cell array in which memory cells are arranged at respective intersections of a plurality of first wirings and a plurality of second wirings; and a semiconductor memory connected to the plurality of second wirings.
  • Selecting means for selecting the plurality of second wirings; connecting to the plurality of second wirings via the selecting means;
  • a potential supply means for applying a predetermined potential to the wiring, at least one redundancy wiring used in place of the defective second wiring when the second wiring has a defect, and the redundancy
  • a redundancy selecting means for selecting the redundancy wiring when using the wiring; and a defective address for storing an address for replacing the redundancy wiring with the second wiring when using the redundancy wiring.
  • Storage means and when selecting the plurality of second wirings by the selecting means, selecting the second wiring except for the second wiring whose address is stored in the defective address storage means.
  • control means for controlling the selection means.
  • the semiconductor memory according to the present invention includes a first wiring, a plurality of memory cells driven by a signal of the first wiring, and a plurality of memory cells connected to each of the plurality of memory cells.
  • FIG. 1 is a circuit diagram showing a part of a conventional EPR0M
  • FIG. 2 is a circuit diagram showing a part of an EPR0M having a defective bit line having a current leak path to the ground potential
  • FIG. 3 is a block diagram showing a schematic configuration of the EPR OM according to the first embodiment of the present invention
  • FIG. 4 is a circuit diagram showing a specific configuration of a part of the EPR OM in FIG. 3
  • FIG. 6 is a circuit diagram showing a specific configuration of a part of EPR0M in FIG. 3
  • FIG. 8 is a block diagram showing a schematic configuration of the EPR0M according to the embodiment
  • FIG. 8 is a circuit diagram showing a schematic configuration of the DRAM according to the third embodiment of the present invention
  • FIG. 3 A circuit diagram showing a schematic configuration of the EPR OM according to the embodiment
  • FIG. 10 is a circuit diagram showing a specific configuration of a part of the EPR OM of FIG. 9, and
  • FIG. 11 is an EPR of FIG.
  • FIG. 14 is a circuit diagram showing a schematic configuration of an EPR OM according to a fourth embodiment of the present invention
  • FIG. 15 is a circuit diagram showing a schematic configuration of an EPR OM according to a fifth embodiment of the present invention. It is. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 is a block diagram showing a partial configuration of the EPROM according to the first embodiment of the present invention.
  • 20 is a memo This is a memory cell array in which a plurality of recells M are provided, and the plurality of memory cells M are arranged in a matrix.
  • a plurality of read lines WL1 to WLm and a plurality of bit lines BLl to BLn are provided so as to be orthogonal to each other, and these word lines WLl to WLm and Each of the memory cells M is arranged at each intersection with the pit lines BL1 to BLn.
  • the plurality of bit lines B L1 to B Ln are connected to a bit line selection circuit 21.
  • the bit line selection circuit 21 selects the plurality of bit lines BL1 to BLn.
  • Reference numeral 22 denotes a potential supply circuit for generating a write potential to be supplied to each of the plurality of bit lines BLl to BLn.
  • the potential supply circuit 22 is connected to the bit line selection circuit 21 via the bit line selection circuit 21. It is connected to a plurality of bit lines BLl to BLn.
  • Reference numeral 23 denotes a resource having a plurality of redundancy bit lines BLR1 to BLRi which are used in place of the defective bit line when a defective one of the plurality of bit lines BL1 to BLn exists.
  • This is a memory cell array for redundancy.
  • a plurality of redundancy memory cells M are provided in the redundancy memory cell array 23, and the plurality of memory cells M are composed of the above-mentioned lead lines WL1 to WLm and the above-mentioned redundancy one-bit line BLR l to BLR i is arranged at each of the intersections orthogonal to each other.
  • the plurality of redundancy bit lines BLR1 to BLRi are connected to the potential supply circuit 22 via a redundancy selection circuit 24.
  • the above-mentioned reducer The redundancy selection circuit 24 selects the plurality of redundancy bit lines BLR1 to BLRi.
  • Reference numeral 25 indicates a case where a defective bit line including a defective bit line having a leak path to the ground potential is present among a plurality of bit lines in the memory cell array 20 described above.
  • This is a defective address storage circuit in which the stored address is stored.
  • the storage of addresses in the defective address storage circuit 25 is performed, for example, by providing a plurality of polysilicon fuses and selectively cutting these plurality of fuses according to input data, or by storing a plurality of EPR0M cells. This is performed by a data write operation to these nonvolatile memory cells, for example, EPROM cells.
  • the defective address storage circuit 25 is connected to the control circuit 26.
  • the control circuit 26 includes, in addition to the addresses stored in the defective address storage circuit 25, an address signal input when selecting the plurality of bit lines BLl to BLn, and a memory cell address.
  • a test mode signal is supplied to set a test mode for performing a reliability test to know the data retention characteristics on the drain side.
  • the output from the control circuit 26 is supplied to the bit line selection circuit 21 and the redundancy selection circuit 24, and the selection operation of both circuits 21.24 is controlled in accordance with the output from the control circuit 26. You.
  • FIG. 4 shows a detailed configuration of the memory cell array 20, the bit line selection circuit 21, and the potential supply circuit 22 in the EPR0M of FIG. Provided in the memory cell array 20
  • each of the plurality of memory cells M is configured by a MOS transistor having a double gate structure including a floating gate and a control gate.
  • the drain of each memory cell M is connected to any one of the plurality of bit lines BLl to BLn, and the control gate is connected to any one of the plurality of word lines WL1 to WLm.
  • the drain is connected in parallel to a node supplied with a constant potential, for example, a ground potential.
  • the bit line selection circuit 21 is provided with a number of bit line selection transistors HI to Hn corresponding to the bit lines BL1 to BLn. Sources of these bit line selection transistors Hl to Hn are commonly connected, and this common source is connected to the potential supply circuit 22. The drains of the transistors HI to Hn are connected to the bit lines BL1 to BLn. The plurality of outputs of the control circuit 26 are supplied to the gates of the transistors H1 to Hn for selecting the bit lines.
  • the potential supply circuit 22 is composed of a transistor S.
  • the source of the transistor S is connected to the high potential VPP for writing, and the drain is connected to the common source of the transistors H1 to Hn in the bit line selection circuit 21.
  • the gate of the transistor S is supplied with the high potential VPP during the test mode.
  • Specific element structure when the transistor for each memory cell provided in the memory cell array 20 is an N-channel type.
  • the structure is shown in FIG. In FIG. 5, a source region 31 and a drain region 32 made of an N + -type diffusion region are formed in a surface region of a P-type semiconductor substrate 30.
  • a floating gate 35 is provided above a channel region 33 existing between the source region 31 and the drain region 32 via a gate insulating film 34.
  • a control gate 37 is provided above the floating gate 35 via a gate insulating film 36.
  • a protective insulating film 38 is formed on the surface of the substrate including the double gate structure as described above.
  • FIG. 6 shows the details of a part of the internal configuration of the control circuit 26 together with the bit line selection circuit 21 described above.
  • the control circuit 26 illustrates a case where four bit lines are provided in the memory cell array 20, that is, a case where the number of ⁇ is four. Therefore, in this case, four pit line selection transistors HI to H4 are provided in the pit line selection circuit 21.
  • the control circuit 26 is provided with a column decoder 27 and a test column decoder 28. Further, in the column decoder 27, four 3-input AND gates 41 to 44 are provided corresponding to the four bit line selecting transistors HI to H4.
  • the outputs of the four AND gates 41 to 44 are supplied to the respective gates of the four bit line selection transistors HI to H4 in the bit line selection circuit 21.
  • Each of the four AND gates 41 to 44 has a 2-bit column address.
  • the test signal and the output of the test column decoder 28 are supplied.
  • the AND gate 41 for driving the gate of the transistor H1 for selecting the bit line has a two-bit bit address signal A0 and A1 and a test column decoder 28. Output is provided.
  • the AND gate 42 is supplied with a 2-bit bit address signal consisting of ZA0 and A1 and the output of the test column decoder 28.
  • the AND gate 43 is supplied with a 2-bit address signal consisting of A0 and / A1 and the output of the test column decoder 28. Further, the AND gate 44 is supplied with a 2-bit bit address signal consisting of ZA0 and ZA1 and the output of the test column decoder 28. The bit address signal of each of these two bits is set to a logic level according to a column address signal input from the outside in a normal data read and write mode. All are set to logic "1" in the test mode for performing the stress test.
  • test column decoder 28 four 2-input NAND gates 45 to 48 are provided corresponding to the four bit line selecting transistors HI to H4.
  • the address stored in the defective address storage circuit 25 is supplied as a 2-bit signal. That is, F0 and F1 forces for NAND gate 45, F0 and F1 for NAND gate 46, F0 and / F1 forces for NAND gate 47, and Is supplied with F 0 and / F 1 respectively.
  • the control circuit 26 receives a column address signal for selecting a specific bit line in the memory cell array 20 in which a defect has occurred during a normal data write operation and a data read operation.
  • the redundancy selection circuit 24 is controlled so that one of the redundancy bit lines BLR 1 to BLR i in the redundancy memory cell array 23 is selected in place of the defective bit line. It has a function. However, since the redundancy function in the normal operation mode at the time of data reading and Z writing is well known, the configuration of that part is omitted.
  • a defective bit line having a leak path to the ground potential may exist among a plurality of bit lines in the memory cell array 20 before the stress test is performed. If so, the address corresponding to the defective bit line is stored in the defective address storage circuit 25. For example, in FIG. 3, if a leak path occurs on the bit line BL 1, the address corresponding to the bit line BL 1 is stored in the defective address storage circuit 25.
  • the test mode signal supplied to the control circuit 26 is set to the test state in order to perform the drain stress test, the drain stress test is started. At this time, of the 2-bit signal output from the defective address storage circuit 25, F0 and F1 of the address corresponding to the defective bit line BL1 are both set to "1".
  • the output power of the NAND gate 45 receiving the bit signal is “0”.
  • the other three NAND gates 45 to 48 in the test At least one of the two-bit signals input to the gate is "0", and the outputs of these three NAND gates 45 to 48 are all "1".
  • the pit address signals A0, ZA0, A1, and ⁇ A1 are all set to "1", so that four AND gates in the column decoder 27 are set.
  • the gates 41 to 44 only the output of the AND gate 41 becomes "0", and the outputs of the remaining AND gates 42 to 44 all become "1".
  • the transistor H 1 connected to the defective bit line BL 1 is turned off, and the failure is reduced.
  • Transistors H2 to H4 connected to the remaining three bit lines BL2 to BL that have not been generated turn on.
  • the high potential VPP is supplied to the source and the gate of the transistor S in the potential supply circuit 22, the high potential VPP is applied to the defective bit line BL1.
  • the stress stress can be applied to the other bit lines without applying the stress stress to the defective bit line.
  • the drain stress is also applied to the redundancy bit lines BLR1 to BLRi in the redundancy memory cell array 23. Applied.
  • the output of the AND gate 41 in the column decoder 27 becomes “0” and the defective bit line BL 1 can be selected. Absent. Further, instead of the defective bit line BL1, one of the redundancy bits and the lines BLR1 to BLRi in the redundancy memory cell array 23 is selected.
  • FIG. 7 is a block diagram showing a partial configuration of an EPROM according to a second embodiment of the present invention.
  • the point that the EPR 0 M of this embodiment is different from that of the first embodiment shown in FIG. 3 is that the signals FO, ZF 0, F l, without the defective address storage circuit 25 are provided.
  • the configuration is such that ZF 1 and the like are supplied to the control circuit 26 from outside the memory.
  • the control circuit 26 has a built-in latch circuit 27 for latching these signals.
  • FIG. 8 is a block diagram showing a configuration of a third embodiment of the present invention in which the present invention is applied to a DRAM.
  • reference numeral 50 denotes a memory cell array in which a plurality of dynamic memory cells M are provided, and the plurality of memory cells M are arranged in a matrix.
  • a plurality of connection lines for example, four connection lines WL1 to WL4 and a plurality of bit lines BL1 to BLn are provided so as to be orthogonal to each other.
  • Each of the memory cells M is arranged at each intersection of the word lines WL1 to WL4 and the bit lines BL1 to BLn.
  • the above four lead wires WL1 to WL4 are lead wire selection circuits.
  • the word line selection circuit 51 selects the above four word lines WL1 to WL4.
  • Reference numeral 52 denotes a potential supply terminal to which a high potential VPP for supplying to each of the plurality of lead lines WL1 to WL4 during the burn-in test is supplied.
  • the circuit is connected to the four lead lines WL1 to WL4 via a circuit 51.
  • Reference numeral 53 denotes a plurality of redundancy lead lines used in place of the defective word line when there is a defect among the four lead lines WL1 to WL4, for example, two redundancy lines. It is a memory cell array for redundancy with a redundancy lead line WLR1 and WLR2.
  • a plurality of redundancy memory cells M are provided in the redundancy memory cell array 53, and the plurality of memory cells M are composed of the above-mentioned lead lines WLR1, WLR2 and the above-mentioned bit lines BLl to BL. n is arranged at each of the intersections orthogonal to each other.
  • the plurality of redundancy word lines WLR1 and WLR2 are connected to the potential supply terminal 52 via a redundancy selection circuit 54.
  • the redundancy selection circuit 54 selects the plurality of redundancy guide lines WL R1 and WL R2.
  • Reference numeral 55 denotes a case in which, among the four lead lines in the memory cell array 50, there is a defective lead line having a leak path with respect to the ground potential, and an address corresponding to the defective lead line is provided. This is a defective address storage circuit to be stored.
  • the memory of the address in the defective address storage circuit 55 is, for example, a case in which a plurality of fuses are used. This is performed by selectively cutting a plurality of fuses according to input data.
  • the defective address memory circuit 55 is connected to the control circuit 56.
  • the control circuit 56 receives a test mode signal for setting a test mode for performing a burn-in test in addition to the address stored in the defective address storage circuit 55. Entered from 5 7.
  • the output from the control circuit 56 is supplied to the above-mentioned mode line selection circuit 51 and the redundancy selection circuit 54, and the selection operation of both circuits 51 and 54 is performed according to the output from the control circuit 56. Controlled.
  • Reference numeral 58 denotes a row decoder for selecting the above four lead lines WL1 to WL4 during a normal data write operation or data read operation
  • reference numeral 59 denotes a row decoder when the redundancy function is used. Redundancy row line This is a row decoder for redundancy that selects WLR 1 or WLR 2.
  • the lead line selection circuit 51 four lead line selecting transistors W1 to W4 corresponding to the lead lines WL1 to WL4 are provided.
  • the sources of the transistor W1 to W4 for selecting the line are connected in common, and this common source is connected to the potential supply terminal 52.
  • the drains of the transistors W1 to W4 are connected to the first lead lines WL1 to WL4, respectively.
  • a plurality of outputs of the control circuit 56 are supplied to the gates of the transistors W1 to W4 for selecting the line.
  • Transistors for selecting the above four lead lines are provided in the control circuit 56.
  • Four 3-input NAND gates 61 to 64 are provided corresponding to the masters W1 to W4.
  • the address stored in the defective address storage circuit 55 is supplied as a 2-bit signal, and the test mode signal is supplied. . That is, F0, F1 and the test mode signal are supplied to the NAND gate 61.
  • the NAND gate 62 is supplied with ZF0, F1 and a test mode signal.
  • the NAND gate 63 is supplied with F0, ZF1 and a test mode signal.
  • the NAND gate 64 is supplied with ZF0, / F1 and a test mode signal.
  • a defective word line having a leak path to the ground potential may exist in a plurality of word lines in the memory cell array 50 in advance.
  • an address corresponding to the defective mode line is stored in the defective address storage circuit 55.
  • the address corresponding to the lead line WL1 is stored in the defective address storage circuit 55.
  • the high potential VPP is supplied to the potential supply terminal 52, so that the high potential VPP is the remaining three lead lines WL2 except for the defective lead line WL1. ⁇ Supplied to BL4.
  • the stress potential can be applied to the other word lines without applying the stress potential to the defective lead line during the burn-in test.
  • the stress potential is also applied to the redundancy lead lines WLR1 and WLR2 in the redundancy memory cell array 53 during the burn-in test. Applied. Also, as in the case of the embodiment of FIG. 7, even in the memory of the embodiment of FIG. 8, the signals F 0, ZF 0, F l, / F are provided without providing the defective address storage circuit 55. 1 may be supplied to the control circuit 56 from outside the memory.
  • FIG. 9 is a circuit diagram showing a configuration of the bit line selection circuit 21 in FIG. 3 in the EPR0M according to the fourth embodiment of the present invention.
  • the bit line selection circuit 21 This is a case with a multi-stage structure, and for simplicity of explanation, a total of 16 bit lines AO ⁇ A3, B0 ⁇ B 3, CC! ⁇ C 3, DC!
  • the transistor D r is shown. It is also assumed that there is one defective bit line having a leak path to the ground potential.
  • the bit line to which the drain stress is applied is indicated by ⁇ , and the bit line to which the drain stress is not applied is indicated by X.
  • the memory cell array 20, the dummy memory cell array 23, the redundancy selection circuit 24, the defective address storage circuit 25, and the control circuit 26 are also provided in the same manner as in the embodiment shown in FIG. It is provided.
  • the stress potential can be applied to the other bit lines without applying the drain stress to the defective bit line by the above-described method. It can be seen that one stress can be applied to each bit line without duplication. The same effect can be expected even if the column decoder outputs di and hi are exchanged in the above sequence.
  • FIGS. 10 and 11 are circuit diagrams each showing a detailed configuration of a part of the control circuit 26 used in the circuit of the embodiment shown in FIG.
  • EPR0M having the redundancy function
  • an address corresponding to the bit line having a defect is stored in the defective address storage circuit 25.
  • the column decode outputs d i and h i to be set to “0” can be made from this storage address.
  • FIGS. 10 and 11 show examples of the configuration of a control circuit for realizing this. The truth values of the output signals with respect to the input signals of the two circuits are shown in FIGS. 12 and 13, respectively.
  • FIG. 10 shows a configuration of a portion of the control circuit 26 for obtaining a column decode output h0.
  • This circuit includes a test circuit 61 and a column decode circuit 62. Therefore, in the circuit of the embodiment shown in FIG. 9, four circuits as shown in FIG. 10 are provided in the control circuit 26 in total.
  • FIG. 11 shows a configuration of a part of the control circuit 26 for obtaining a column decode output d0.
  • This circuit includes a test circuit 63 and a column decode circuit 64. Therefore, in the circuit of the embodiment shown in FIG. 9, the control circuit 26 shown in FIG. There are four such circuits in total.
  • test mode signals two types are used as test mode signals for setting the EPR0M in the drain stress test.
  • One type is A1 2> and A1 3>.
  • a 1 2> and A 1 3> are ternary control inputs to input or output pins that are not used in the drain stress test mode, i.e., high potential in test mode, At this time, a signal of 0 V to 5 V is given, and a signal output by detecting this by a ternary input detection circuit inside the chip is used. That is, when a high potential of, for example, 12 V is applied to each of the address input terminals A 12 and A 13, A 12> and A 13> each become “1”.
  • the other one of the test mode signals is a signal SPEC.
  • This signal SPEC is a signal indicating whether or not the redundancy function is used, and the signal SPEC is "1" when the redundancy function is used.
  • This signal SPEC may be input from the outside of the chip as a ternary control input as in the case of A12 and ⁇ A13> as described above. Alternatively, the information may be stored in advance.
  • A0 to A3 are column address signals, and these signals are inverted signals corresponding to the corresponding circuits. Is entered.
  • a test circuit 61 for outputting h1 receives ZF0 and F1 as signals based on fuse data, and a column decode circuit 62 generates a column address signal.
  • ZA 0 and A 1 are input.
  • the signal based on the fuse data is, for example, "1" when the corresponding fuse is disconnected.
  • Each of the test circuits 61 is configured as follows. That is, a signal F 0 (or its inverted signal) and F 1 (or its inverted signal) based on the fuse data are input to the NAND gate 71 and the NAND gate 71 is connected to the NAND gate 71. Is input to the exclusive NOR gate 72. Also, the signal A 13> is input to the exclusive N 0 R gate 72. In addition, the above signals A 1 2> and A 1 3> are input to the OR gate 73. The output of the exclusive NOR gate 72 and the output of the OR gate 73 are input to the NAND gate 74 together with the signal SPEC.
  • each of the column decoding circuits 62 is constituted by an AND gate 75, and the AND gate 75 has a column address signal A0 (or an inverted signal thereof), A1 (or an inverted signal). Is an inverted signal thereof) and the output of each test circuit 61 described above.
  • Each of the test circuits 63 is formed as follows. That is, the signal F2 (or its inverted signal) and F3 (or its inverted signal) based on the fuse data are input to the NAND gate 76, and this NAND gate The output of 76 is input to OR gate 77.
  • the signal SPEC is input to the OR gate 77 via an inverter 78.
  • the signal SPEC is also input to the 0R gate 79.
  • More signals A 13> is input to the OR gates 77 and 79 via the inverter 80.
  • the outputs of the two OR gates 77 and 79 are input to the AND gate 81.
  • each of the column decoding circuits 64 is composed of an AND gate 82, and the AND gate 82 has a column address signal A2 (or its inverted signal), A3 (or an inverted signal). The inverted signal) and the output of each of the test circuits 63 are input.
  • the column decode outputs di are all “1”
  • the column decode output hi is "0” when the output of the NAND gate 71 is "0" (corresponding to a defective bit line).
  • the column decode output di is “0” when the output of NAND gate 76 is “0” (corresponding to a defective bit line), and “1” (corresponding to a normal bit line). ) Becomes “1”, and the column decode output hi becomes “1” when the output of NAND gate 71 is “0” (corresponding to the defective bit line),
  • the output of the column decode hi is always "1"
  • the output of the column decode di can be controlled by the ternary control detection signal A13>.
  • FIG. 14 shows an example of a circuit configured to apply a stress potential to a block having only the G line.
  • S0 to S3 are write transistors to which write data SDi is given, and the other components are the same as those in FIG. And O
  • This circuit does not need to consider the column decode output h i because the bit line group selected by the column decode output d i is handled in block units. Blocks with bad bit lines are repaired by a redundancy block.
  • Blocks are different but selected by the same column decoded output h i.
  • Blocks are different and are selected by different column decode outputs hi.
  • FIG. 15 shows a circuit example of the sixth embodiment which is effective in the case of the above (c).
  • This circuit inputs a "0", "1" (or “1", "0") signal for the first time to the column decode output (di, hi) corresponding to the defective bit line.
  • the second time if the signal of "1", "0" (or "0", "1") is input, without applying the stress voltage to the defective bit line, the normal bit line A stress test can be performed.
  • the signal can be input by the same algorithm based on the data of two column redundancy, and only two tests are required.
  • the stress test can be performed in the same manner.
  • the test mode setting can be extended from the case of one defective bit line.
  • the positions of the bit lines rescued by each cell block in the chip are all the same, but the positions of the bit lines rescued by the redundancy can be changed independently for each block. By doing so, the remedy rate of randomly generated defects can be improved. If this method is combined with the circuit of the fourth embodiment or the circuit of the fifth embodiment, a stress potential can be applied independently for each block. Industrial applicability
  • the present invention in a stress test of the data retention reliability check on the drain side of a memory cell of EPR0M, even if a defect exists in a certain bit line, The normal stress potential is applied to the normal bit line or the normal bit line other than the block containing the defective bit, and the correct reliability check is performed.
  • a semiconductor memory that can be realized can be realized.
  • the degree of integration of semiconductor integrated circuits has become increasingly higher, and with the miniaturization, wiring-related defects have been increasing. If there is a defective bit line that has a current leak path to the ground potential used in the present invention, it is conventionally possible to apply a sufficient dress potential even by performing a drain stress test.
  • Such chips were treated as defective because no normal bit lines came out. Since such defects account for half of the bit line defects, it is very important to remedy these defects. Therefore, it is possible to apply the stress potential to the other normal bit lines without applying the stress potential to the defective bit line proposed in the present invention, or The stress potential can be applied to the other normal pit lines without applying the stress potential to the block including the ground line, so that a faulty bit that has a current leak path to the ground potential can be applied. It is now possible to rescue even if there is a line. In addition, by dividing the chip and independently changing the redundancy rescue position, it has become possible to compensate for the failure to deal with random defects.
  • a defect when a defect is present in a certain word line during a DRAM burn-in test, a normal high potential is applied to other normal ground lines, and a correct burn-in test is performed.
  • a semiconductor memory capable of performing the above can be realized.

Landscapes

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Description

明 柳 半 導 体 メ モ リ
技術分野
本発明は、 半導体メモリに係り、 特にメモリセルの ドレイ ン側のデータ保持特性を知るための信頼性試験 （ ドレイ ンス ト レス試験） もしく はバーンイ ン試験を行う機能を有するメ モリ に関する。 背景技術
半導体メモリの 1種である E P R OM ( E 1 e c t r i c a 1 y P r o g r a mm a b l e a n d E r a s a b 1 e R OM) において通常使用されるメモリセルは、 コン トロールゲー トとフローティ ングゲ一トのニ層ゲー ト構造を 有する トラ ンジスタで構成される。 このメ モ リ セルに対して データの書き込みを行う場合は、 コン トロールゲー トに接続 されたワー ド線と、 ドレイ ンに接続きれているビッ ト線とに 高電位 （書込み電位 V P P) が印加される。 なお、 そのソー スは接地電位に固定されている。
上記の高電位の印加により、 メモリセルのチャネル領域の ドレイ ン近傍に高電界が加えられ、 チャネルホッ トエレク ト ロンが発生し、 このホッ トエレク トロンがコン トロールゲー トに印加された高電位によりフローティ ングゲー トに注入さ れる。 フローティ ングゲー トにホッ トエレク トロンが注入さ れたメ モリ セルは、 コン トロールゲー トからみた閾値が上昇 することになり、 この閾値の変化によりデータを記憶する。
上記のような構造を持つメモリセルを複数設けてァレイ状 に配置した E P R O Mの一部の構成を第 1図に示す。 第 1図 において、 M 1〜 M 4はメモリセル、 W L 1および W L 2は ワー ド線、 B L 1および B L 2はビッ ト線、 1 A , 1 Bはそ れぞれ力ラムデコーダ、 2〜 5はカラムデコーダのデコー ド 信号、 6はロウデコーダである。 また、 D l、 D 2、 H l、 H 2はビッ ト線選択用の トランジスタ、 Sは書込み用 トラン ジス夕である。
通常のデータ書み込みモー ドおよび読み出しモー ドにおい ては、 カラムデコーダ 1 A , 1 Bからのデコー ド信号 2〜 5 に応じて 1つのビッ ト線が選択されるようにビッ ト線選択用 の トランジスタ D l , D 2， H I , H 2が選択駆動される。
いま、 メ モリセル M 1 にデータの書込みを行う場合を考え ると、 ビッ ト線 B L 1 とワー ド線 W L 1が選択されてそれぞ れに高電位が印加される。 この時、 ドレイ ンが上記選択され たビッ ト線 B L 1に接続されている他のメモリセル M 2は非 選択状態であり、 そのコン トロールゲー トは接地電位であり ながら、 ビッ ト線 B L 1 に接続きれた ドレイ ンには高電位が 印加されることになる。 このような状態は、 1本のビッ ト線 に接続されているメモリセルの個数が N個であれば （N— 1 ) 個起こり得る。 このような状態のメモリセルは、 ドレイ ンに 電気的ス ト レスが加えられることになり、 そのゲー ト酸化膜 の膜質が悪い場合は、 フローティ ングゲ一トに注入されてい たエレク トロンが抜け出す可能性があり、 一度書き込んだデ 一夕が消えてしま う可能性がでてく る。
そこで、 メモリセルの ドレイ ン側のデータ保持特性を知る ための信頼性試験が行われている。 この試験は、 全てのメモ リセルにデータを書き込んだ後、 ビッ ト線に高電位を加え、 ヮ一ド線を非選択状態にすることにより行われるが、 全ての メモリセルに対して試験を行うためには、 カラムア ドレスピ ンが n個の場合に 2 n本のビッ ト線を試験する必要がある。 この場合、 各ビッ ト線について試験を繰り返すと、 試験時間 が極めて長く なるので、 従来は、 試験時間の短縮のため、 E P R O M内に内部試験機能を備えている。 この内部試験 機能を用いるテス トモー ドでは、 第 1図中のカラムデコーダ 1 A , 1 Bから出力される全てのデコー ド信号が全て
レベルにされ、 全てのビッ ト線選択トランジスタ D l , D 2 , H I , H 2が同時に導通状態にされる。 さらに、 書き込み用 トラ ンジスタ Sの ドレイ ンとゲー トにはデータ書込み時と同 様に書込み用の高電位 V P Pが印加される。
この時、 ビッ ト線 B L 1 に接続されたメ モ リ セル M 1， M 2の両ゲー トは全て接地電位になっているから、 両メ モ リ セルは共に非導通状態となっており、 同じレベルの電位が両 メモリセルの ドレイ ンに印加され、 その後、 信頼性のチヱッ クが行われる。 他の全てのビッ ト線においても、 上記ビッ ト 線 B L 1 と全く 同様である。
ところで、 第 2図に示すように、 ビッ ト線 B L 2では不良 リークパス 7が存在しており、 そのビッ ト線電位から接地電 位に対する電流リークパスがあるような不良が存在した場合 を考える。 なお、 この第 2図では、 説明の簡単化のためメモ リセルは省略している。 この不良リークパスは、 ピッ ト線お よびメモリセルの ドレイ ンと、 基板あるいはヮー ド線との間 のショー トなど、 種々の原因が考えられる。 このようなリ一 クパスが存在する E P R O Mは一般には不良品として処理さ れるが、 カラムリダンダンシ一回路があれば完動品にするこ とが可能である。 即ち、 予めヒューズにプログラムを行なつ て、 ビッ ト線選択用の トランジスタ D 1および H 2が選択さ れるようなァ ドレスが入力された場合に、 両トラ ンジスタ D 1 , H 2に代わってリダンダンシ一選択トランジスタ D R が選択されるようにしておけば、 不良のビッ ト線 B L 2をリ ダンダンシービッ トライ ン B L Rに置き換えることができる。
しかし、 このような不良のある E P R O Mに対して前述の ス ト レス試験を行つた場合、 書き込み用 トランジスタ Sの ド レイ ンに与えられた書込み電位 V P Pから、 書込み用 トラン ジス夕 Sおよびビッ ト線選択トラ ンジスタ D l , H 2を通り、 ビッ ト線 B L 2および不良リークパス 7を通じて接地電流ま での電流リークパスが形成される。 すると、 上記書込み用 ト ラ ンジスタ 5、 ビッ ト線選択トラ ンジスタ D 1およびそれら を接続する配線の寄生抵抗等による電圧降下により、 書込み 用 トランジスタ Sのソースが接続されているノー ド 1 1 ' の 電位は、 第 1図中において書込み用 トランジスタ Sのソース が接続されているノー ド 1 1の電位以下になり、 さらに、 第 2図においてビッ ト線選択トランジスタ D 1のソ一スが接続 されているノー ド 1 2の電位は上記ノー ド 1 1 ' の電位より 低く なる。 ス ト レス試験時には、 全てのビッ ト線にノー ド 1 1 と等しい電位が印加されることが必要である。
しかし、 第 2図の場合、 不良リークパス 7があるビッ ト線 B L 2の電位はもちろんであるが、 さらに、 正常なビッ ト線 B L 1 にもノー ド 1 2と同電位しか印加されないことになり、 ビッ ト線 B L 1 に接続されたメモリセルに対しては十分なス ト レス試験が行われないことになつてしまう。 第 2図では、 説明の簡単化のため、 ノー ド 1 2には 2本のビッ ト線が接続 されている状態が示されているカ 、 実際には、 8本、 1 6本 といった本数のビッ ト線が接続されている。 従って、 ノー ド 1 1 ' の電位がノー ド 1 1 の電位以下になると、 ノー ド 1 1 ' とビッ ト線選択トランジスタ D 1以外で接続されるビ ッ ト線についても、 ス ト レス試験時のビッ ト線への印加電圧 は不十分なレベルとなってしまう。 つまり、 書込み用 トラ ン ジスタ Sにより書込み電位 V P Pが供給される全てのビッ ト 線について、 そのうち 1本でも前記のような接地電位へのリ ークパスを持った不良ビッ ト線が存在すると、 全てのビッ ト 線の印加ス ト レスが不十分なレベルとなり、 よって、 メモリ セルの ドレイ ン側のデータ保存の信頼性が不十分でありなが らもス ト レス試験をパス してしま うセルがでてく る可能性が める 0
接地電位へのリークパスを持った不良ビッ ト線は試験で検 出し、 リダンダンシ一機能を使って正常なカラムに置き換え ることは可能である。 しかし、 ドレイ ン側のデータ保持特性 が不十分であるにもかかわらずス ト レス試験時のス トレスが 不十分なためパスしてしまつた不良セルがあつても、 それは 検出されないままとなってしまう。 このため、 接地電位への リークパスを持つ E P R 0 Mは、 カラムリダンダンシー機能 を用いて救済可能にもかかわらず不良品とされていた。
—方、 上記のような問題は D R A Mなどにおいてバーンィ ン試験を行う際にも発生する。 すなわち、 バーンイ ン試験で はヮー ド線に通常の電源電位より も高い電位が印加される。 このとき、 各メモリセルのゲー トに高電界が加わり、 耐圧不 良のゲー ト酸化膜が破壊される。 そして、 このゲー ト酸化膜 が破壌されたメモリセルが接続されているヮ一 ド線は、 その 後、 リダンダンシ一用のワー ド線に置き換えられる。 ところ で、 このバーンイ ン試験を行う際には、 1個の外部端子から 供給きれる高電位が、 全てのヮー ド線に並列的に印加される。 しかし、 ある特定のヮー ド線から接地電位に対して電流リ一 クパスが存在していると、 バーンィ ン試験の際に、 上記ス ト レス試験の場合と同様に全てのヮー ド線の印加ス ト レスが不 十分なレベルとなり、 バーンィ ン試験をパスしてしまうヮー ド線がでる可能性がある。
上記したように E P R O Mでは、 全てのビッ ト線のうち 1 本でも接地電位へのリークパスを持った不良ビッ ト線が存在 すると、 全てのビッ ト線の印加ス ト レスが不十分なレベルと なり、 メモリセルの ドレイ ン側のデータ保存の信頼性が不十 分でありながらもス ト レス試験をパスしてしま うセルがでて く る可能性があり、 リダンダンシー機能を用いて救済可能に もかかわらず不良品とされてしまうという問題がある。
同様に、 D R A Mにおいて、 全てのワー ド線のうち 1本で も接地電位へのリ一クパスを持った不良ヮー ド線が存在する と、 全てのヮー ド線の印加ス ト レスが不十分なレベルとなり、 バーンィ ン試験をパスしてしまうヮー ド線がでる可能性があ り、 リダンダンシー機能を用いて救済可能にもかかわらず不 良品とされてしま う という問題がある。
本発明の第 1の目的は、 メモリセルの ドレイ ン側のデータ 保持信頼性チヱッ クのス ト レス試験に際して、 あるビッ ト線 が不良であっても、 それ以外の正常なビッ ト線、 または、 そ のビッ 卜不良を含むプロッ ク以外の正常なビッ ト線には、 正 規のス ト レス電位が印加され、 正しく信頼性のチ Λッ クが行 う ことができる半導体メモリを提供することである。
本発明の第 2の目的は、 メモリセルのゲー ト酸化膜の耐圧 チェッ クのためのバーンィ ン試験に際して、 あるヮー ド線が 不 であっても、 それ以外の正常なワー ド線には、 正規の高 亀 ^が印加され、 正しくバーンィ ン試験を行う ことができる 半導体メモリを提供するこ とである。
発明の開示
本発明に係る半導体メ モ リ は、 複数の第 1の配線と複数の 第 2の配線との各交点のそれぞれにメモリセルが配置された メ モ リセルアレイと、 前記複数の第 2の配線に接続され、 前 記複数の第 2の配線を選択する選択手段と、 前記選択手段を 介して前記複数の第 2の配線に接続され、 前記複数の第 2の 配線に所定の電位を与える電位供給手段と、 前記第 2の配線 に不良があるときに、 この不良の第 2の配線に置き換えて使 用される少なく とも 1つのリダンダンシ一配線と、 前記リダ ンダンシー配線を使用するときに、 前記リダンダンシー配線 を選択するためのリダンダンシー選択手段と、 前記リダンダ ンシー配線を使用するときに、 前記リダンダンシー配線を前 記第 2の配線と置き換えるための番地を記憶する不良番地記 憶手段と、 前記複数の第 2の配線を前記選択手段により選択 するときに、 前記不良番地記憶手段で番地が記憶された前記 第 2の配線を除く前記第 2の配線を選択するように前記選択 手段を制御する制御手段とで構成されている。
また、 本発明に係る半導体メモリは、 第 1の配線と、 前記 第 1の配線の信号で駆動される複数のメモリセルと、 前記複 数のメモリセルのそれぞれに対応して接続される複数の第 2 の配線と、 前記複数の第 2の配線に所定の電位を供給するた めに前記複数の第 2の配線に共通に接続された電位供給手段 と、 前記第 2の配線に不良があるときに前記電位供給手段か らの電位を供給をこの不良の前記第 2の配線には行わないよ うに前記電位供給手段を制御する制御手段とで構成されてい 0
上記構成であると、 データ保存信頼性試験の際、 接地電位 への電流リークパスがあるような不良のある第 2の配線が存 在しても、 それ以外の正常な第 2の配線にだけス ト レス電位 を印加することが可能になる。 図面の簡単な説明
第 1図は従来の E P R 0 Mの一部を示す回路図、 第 2図は 接地電位への電流リークパスがあるような不良ビッ ト線が存 在する E P R 0Mの一部を示す回路図、 第 3図は本発明の第 1実施例に係る E P R OMの概略的な構成を示すブロッ ク図、 第 4図は第 3図の E P R OMの一部の具体的構成を示す回路 図、 第 5図は第 3図の E P R 0 Mのメモリセルの構造を示す 断面図、 第 6図は第 3図の E P R 0 Mの一部の具体的構成を 示す回路図、 第 7図は本発明の第 2実施例に係る E P R 0M の概略的な構成を示すブロッ ク図、 第 8図は本発明の第 3実 施例に係る DRAMの概略的な構成を示す回路図、 第 9図は 本発明の第 3実施例に係る E P R OMの概略的な構成を示す 回路図、 第 1 0図は第 9図の E P R OMの一部の具体的構成 を示す回路図、 第 1 1図は第 9図の E P R 0 Mの一部の具体 的構成を示す回路図、 第 1 2図は第 1 0図回路の信号の真理 値状態をまとめて示す図、 第 1 3図は第 1 1図回路の信号の 真理値状態をまとめて示す図、 第 14図は本発明の第 4実施 例に係る E P R OMの概略的な構成を示す回路図、 第 1 5図 は本発明の第 5実施例に係る E P R OMの概略的な構成を示 す回路図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施例を詳細に説明する。 第 3図は、 本発明の第 1実施例に係る E P R OMの一部の 構成を示すブロッ ク図である。 第 3図において、 20はメモ リセル Mが複数設けられ、 これら複数のメモリセル Mがマ ト リスク状に配置されたメモリセルアレイである。 上記メモリ セルアレイ 20内では複数のヮ一 ド線 WL 1〜WL mと複数 のビッ ト線 B L l〜B L nとが互いに直交するように設けら れており、 これらワー ド線 WL l〜WLmとピッ ト線 B L 1 〜 B L nとの各交点のそれぞれに上記各メモリセル Mが配置 されている。
上記複数のビッ ト線 B L 1〜 B L nはビッ ト線選択回路 2 1に接続されている。 このビッ ト線選択回路 21は上記複 数のビッ ト線 B L 1〜B L nを選択するものである。 22は、 上記複数の各ビッ ト線 B L l〜B L nに供給するための書き 込み電位を発生する電位供給回路であり、 この電位供給回路 22は上記ビッ ト線選択回路 2 1を介して上記複数のビッ ト 線 B L l〜B L nと接続されている。
23は上記複数のビッ ト線 B L 1〜B L nのなかで不良の ものが存在する場合に、 この不良ビッ ト線と置き換えて使用 される複数のリダンダンシービッ ト線 B L R 1〜 B L R iを 持つリ ダンダンシー用のメモリセルアレイである。 上記リダ ンダンシー用メモリセルアレイ 23内にはリダンダンシー用 のメモリセル Mが複数設けられており、 これら複数のメモリ セル Mは、 前記ヮー ド線 WL 1〜WL mと上記リダンダンシ 一ビッ ト線 B L R l〜B L R iが互いに直交する各交点のそ れぞれに配置されている。 上記複数のリダンダンシービッ ト 線 B L R 1〜 B L R i は、 リダンダンシー選択回路 24を介 して上記電位供給回路 22に接続されている。 上記リダンダ ンシー選択回路 24は上記複数の リ ダンダンシービッ ト線 B L R l〜B L R iを選択するものである。
25は上記メモリセルアレイ 20内の複数のビッ ト線の中 に、 接地電位に対する リークパスが生じている不良のビッ ト 線を含む不良のビッ ト線が存在する場合に、 この不良ビッ ト 線に対応したァ ドレス番地が記憶される不良番地記憶回路で ある。 この不良番地記憶回路 25における番地の記憶は、 例 えば複数のポリ シリ コンヒユーズが設けられ、 これら複数の ヒューズを入力データに応じて選択的に切ることにより行わ れたり、 あるいは複数の E P R 0 Mセルが設けられ、 これら 複数の不揮発性メモリセル、 例えば E P R OMセルに対する データの書き込み動作によって行われるものである。 この不 良番地記憶回路 25は制御回路 26に接続されている。
制御回路 26には、 上記不良番地記憶回路 25に記億され ている番地の他に、 前記複数のビッ ト線 B L l〜B L nを選 択する際に入力されるア ドレス信号、 メモリセルの ドレイ ン 側のデータ保持特性を知るための信頼性試験を行うためのテ ス トモー ドに設定するためのテス トモ一 ド信号が供給される。 そして、 この制御回路 26からの出力は前記ビッ ト線選択回 路 2 1及びリダンダンシー選択回路 24に供給され、 両回路 2 1. 24の選択動作が制御回路 26からの出力に応じて制 御される。
第 4図は、 上記第 3図の E P R 0 Mにおけるメモリセルァ レイ 20、 ビッ ト線選択回路 2 1及び電位供給回路 22の詳 細な構成を示している。 メモリセルアレイ 20内に設けられ た前記複数のメモリセル Mはそれぞれ、 フローティ ングゲ一 ト及びコ ン トロールゲー トからなる二重ゲー ト構造を有する MO S トラ ンジス夕で構成されている。 上記各メモリセル M の ドレイ ンは前記複数のビッ ト線 B L l〜B L nのいずれか 1つに接続され、 コ ン ト ロールゲー トは前記複数のヮー ド線 W L 1〜WL mのいずれか 1つに接続され、 さらに ドレイ ン は一定電位、 例えば接地電位が供給されるノ一ドに並列に接 続されている。
前記ビッ ト線選択回路 2 1内には、 前記ビッ ト線 B L 1〜 B L nに対応した数のビッ ト線選択用の トラ ンジスタ H I〜 H nが設けられている。 これらビッ ト線選択用の トランジス 夕 H l〜H nのソースは共通に接続され、 この共通ソースは 前記電位供給回路 22に接続されている。 また、 上記トラ ン ジスタ H I〜H nの ドレイ ンは前記ビッ ト線 B L 1〜； B L n のそれぞれに接続されている。 そして、 上記ビッ ト線選択用 の トラ ンジスタ H 1〜： H nのゲー トには、 前記制御回路 26 の複数の各出力が供給される。
電位供給回路 22は トラ ンジスタ Sで構成されている。 こ の トランジスタ Sは、 ソースが書き込み用の高電位 V P Pに 接続され、 ドレイ ンが上記ビッ ト線選択回路 2 1内の トラン ジスタ H 1〜： H nの共通ソースに接続されている。 そ して、 この トラ ンジスタ Sのゲー 卜には、 テス トモ一ドの際に高電 位 V P Pが供給される。
上記メモリセルァレイ 20内に設けられた各メモリセル用 の トラ ンジスタが Nチヤネル型である場合の具体的な素子構 造が第 5図に示されている。 第 5図において、 P型の半導体 基板 30の表面領域には N +型拡散領域からなるソース領域 3 1及びドレイ ン領域 32が形成されている。 また、 上記ソ ース領域 3 1 と ドレイ ン領域 32との間に存在するチャネル 領域 33の上方には、 ゲー ト絶縁膜 34を介してフローティ ングゲー ト 35が設けられている。 さらに上記フローテイ ン グゲー ト 35の上方には、 ゲー ト絶縁膜 36を介してコン ト ロールゲー ト 37が設けられている。 そして、 上記のような 二重ゲー ト構造を含む基板の表面上には保護絶縁膜 38が形 成されている。
第 6図は前記制御回路 26の内部構成の一部の詳細を、 前 記ビッ ト線選択回路 2 1と共に示している。 ただし、 この制 御回路 26は、 前記メモリセルアレイ 20内にビッ ト線が 4 本設けられている場合、 すなわち前記 πの数が 4の場合を例 示している。 従って、 この場合、 前記ピッ ト線選択回路 2 1 内には 4個のピッ ト線選択用の トランジスタ H I〜H4が設 けられている。 図示のように、 前記制御回路 26にはカラム デコーダ 27とテス ト用カラムデコーダ 28が設けられてい る。 さ らに上記カラムデコーダ 27内には、 上記 4個のビッ ト線選択用の トランジスタ H I〜H4に対応して 4個の 3入 力 ANDゲ一 ト 4 1〜 44が設けられている。 これら 4個の A N Dゲー ト 4 1〜 44の出力は、 前記ビッ ト線選択回路 2 1 内の 4個のビッ ト線選択用の ト ラ ンジスタ H I〜H4 のそれぞれのゲー ト に供給される。 上記 4個の A N Dゲー ト 4 1〜 44には、 それぞれ 2ビッ 卜のカラムビッ トァ ドレ ス信号と上記テス ト用カラムデコーダ 28の出力が供給され る。 例えば、 前記ビッ ト線選択用の トラ ンジスタ H 1のゲー トを駆動する A N Dゲー ト 4 1には A 0と A 1からなる 2ビ ッ トのビッ トア ドレス信号及びテス ト用カラムデコーダ 28 の出力が供給される。 同様に、 A N Dゲー ト 42には ZA 0 と A 1からなる 2ピッ トのビッ トア ドレス信号及びテス ト用 カラムデコーダ 28の出力が供給される。 ANDゲー ト 43 には A 0と/ A 1からなる 2ビッ トのビッ トア ドレス信号及 びテス ト用カラムデコーダ 28の出力が供給される。 さらに ANDゲー ト 44には Z A 0と Z A 1からなる 2ビッ トのビ ッ トァ ドレス信号及びテス ト用カラムデコーダ 28の出力が 供給される。 これら各 2ピッ トのビッ トア ドレス信号は、 通 常のデータ読み出し及び書き込みモー ドの際には、 外部から 入力されるカラムァ ドレス信号に応じた論理レベルに設定さ れるものであるが、 前記ス ト レス試験を行うためのテス トモ 一ドの際は全て論理 " 1 " に設定される。
上記テス ト用カラムデコーダ 28内には、 上記 4個のビッ ト線選択用の トランジスタ H I〜H4に対応して 4個の 2入 力 NANDゲー ト 4 5〜48が設けられている。 これら 4個 の N A N Dゲー ト 45〜48にはそれぞれ、 前記不良番地記 憶回路 25で記憶されている番地が 2ビッ トの信号として供 給される。 すなわち、 NANDゲー ト 45には F 0と F 1力《、 N A N Dゲー ト 4 6には F 0 と F 1が、 NANDゲー ト 47には F 0と/ F 1力《、 N A N Dゲー ト 48には F 0と / F 1がそれぞれ供給される。 また、 制御回路 2 6は、 通常のデータ書き込み動作時及び データ読み出 し時に、 不良が生じているメモリセルアレイ 2 0内の特定のビッ ト線を選択するためのカラムァ ドレス信 号が人力されると、 この不良ビッ ト線に代わってリダンダン シー用のメモリセルアレイ 2 3内の複数のリダンダンシービ ッ ト線 B L R l〜B L R i のうちの 1つが選択されるように リダンダンシー選択回路 2 4を制御する機能を有するもので ある。 しかし、 このようなデータ読み出し Z書き込み時の通 常動作モー ドにおける リダンダンシー機能は良く知られてい るので、 その部分の構成は省略した。
このような構成でなるメ モリ において、 ス ト レス試験を行 う前に予めメモリセルアレイ 2 0内の複数のビッ ト線の中に、 接地電位へのリークパスが生じている不良ビッ ト線が存在し ていれば、 この不良ビッ ト線に対応した番地が前記不良番 地記憶回路 2 5に記憶される。 例えば、 第 3図において、 ビッ ト線 B L 1 に リ ークパスが生じていれば、 このビッ ト線 B L 1 に対応した番地が不良番地記億回路 2 5に記憶される。 そして、 ドレイ ンス ト レス試験を行うために、 前記制御回 路 2 6に供給されるテス トモ一ド信号がテス ト状態に設定さ れると、 ドレイ ンス ト レス試験が開始される。 このとき、 前 記不良番地記憶回路 2 5から出力される各 2 ビッ 卜の信号の うち、 不良ビッ ト線 B L 1 に対応した番地の F 0 と F 1が共 に " 1 " となり、 この 2 ビッ トの信号を受ける N A N Dゲー ト 4 5の出力力《 " 0 " となる。 また、 このとき、 テス ト用力 ラムデコーダ 2 8内の他の 3個の N A N Dゲー ト 4 5〜4 8 に入力される各 2ビッ トの信号の少なく とも一方は " 0 " と なり、 これら 3個の NANDゲー ト 45〜48の出力は全て "1 " となる。 一方、 この ドレイ ンス ト レス試験の際は A 0 , Z A 0、 A 1 , Ζ A 1からなる ピッ トア ドレス信号が全て " 1 " に設定されるため、 カラムデコーダ 27内の 4個の ANDゲー ト 4 1〜44のうち、 ANDゲー ト 4 1の出力の み力 " 0 " となり、 残りの ANDゲー ト 42〜 44の出力は 全て " 1 " となる。 これにより、 ビッ ト線選択回路 2 1内の 4個のビッ ト線選択用の トランジスタ H I〜H4のうち、 前 記不良ビッ ト線 B L 1に接続されている トランジスタ H 1は オフし、 不良が発生していない残り 3本のビッ ト線 B L 2〜 B L に接続されている トランジスタ H 2〜H4はオンする。 また、 ドレイ ンス ト レス試験の際には、 前記電位供給回路 22内の トラ ンジスタ Sのソース及びゲー トに高電位 VP P が供給されるため、 この高電位 V P Pは上記不良ビッ ト線 B L 1を除いた残り 3本のビッ ト線 B L 2〜B L 4にス ト レ ス電位として供給される。
このように上記実施例では、 ドレイ ンス ト レス試験の際に、 不良ビッ ト線には ドレイ ンス ト レスを印加することなく、 他 のビッ ト線には ドレイ ンス ト レスを印加することができる。
なお、 上記実施例では特に説明しなかったが、 ドレイ ンス ト レス試験の際には、 リ ダンダンシー用メモリセルアレイ 23内のリダンダンシーピッ ト線 B L R 1〜 B L R i に対し ても ドレイ ンス ト レスが印加されるものである。
また、 通常のデータ書き込み動作時や読み出し時でも、 上 記不良ピッ ト線 B L 1を選択するようなカラムァ ドレス信号 が供給されたとしても、 カラムデコーダ 27内の ANDゲー ト 4 1の出力は " 0 " となり、 不良ビッ ト線 B L 1は選択き れない。 また、 この不良ビッ ト線 B L 1の代わりに、 リダン ダンシー用メモリセルアレイ 23内のリダンダンシービッ ト ,線 B L R 1〜B L R iのなかの 1つが選択される。
第 7図は、 本発明の第 2実施例に係る E P R OMの一部の 構成を示すプロッ ク図である。 この実施例の E P R 0 Mが、 前記第 3図に示す第 1実施例のものと異なっている点は、 不 良番地記憶回路 2 5を設けずに、 前記信号 F O, ZF 0、 F l , Z F 1等をメモリの外部から制御回路 26に供給する ように構成したものである。 なお、 この場合、 制御回路 26 にはこれらの信号をラツチするラッチ回路 27を内蔵してい る 0
第 8図は、 この発明を D R AMに実施した、 この本発明の 第 3実施例の構成を示すプロッ ク図である。 第 S図において、 50はダイナ ミ ッ ク型のメモリセル Mが複数設けられ、 これ ら複数のメモリセル Mがマ ト リスク状に配置されたメモリセ ルアレイである。 上記メモリセルアレイ 50内では複数のヮ 一ド線、 例えば 4本のヮ一ド線 W L 1〜W L 4と複数のビッ ト線 B L 1〜 B L n とが互いに直交するように設けられて おり、 これらワー ド線 WL 1〜WL 4 と ビッ ト線 B L 1〜 B L nとの各交点のそれぞれに上記各メモリセル Mが配置さ れている。
上記 4本のヮ— ド線 WL 1〜WL 4はヮー ド線選択回路 IS
5 1に接続されている。 このワー ド線選択回路 5 1は上記 4 本のワー ド線 WL 1〜W L 4を選択するものである。 52は、 前記バ一ンィ ン試験時に複数の各ヮー ド線 WL 1〜WL 4に 供給するための高電位 V P Pが供給されるる電位供給端子で あり、 この電位供給端子 52は上記ワー ド線選択回路 5 1を 介して上記 4本のヮー ド線 WL 1〜WL4に接続されている。
53は上記 4本のヮー ド線 WL 1〜WL 4のなかで不良の ものが存在する場合に、 この不良ワー ド線と置き換えて使用 される複数のリダンダンシーヮ一ド線、 例えば 2本のリダン ダンシーヮ一ド線 W L R 1、 W L R 2を持つリダンダンシー 用のメモリセルアレイである。 上記リダンダンシー用メモリ セルアレイ 53内にはリダンダンシー用のメモリセル Mが複 数設けられており、 これら複数のメモリセル Mは、 上記ヮー ド線 W L R 1、 WL R 2と上記ビッ ト線 B L l〜B L nが互 いに直交する各交点のそれぞれに配置されている。 上記複数 のリダンダンシーワー ド線 W L R 1、 W L R 2は、 リダンダ ンシー選択回路 54を介して上記電位供給端子 52に接続さ れている。 上記リダンダンシー選択回路 54は上記複数のリ ダンダンシーヮ一ド線 W L R 1、 WL R 2を選択するもので ある。
55は上記メモリセルアレイ 50内の 4本のヮ一 ド線の中 に、 接地電位に対する リークパスが生じている不良のヮー ド 線が存在する場合に、 この不良ヮー ド線に対応したァ ドレス 番地が記憶される不良番地記憶回路である。 この不良番地記 憶回路 55における番地の記憶は、 例えば複数のヒユーズが 設けられ、 これら複数のヒユーズを入力データに応じて選択 的に切ることにより行われるものである。 この不良番地記億 回路 5 5は制御回路 5 6に接続されている。
上記制御回路 5 6には、 上記不良番地記憶回路 5 5に記憶 されている番地の他に、 バーンィ ン試験を行うためのテス ト モー ドに設定するためのテス トモ一ド信号がテス ト端子 5 7 から入力される。 そして、 この制御回路 5 6からの出力は前 記ヮー ド線選択回路 5 1及びリダンダンシー選択回路 5 4に 供給され、 両回路 5 1、 5 4の選択動作が制御回路 5 6から の出力に応じて制御される。
また、 5 8は通常のデータ書き込み動作時やデータ読み出 し動作時に、 上記 4本のヮー ド線 W L 1〜W L 4を選択する ロウデコーダであり、 5 9はリダンダンシー機能を使用する 際に上記リダンダンシーヮ一 ド線 W L R 1、 W L R 2を選択 する リダンダンシー用のロウデコーダである。
前記ヮー ド線選択回路 5 1内には、 前記ヮー ド線 W L 1〜 W L 4に対応した 4個のヮー ド線選択用の トラ ンジスタ W 1 〜W 4が設けられている。 これらヮー ド線選択用の トランジ スタ W 1〜W 4のソースは共通に接続され、 この共通ソース は前記電位供給端子 5 2に接続されている。 また、 上記ト ラ ンジスタ W 1〜W 4 の ドレイ ンは前記ヮ一 ド線 W L 1〜 W L 4のそれぞれに接続されている。 そして、 上記ヮー ド線 選択用の トラ ンジスタ W 1〜W 4のゲ一 トには、 前記制御回 路 5 6の複数の各出力が供給される。
制御回路 5 6内には上記 4個のヮー ド線選択用の トランジ スタ W 1〜W4に対応して 4個の 3入力 NANDゲー ト 61 〜 64が設けられている。 これら 4個の NANDゲ一 ト 6 1 〜64にはそれぞれ、 前記不良番地記憶回路 55で記憶され ている番地が 2 ビッ トの信号と して供給されると共に前記 テス トモー ド信号が供給される。 すなわち、 NANDゲー ト 6 1には F 0、 F 1 とテス トモー ド信号が供給される。 NANDゲー ト 62には ZF 0、 F 1とテス トモ一ド信号が 供給される。 NANDゲー ト 63は F 0、 ZF 1とテス トモ 一ド信号が供給される。 NANDゲー ト 64には ZF 0、 / F 1とテス トモ一ド信号が供給される。
このような構成でなるメモリにおいて、 バーンィ ン試験を 行う前に予めメモリセルアレイ 50内の複数のワー ド線の中 に、 接地電位へのリークパスが生じている不良ヮー ド線が存 在していれば、 この不良ヮー ド線に対応した番地が前記不良 番地記憶回路 55に記憶される。 例えば、 第 8図において、 ヮ一ド線 WL 1にリークパスが生じていれば、 このヮー ド線 WL 1に対応した番地が不良番地記憶回路 55に記憶される。
そして、 バーンイ ン試験を行うために、 前記制御回路 56 に供給されるテス トモ一ド信号がテス ト状態に設定されると、 バーンイ ン試験が開始される。 このとき、 前記不良番地記憶 回路 55から出力される各 2ビッ トの信号のうち、 不良ヮ一 ド線 WL 1に対応した番地の F 0と F 1が共に " 1 " となり、 この 2 ビッ トの信号を受ける N A N Dゲー ト 6 1の出力が
"0" となる。 また、 このとき、 残り 3個の NANDゲー ト 62〜 64に入力される各 2ビッ 卜の信号の少なく とも一方 は "0" となり、 これら 3個の NANDゲー ト 62〜64の 出力は全て " 1 " となる。 従って、 ヮー ド線選択回路 5 1内 の 4個のヮー ド線選択用の トランジスタ W l〜W4のうち、 前記不良ヮー ド線 WB L 1 に接続されている トラ ンジスタ W 1 はオフ し、 不良が発生していない残り 3本のワー ド線 W L 2〜W L 4に接続されている トラ ンジスタ W2〜W4は オンする。
一方、 このバーンイ ン試験の際は電位供給端子 52に高電 位 V P Pが供袷されるので、 この高電位 V P Pは上記不良ヮ 一ド線 WL 1を除いた残り 3本のヮー ド線 WL 2〜 B L 4に 供給される。
このように上記実施例では、 バーンイ ン試験の際に、 不良 ヮー ド線にはス ト レス電位を印加することなく、 他のワー ド 線にはス ト レス電位を印加することができる。
なお、 この第 8図の実施例のメモリの場合にも、 バーンィ ン試験の際には、 リダンダンシー用メモリセルアレイ 53内 のリダンダンシーヮ一 ド線 W L R 1、 W L R 2に対してもス ト レス電位が印加される。 また、 前記第 7図の実施例の場合 と同様に、 この第 8図の実施例のメ モリでも、 不良番地記憶 回路 55を設けずに、 前記信号 F 0, ZF 0、 F l , /F 1 をメモリの外部から制御回路 56に供給するように構成して もよい。
第 9図は本発明の第 4の実施例に係る E P R 0 Mにおいて、 前記第 3図中のビッ ト線選択回路 2 1の構成を示す回路図で ある。 この実施例の E P R 0 Mではビッ ト線選択回路 2 1力く 多段のッリ一構造を有する場合であり、 説明の簡単化のため、 各段が 4分岐された 2段のッ リー構造を有する合計 1 6本の ビッ ト線 A O〜 A 3、 B 0〜B 3、 C C！〜 C 3、 D C！〜 D 3 と、 カラムデコー ド出力 d i ( i = 0〜3) により選択され る第 1分岐段のビッ ト線選択トランジスタ Md O〜Md 3と、 カラムデコー ド出力 h i ( i = 0〜 3) により対応して選 択される第 2分岐段のビッ ト線選択 トラ ンジスタ MA 0〜 MD 0、 MA 1〜MD 1、 MA 2〜MD、 MA 3〜MD 3と、 リダンダンシービッ ト線 B L Rと、 リダンダンシー選択トラ ンジスタ D r とが示されてる。 また、 接地電位へのリークパ スを持った不良ビッ ト線は 1本であると仮定する。 そして、 ドレイ ンス ト レスが印加されるビッ ト線には〇、 印加されな いビッ ト線には Xを記してある。 なお、 この実施例の場合に も、 前記第 3図の実施例回路の場合と同様に、 メモリセルァ レイ 20、 ダミ ーメモリセルアレイ 23、 リダンダンシー選 択回路 24、 不良番地記憶回路 25及び制御回路 26が設け られている。
このような構成において、 いま、 カラムデコー ド出力 d 0、 h 0で選択されるビッ ト線 A 0に接地へのリークパスによる 不良があり、 これがリダンダンシー選択トランジスタ D Rに 置き換えられる場合を考える。 この時、 以下のシーケンスに 従い ドレイ ンス ト レス試験が行われる。
1回目 ： d C！〜 d 3、 h i〜！ i 3 - " 1" 、 h 0 = " 0 " 2回目 ： d 0、 h l〜h 3 = "0" 、 d l〜d 3、 h 0 = 第 9図から分るように、 以上の方法で不良ビッ ト線には ド レイ ンス ト レスを印加することなく、 他のビッ ト線にはス ト レス電位を印加することができ、 しかも、 各ビッ 卜線には重 複することなく 1度のス ト レスで済ますことができること力 わかる。 また、 上記シーケンスでカラムデコーダ出力 d i と h i とを入れ換えても同様な効果が期待できる。
第 1 0図及び第 1 1図はそれぞれ、 上記第 9図の実施例 回路で用いられる前記制御回路 2 6のそれぞれ一部の詳細 な構成を示す回路図である。 リ ダンダンシ一機能を有する E P R 0 Mでは、 不良が存在しているビッ ト線に対応した番 地が前記不良番地記憶回路 2 5に記憶される。 そして、 この 記憶番地から" 0 " にセッ トすべきカラムデコー ド出力 d i、 h i を作ることができる。 それを実現する制御回路の構成例 が第 1 0図、 第 1 1図に示されている。 また、 この両回路の 入力信号に対する出力信号の真理値状態を第 1 2図、 第 1 3 図にそれぞれ示している。
第 1 0図は前記制御回路 2 6において、 カラムデコー ド出 力 h 0を得る部分の構成を示している。 この回路はテス ト回 路 6 1 とカラムデコー ド回路 6 2とからなる。 従って、 第 9 図の実施例回路では前記制御回路 2 6内にこの第 1 0図のよ うな回路が合計で 4個設けられている。
第 1 1図は前記制御回路 2 6において、 カラムデコー ド出 力 d 0を得る部分の構成を ^している。 この回路はテス ト回 路 6 3とカラムデコー ド回路 6 4 とからなる。 従って、 第 9 図の実施例回路では前記制御回路 2 6内にこの第 1 1図のよ うな回路が合計で 4個設けられている。
この実施例では、 E P R 0 Mを ドレイ ンス ト レス試験にセ ッ トさせるためのテス トモー ド信号として 2種類の信号を使 用している。 その 1種類はく A 1 2〉およびく A 1 3 >であ る。 く A 1 2 >およびく A 1 3 >は ドレイ ンス ト レス試験モ 一 ドで使用されていない入力ピンもしく は出力ピンに三値制 御入力、 すなわちテス トモー ド時には高電位、 それ以外の時 は 0 V〜5 Vの信号を与え、 これをチップ内部の三値入力検 出回路により検出して出力する信号を用いている。 すなわち、 ァ ドレス入力端子 A 1 2、 A 1 3それぞれに例えば 12 Vの 高電位が印加された時、 く A 1 2 >およびく A 13 >はそれ ぞれ " 1 " となる。 また、 テス トモ一 ド信号の残りの 1種類 は信号 S P E Cである。 この信号 S P E Cはリ ダンダンシー 機能を使用しているか否かを示す信号であり、 リダンダンシ —機能を使用 している状態では信号 S P E Cは " 1 " であ る。 そ して、 この信号 S P E Cは、 上記く A 1 2〉および < A 1 3 >と同様に三値制御入力としてチップ外部から入力 させてもよく、 あるいは前記不良番地記憶回路 25にヒユー ズ♦ データと して予め記憶させるようにしてもよい。
また、 F I .( I = 0〜3) は前記不良番地記憶回路 25の 出力であり、 A 0〜 A 3はカラムア ドレス信号であり、 これ ら信号は対応する回路に応じて反転された信号が入力される。 例えば、 図示しない h 1を出力するためのテス ト回路 61に はヒューズ · データに基づく信号として Z F 0と F 1が入力 され、 カラムデコー ド回路 62にはカラムア ドレス信号とし て ZA 0、 A 1が入力される。 なお、 上記ヒユーズ · データ に基づく信号は例えば、 それぞれ対応するヒユーズが切断さ れている場合には " 1 " である。
上記各テス ト回路 6 1は次のように構成されている。 すな わち、 ヒューズ♦ データに基づく信号 F 0 (もしく はその反 転信号） と F 1 (もしく はその反転信号） が NAN Dゲー ト 7 1に入力され、 この NANDゲー ト 7 1の出力はイクスク ルーシブ N ORゲー ト 72に入力される。 また、 上記イクス クルーシブ N 0 Rゲ一 ト 72には信号く A 1 3 >が入力され る。 また、 上記信号く A 1 2 >、 く A 1 3 >が O Rゲー ト 7 3に入力される。 そ して、 上記イ ク スクルーシブ N OR ゲー ト 7 2の出力及び O Rゲー ト 7 3の出力は、 前記信号 S P E Cと共に NANDゲー ト 74に入力される。
- 方、 前記各カラムデコー ド回路 62はそれぞれ ANDゲ 一 ト 7 5で構成されており、 この ANDゲー ト 75にはカラ ムァ ドレス信号 A 0 (もしく はその反転信号） 、 A 1 (もし く はその反転信号） 及び上記各テス ト回路 6 1の出力が入力 される。
上記各テス ト回路 63は次のように楕成されている。 すな わち、 ヒューズ · データに基づく信号 F 2 (もしく はその反 転信号） と F 3 (も し く はその反転信号） が NA N Dゲ一 ト 7 6に入力され、 この N A N Dゲー ト 76の出力は O R ゲー ト 7 7に入力される。 また、 前記信号 S P E Cはイ ン バータ 7 8を介して上記 O Rゲー ト 7 7に入力される。 信 号 S P E Cは 0 Rゲー ト 7 9に も入力される。 さ らに信号 く A 1 3 >がィ ンバータ 80を介して上記 ORゲー ト 77及 び 79に入力される。 上記両 ORゲー ト 77及び 79の出力 は ANDゲー ト 81に入力される。
—方、 前記各カラムデコー ド回路 64はそれぞれ ANDゲ — ト 82で構成されており、 この ANDゲー ト 82にはカラ ムァ ドレス信号 A 2 (もしく はその反転信号） 、 A 3 (もし く はその反転信号） 及び上記各テス ト回路 63の出力が入力 される。
従って、 ヒューズ · データに基づく信号 F 0、 F 1 (もし く はこられの反転信号） が入力する N ANDゲー ト 7 1の出 力またはヒューズ · データに基づく信号 F 2、 F 3 (もしく はこられの反転信号） が入力する N ANDゲー ト 76の出力 力《 " 0 " の状態は、 そのヒューズ · データに対応するカラム デコー ド出力 h i ( i - 0〜3) または d i ( i = 0〜3) に不良があることを意味する。
まず、 1 回目のテス ト入力は、 く A 1 2 > = " 1 " 、 < A 1 3 > = "0" となるような入力信号を与えることで可 能となる。 この時、 カラムデコー ド出力 d iは全て " 1" に なり、 カラムデコー ド出力 h i は、 NANDゲー ト 7 1の出 力が "0" の場合 （不良があるビッ ト線に対応する場合） に "0" 、 " 1" の場合 （不良がないビッ ト線に対応する場合） に " 1 " になり、 前記したようなカラムデコー ド出力条件で ある d C！〜 d 3、 h l〜h 3 = " 1" 、 h 0 = "0" を満足 する。
2回目のテス ト入力は、 く A 1 2 > = "1" 、 < A 1 3 > = " 1 " となるような入力信号を与えることで可能である。 この時、 カラムデコー ド出力 d i は、 NANDゲー ト 76の 出力が "0" の場合 （不良ビッ ト線に対応する場合） に "0" 、 " 1 " の場合 （正常ビッ ト線に対応する場合） に "1 " に なり、 カラムデコー ド出力 h i は、 NANDゲー ト 7 1の出 力力く "0" の場合 （不良ビッ ト線に対応する場合） に " 1 " 、
" 1 " の場合 （正常ビッ ト線に対応する場合） に "0" にな り、 前記したようなカラムデコー ド出力条件である d 0、 h i〜！ ι 3 = " 0 " 、 d l〜d 3、 h 0 = " 1 " を満足する。 なお、 第 1 0図及び第 1 1図のようなテス ト回路及び力 ラムデコー ド回路を有する制御回路 26を使用すれば、 リ ダンダンシー機能を使用していない状態 （信号 S P E Cが
" 0 " ) 、 すなわちヒューズを切断していない状態では、 力 ラムデコー ド出力 h i は常に "1 " であり、 カラムデコー ド 出力 d i は三値制御検出信号く A 1 3〉で制御することがで き、 不良ビッ ト線を含む d i のみス ト レス電位を印加しない こともできる。
次に、 不良のある ビッ ト線が数本固まつて発生している時 などに有効である第 5の実施例と して、 不良のある ビッ ト線 を含むブロ ッ クを除く正常なビッ ト線のみのプロッ クにス ト レス電位を印加するように構成された回路例を第 14図に示 している。
第 14図の実施例回路において、 S 0〜S 3は書込みデー タ S D iが与えられる書込み用 トランジスタであり、 その他 は第 9図中と同じであるので第 9図中と同じ符号を付してい る o
この回路は、 カラムデコー ド出力 d i により選択されるビ ッ ト線群をプロッ ク単位で取り扱うので、 カラムデコー ド出 力 h i は考慮する必要がない。 不良ビッ ト線が存在するプロ ッ クは、 リダンダンシ一ブロックによって救済される。
この第 5の実施例回路を前記第 9図の第 4の実施例回路と 比較してみると、 カラムデコー ド出力 d i が書込みデータ S D i に置き換えられ、 カラムデコー ド出力 h iがカラムデ コー ド出力 d i に置き換えられただけである。
上記したような考え方は、 複数本の不良が存在した場合に も拡張可能である。
次に、 不良のあるビッ ト線が 2本の場合を考える。 この場 合、 2本の不良ビッ ト線の位置によって場合分けをして考え o
( a ) 同じブロッ クに存在する場合。
( b ) ブロッ クは異なるが、 同じカラムデコー ド出力 h i により選択される場合。
( c ) ブロッ クが異なり、 かつ、 異なるカラムデコー ド出 力 h i により選択される場合。
上記 （ c ) の場合に有効である第 6の実施例の回路例を第 1 5図に示している。
第 1 5図の実施例回路において、 第 9図中と同じ部分には 第 9図中と同じ符号を付している。 この回路は、 不良ビッ ト 線に対応するカラムデコー ド出力 （ d i、 h i ) に対して 1 回目は " 0 " 、 " 1 " (または " 1 " 、 " 0 " ) の信号を入 力し、 2回目は " 1 " 、 " 0 " (または " 0 " 、 " 1 " ) の 信号を入力してやれば、 不良ビッ ト線にス ト レス電圧を印加 することなく 、 正常ビッ ト線のス ト レス試験を行う ことがで きる。 この場合、 2本のカラム リダンダンシ一のデータをも とに、 同一アルゴリズムで信号を入力することが出来、 しか も、 2回の試験で済む。 また、 前記 （ a ) 、 （ b ) の場合も 同様にしてス ト レス試験を行う ことができる。 また、 テス ト モー ドの設定は、 不良ビッ ト線 1本の場合を拡張して考える ことができる。
また、 上記実施例ではチップ内の各セルプロッ クで救済さ れる ビッ ト線の位置は皆同じであつたが、 各ブロック毎に独 立にリダンダンシ一で救済されるビッ ト線の位置を変えるこ とが出来るようにすると、 ランダムに発生する不良の救済率 を向上させることが出来る。 この方法を前記第 4の実施例回 路あるいは第 5の実施例回路と組み合わせれば、 各ブロッ ク 毎に独立にス ト レス電位を印加することができる。 産業上の利用可能性
上述したように本発明によれば、 E P R 0 Mのメモリセル の ドレイ ン側のデータ保持信頼性チヱックのス ト レス試験に 際して、 あるビッ ト線に不良が存在しても、 それ以外の正常 なビッ ト線、 または、 そのビッ ト不良を含むブロッ ク以外の 正常なビッ ト線には、 正規のス ト レス電位が印加され、 正し く信頼性のチヱ ッ クを行う ことのできる半導体メモリを実現 することができる。 即ち、 半導体プロセス技術の進歩により、 半導体集積回路 の集積度はますます高く なり、 この微細化に伴って配線関連 の不良が增加している。 本発明で扱つている接地電位への電 流リークパスがあるような不良ビッ ト線が存在する場合、 従 来は、 ドレイ ンス ト レス試験を行っても十分なス ドレス電位 を印加することが出来ない正常ビッ ト線が出てく るため、 そ のようなチップは不良品として扱われていた。 このような不 良は、 ビッ ト線不良の半数を数えているので、 この不良を救 済することは非常に重要となる。 そこで、 本発明で提案した、 不良ビッ ト線にはス ト レス電位を印加することなく、 それ以 外の正常なビッ ト線にはス ト レス電位を印加することができ、 または、 不良ビッ ト線を含むプロッ クにス ト レス電位を印加 することなく、 それ以外の正常なピッ ト線にス ト レス電位を 印加することができるため、 接地電位への電流リークパスが あるような不良ビッ ト線が存在しても救済することが可能と なった。 また、 チップ内を分割して、 独立にリダンダンシー の救済位置を変えることにより、 これまではランダムに発生 する不良に対処できなかったことを補う ことが出来るように なった。
さらに本発明によれば、 D R A Mのバーンィ ン試験に際し て、 あるワー ド線に不良が存在しても、 それ以外の正常なヮ 一ド線には正規の高電位が印加され、 正しくバーンィ ン試験 を行う ことのできる半導体メモリを実現することができる。

Claims

請求の範囲
1 . 複数の第 1の配線と複数の第 2の配線との各交点の それぞれにメモ リ セルが配置されたメモリセルアレイ と、 前記複数の第 2の配線に接続され、 前記複数の第 2の配線 を選択する選択手段と、
前記選択手段を介して前記複数の第 2の配線に接続され、 前記複数の第 2の配線に所定の電位を与える電位供給手段と. 前記第 2の配線に不良があるときに、 この不良の第 2の配 線に置き換えて使用される少なく とも 1つのリダンダンシ一 配線と、
前記リダンダンシー配線を使用するときに、 前記リダンダ ンシ一配線を選択するためのリ ダンダンシー選択手段と、 前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を前記第 2の配線と置き換えるための番地を記億 する不良番地記憶手段と、
前記複数の第 2の配線を前記選択手段により選択するとき に、 前記不良番地記憶手段で番地が記憶された前記第 2の配 線を除く前記第 2の配線を選択するように前記選択手段を制 御する制御手段と
を具備した半導体メモリ。
2 . 第 1の配線と、
前記第 1の配線の信号で駆動される複数のメモ リセルと、 前記複数のメモ リセルのそれぞれに対応して接続される複 数の第 2の配線と、 前記複数の第 2の配線に所定の電位を供給するために前記 複数の第 2の配線に共通に接続された電位供給手段と、
前記第 2の配線に不良があるときに前記電位供給手段から の電位を供給をこの不良の前記第 2の配線には行わないよう に前記電位供給手段を制御する制御手段と
を具備した半導体メモリ。
3 . 複数の第 1の配線と複数の第 2の配線との各交点の それぞれにメモリセルが配置されたメモリセルァレイと、 複数の前記第 2の配線に接続され、 前記第 2の配線を選択 する選択手段と、
前記選択手段を介して前記複数の第 2の配線に接続され、 前記複数の第 2の配線に所定の電位を与える電位供給手段と、 前記第 2の配線に不良があるときに、 この不良の第 2の配 線に置き換えて使用される少なく とも 1つのリダンダンシー 配線と、
前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を選択するためのリ ダンダンシー選択手段と、 前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を前記第 2の配線と置き換えるための番地を記憶 する不良番地記憶手段と、
前記複数の第 2の配線を前記選択手段により並列的に選択 するときに、 前記不良番地記憶手段で番地が記憶された前記 不良の第 2の配線を除く残り全ての前記第 2の配線を選択す るように前記選択手段を制御する制御手段と
を具備した半導体メモリ。
4 . 請求項 1乃至 3のいずれかにおいて、 前記制御手段 は、 一つの動作モー ドにおいて前記不良番地記憶手段で番地 が記憶された前記第 2の配線を除く前記第 2の配線を選択す るように前記選択手段を制御するものである半導体メモリ。
5 . 請求項 4において、 前記一つの動作モー ドが、 通常 のデータ読み出し以外のテス トモ一ドである半導体メモリ。
6 . 請求項 1乃至 5のいずれかにおいて、 前記複数の第 2の配線のそれぞれがビッ ト線である半導体メモリ。
7 . 請求項 1乃至 5のいずれかにおいて、 前記メモリセ ルが、 ソース領域及びドレイ ン領域と、 ソース領域と ドレイ ン領域の間に存在するチャネル領域上に形成されたフローテ イ ングゲー トと、 前記フ口一ティ ングゲ一 トの上に形成され たコン トロールゲー トとを有し、 前記フローティ ングゲ一ト に蓄えられる電荷の量によりデータを記億するメモリセルで ある半導体メモリ。
8 . 複数の第 1の配線と複数の第 2の配線との各交点の それぞれにメモリセルが配置されたメモリセルアレイ と、 前記複数の第 2の配線に接続され、 前記複数の第 2の配線 を選択する選択手段と、
前記選択手段を介して前記第 2の配線に接続され、 前記複 数の第 2の配線に所定の電位を与える電位供給手段と、
前記第 2の配線に不良があるときに、 この不良の第 2の配 線に置き換えて使用される少なく と も 1つのリダンダンシー 配線と、
前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を選択するための リダンダンシー選択手段と、 前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を前記第 2の配線と置き換えるための不良番地 ίΙ 定信号に基づいて、 前記第 2の配線を前記選択手段により選 択するときに、 前記不良番地指定信号で指定された前記第 2 の配線を除く前記第 2の配線を選択するように前記選択手段 を制御する制御手段と
を具備した半導体メモリ。
9 . 請求項 8において、 前記制御手段は、 一つの動作モ 一ドにおいて前記不良番地指定信号で指定された前記第 2の 配線を除く前記第 2の配線を選択するように前記選択手段を 制御するものである半導体メモリ。
1 0 . 請求項 9において、 前記一つの動作モー ドが、 通 常のデータ読み出し以外のテス トモ一ドである半導体メモリ <
1 1 . 請求項 8乃至 1 0のいずれかにおいて、 前記複数 の第 2の配線のそれぞれがビッ ト線である半導体メモリ。
1 2 . 請求項 8乃至 1 0のいずれかにおいて、 前記メモ リセルが、 ソース領域及びドレイ ン領域と、 ソース領域と ド レイ ン領域の間に存在するチヤネル領域上に形成されたフ口 一ティ ングゲー トと、 前記フローティ ングゲ一トの上に形成 されたコ ン ト ロールゲー トとを有し、 前記フローティ ングゲ ー トに蓄えられる電荷の量によりデータを記憶するメモリセ ルである半導体メモリ。
1 3 . ソース領域と、 ドレイ ン領域と、 前記ソース領域 と前記ドレイ ン領域との間に存在するチャネル領域上に形成 されたフローティ ングゲー ト と、 前記フローティ ングゲー ト の上に形成されたコ ン ト ロールゲー トとを有し、 前記フ口一 ティ ングゲ一 卜に蓄えられる電荷の量によりデータを記億す るメ モ リセルと、
前記メモリセルが複数設けられ、 前記複数の各メモリセル を複数のヮ一 ド線と複数のビッ ト線の各交点にそれぞれ配置 したメモリセルアレイと、
前記複数のビッ ト線に接続され、 前記複数のビッ ト線を選 択するビッ ト線選択手段と、
前記ビッ ト線選択手段を介して前記複数のビッ ト線に接銃 され、 前記複数のビッ ト線に所定の電位を与える電位供給手 段と、
前記複数のビッ ト線に不良があるときに、 その不良のビッ ト線に置き換えて使用される少なく とも 1つのリダンダンシ 一配線と、
前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を選択するための リダンダンシ一選択手段と、 前記リダンダンシー配線を使用するときに、 前記リダンダ ンシー配線を前記ビッ ト線と置き換えるための番地を記憶す る不良番地記憶手段と、
通常のデータ読み出し以外のテス トモ一ドにおいて、 前記 複数のビッ ト線を前記ビッ ト線選択手段により並列的に選択 するときに、 前記不良番地記憶手段で番地が記憶された前記 不良のビッ ト線を除く残り全ての前記ビッ ト線を選択するよ うに前記ビッ ト線選択手段を制御する制御手段と を具備した半導体メモリ。
1 4 . ワー ド線と、
ソース領域と、 ドレイ ン領域と、 前記ソース領域と前記ド レイ ン領域との間に存在するチャネル領域上に形成されたフ ローティ ングゲー トと、 前記フローティ ングゲー トの上に形 成されたコン トロールゲー トとそれぞれを有し、 前記フロー ティ ングゲ一トに蓄えられる電荷の量によりデータを記憶し、 前記ヮー ド線の信号で駆動される複数のメモリセルと、
前記複数のメモリセルのそれぞれに対応して接続された複 数のビッ ト線と、
前記複数のビッ ト線に所定の電位を供給するために前記複 数のビッ ト線に共通に接続された電位供給手段と、
通常のデータ読み出し以外のテス トモー ドにおいて、 前記 ビッ ト線に不良があるときに、 前記電位供給手段からの電位 の供給を不良のビッ ト線には行わないように前記電位供給手 段を制御する制御手段と
を具備した半導体メ モリ。
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