JP2001357699A - 不揮発性半導体記憶装置およびそのテスト方法 - Google Patents
不揮発性半導体記憶装置およびそのテスト方法Info
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Abstract
ないようにテストを行う。 【解決手段】 ACT型フラッシュメモリのブロックデ
コーダ部37を構成する個々のブロックデコーダに制御
信号MBPRGを入力する。そして、上記制御信号MBPRGのレ
ベルを「H」にしてアドレス信号a5〜a13の内容に拘ら
ず全てのブロックを選択し、全ブロック内から1本のワ
ード線WLをアドレスa0〜a4によって選択するように
する。こうして、セレクトトランジスタによって電気的
に分離されている各ブロック毎に1本のワード線WLを
選択し、ブロック数と同数本のワード線WLに対して同
時にテスト時の書き込み電圧を印加することによって、
テスト時の書き込みが行われたメモリセル内に負の閾値
電圧を有するメモリセルがあっても、他のメモリセルの
テストに悪影響を及ぼさないようにする。
Description
揮発性半導体記憶装置およびその書き込みテスト方法に
関する。
フラッシュメモリとして、例えばIEDMTechnica1 Diges
t,pp269‐270,1995「A New cell Structure for Subq
uarterMicron High Density Flash Memory」や、電気情
報通信学会信学技報、ICD 97‐21,P37,1997「ACT
型フラッシュメモリのセンス方式の検討」において発表
されたACT(Asymmetrical Contactless Transistor)
型フラッシュメモリが挙げられる。
み(プログラム)/消去(イレース)の動作にFN(ファウラ
ー−ノルドハイム)トンネル現象を用いており、データ
ストレージ型として利用されると予想される。図8は、
上記ACT型フラッシュメモリのブロック図である。以
下、図8に従って、上記ACT型フラッシュメモリにつ
いて説明する。
に配列した図8において、MBLはメタル層で形成され
たメインビット線であり、SBLは拡散層で形成された
サブビット線であり、WLはワード線であり、SGはセ
レクトゲート選択信号線である。また、■印はメタル‐
拡散間コンタクトを表し、●印は拡散層接続を表す。
リは、上述のごとく書き込みおよび消去にFNトンネル
現象を用い、アレイ構成は同一ビット線を2つのメモリ
セルで共有する仮想接地アレイ機構をとっている。この
ように、ACT型フラッシュメモリは、2つのビット線
MBL,SBLを各メモリセルで共有し、且つ、ビット
線の一部を拡散層で形成することでコンタクト数を減少
させており、アレイ面積を著しく減少させて高集積化を
可能にしている。
メモリにおける読み出し動作/書き込み動作/消去動作時
の電圧印加状態を示す。以下、図9〜図11に従ってA
CT型フラッシュメモリの読み出し動作/書き込み動作/
消去動作について詳細に説明する。
に、隣接する3本のメインビット線MBL0,MBL1,M
BL2に0Vを印加する。メインビット線MBL2にさら
に隣接する2本のメインビット線MBL3,MBL4を1
Vにプリチャージした後にフローティング状態にする。
メインビット線MBL4にさらに隣接する1本のメイン
ビット線MBL5には1Vを印加する。メインビット線
MBL5にさらに隣接する2本のメインビット線MBL
6,MBL7を1Vにプリチャージした後にフローティン
グ状態にする。そして、メインビット線MBL8以降
は、メインビット線MBL0〜MBL7の8本のメインビ
ット線MBLに対する電圧印加パターンを繰り返すので
ある。
ACT型フラッシュメモリセル1,1のソース‐ドレイ
ン間には1Vの電位差が生じる。したがって、ACT型
フラッシュメモリセル1,1の閾値電圧がワード線WL0
の電圧(3V)より低ければ、セル電流が流れるためドレ
イン電圧が低下する。一方、ACT型フラッシュメモリ
セル1,1の閾値電圧がワード線WL0の電圧(3V)より
高ければ、セル電流が流れないためドレイン電圧は低下
しない。そこで、セレクトゲート選択信号線SGに3V
を印加して、上記ドレイン電圧の差をメインビット線M
BL3,MBL7を介してセンスアンプ(図示せず)によっ
てセンスすることによって、ACT型フラッシュメモリ
セル1,1の書き込み情報を読み出すのである。
ように、ワード線WL0に負の電圧−8Vを印加した状
態で、書き込みを行うACT型フラッシュメモリセル
2,2のサブビット線(拡散ビット線)SBL2,SBL5の
うち、n+側に高電圧5Vを印加するのである。その場
合、ACT型フラッシュメモリセル2,2のフローティ
ングゲートからサブビット線SBL2,SBL5に、FN
トンネル現象によって電子が引き抜かれることになり、
ACT型フラッシュメモリセル2,2の閾値電圧は低下
するのである。一般的には、書き込み動作によって、A
CT型フラッシュメモリセル2,2の閾値電圧は1V〜
2V程度に制御される。
に、上記セレクトゲート選択信号線SGによって区切ら
れた消去の対象となる1ブロック内におけるワード線W
L0〜WL31に高電圧10Vを印加した状態で、サブビ
ット線SBLに−8Vを印加すると共に、ACT型フラ
ッシュメモリセルの基板に−8Vを印加する。この場
合、消去の対象となる1ブロック内における各ACT型
フラッシュメモリセルにおける基板(チャネル領域)から
フローティングゲート方向に、FNトンネル現象によっ
て電子が注入されることになり、各ACT型フラッシュ
メモリセルの閾値電圧は上昇する。一般的には、消去動
作によって、各ACT型フラッシュメモリセルの閾値電
圧は4V〜6V程度に制御される。
択信号線SG0,SG0に0Vが印加され、セレクトゲー
ト選択信号線SG1,SG1に−8Vが印加されて、セレ
クトゲート選択信号線SG0,SG0にゲートが接続され
ているセレクトトランジスタ3,4がオンしている。し
たがって、ブロック0が選択されて、ブロック0内の全
ACT型フラッシュメモリセルが一括して消去されるの
である。その場合、非選択状態のブロック1内の全AC
T型フラッシュメモリセルは、ソース,ドレインはハイ
インピーダンス状態となるため、消去されない。
ロウデコーダ回路として、図12に示すようなものがあ
る。このロウデコーダ回路11は、各種電圧をワード線
WLに出力するドライバ部12,制御電圧回路部13,選
択電圧回路部14,非選択電圧回路部15,プレデコーダ
部16およびブロックデコーダ部17から概略構成され
る。
構成する制御電圧回路0の回路図を示す。この制御電圧
回路は、ローデコーダ11のドライバ部12を構成する
PチャネルMOS(金属酸化膜半導体)トランジスタおよ
びNチャネルMOSトランジスタを開閉する制御信号を
出力する回路である。そして、入力信号pre0(プレデコ
ーダ0の出力信号)を入力することによって出力信号hrd
a0およびhrdab0を生成する。入力信号pre0以外の入力信
号および電源は各制御電圧回路で共通である。
を構成する選択電圧回路0の回路図を示す。この選択電
圧回路は、選択されたワード線WLへドライバ部12を
介して印加する印加電圧を出力するものである。そし
て、入力信号sel0(ブロックデコーダ0の出力信号)を入
力することによって出力信号hhvx0を生成する。入力信
号sel0以外の入力信号および電源は各選択電圧回路で共
通である。
5を構成する非選択電圧回路0の回路図を示す。この非
選択電圧回路は、非選択ワード線WLへドライバ部12
を介して印加する印加電圧を出力するものである。そし
て、入力信号sel0(ブロックデコーダ0の出力信号)を入
力することによって出力信号hnn0を生成する。入力信号
sel0以外の入力信号および電源は各非選択電圧回路で共
通である。
を構成するプレデコーダ0の回路図を示す。また、図1
7に、ブロックデコーダ部17を構成するブロックデコ
ーダ0の回路図を示す。
コード方法について、図12に従って説明する。先ず、
アドレス信号a5〜a13によって、512ブロックのう
ちの1ブロック(32本のワード線WLを含む)が選択さ
れる。そして、ドライバ部12の選択ブロックには、選
択電圧回路部14の選択電圧回路によって書き込み電圧
hhvxが供給される一方、非選択電圧回路部15の非選択
電圧回路によって0Vが供給される。これに対して、ド
ライバ部12の非選択ブロックには、選択電圧回路部1
4の選択電圧回路および非選択電圧回路部15の非選択
電圧回路によって、0Vが供給される。
のワード線WLにおいて、アドレス信号a0〜a4をプレ
デコーダ部16でデコードした結果選択された制御電圧
回路部13の1つの制御電圧回路からの選択信号hrda,h
rdabによって、1本のワード線WLのみに書き込み電圧
が印加される。一方、同じ選択ブロックにおける残りの
ワード線WLには、非選択電圧回路部15の非選択電圧
回路よって供給される0Vが印加される。
ーダ部16のプレデコーダによる選択/非選択に関わら
ず、上記選択電圧回路および非選択電圧回路によって0
Vが供給されているので、全てのワード線WLには0V
が印加されることになる。
記憶装置のテスト時間短縮方法として、特開平11‐2
24492号公報や特開平11‐162199号公報に
開示された方法がある。前者においては、複数のブロッ
クを同時に選択することによって、複数ブロック内のメ
モリセルのデータを同時に消去,書き込みおよびテスト
するようにしている。また、後者においては、2n(nは
正の整数)本のワード線を同時駆動する信号群によっ
て、複数のワード線を同時にイネーブルするようにして
いる。
来の浮遊ゲート型不揮発性半導体記憶装置の書き込みテ
スト方法には、以下のような問題がある。すなわち、図
8に示すようなACT型フラッシュメモリにおいては、
図18に示すように、選択ブロック内に閾値電圧が負
(Vt<0V)であるメモリセルが1つでも存在すると、
そのメモリセルM0はワード線WL0の電圧が0Vであっ
てもオンすることになる。そのために、そのメモリセル
M0とサブビット線SBL1,SBL2を共有するメモリセ
ルM1〜メモリセルM63の閾値電圧を測定することはで
きないのである。
先ず、書き込みテストにおける書き込み動作について簡
単に述べる。ここで、メモリセルM0を選択して書き込
みを行うものとする。セレクトゲート選択信号線SG0,
SG0にレベル「H(例えば5V)」の電圧を印加してセレ
クトトランジスタ21,22をオンする。そして、メモ
リセルM0のコントロールゲートが接続されているワー
ド線WL0に負の高電圧(例えば−8V)を印加し、ドレ
イン側に接続されているメインビット線MBL2には正
電圧(例えば5V)を印加し、ソース側に接続されている
メインビット線MBL1はフローティング状態(ハイイン
ピーダンス状態)にする。
ドレイン側に接続されているメインビット線MBLはフ
ローティング状態にしておく。また、基板(もしくはp
‐ウェル)は基準電圧(例えば0V)にしておく。尚、選
択されないメモリセルMのコントロールゲートに接続さ
れているワード線WL1〜WL63には0Vを印加してお
く。
0のドレイン側とフローティングゲートとの間にFNト
ンネル現象が発生して、フローティングゲートからトン
ネル酸化膜を介してドレイン側に電子が引き抜かれ、結
果としてメモリセルM0の閾値電圧が低下する。こうし
て、メモリセルM0は書き込み状態(閾値電圧が2V以
下)となる。このような書き込み動作を各メモリセルM
に対して順次行うことによって書き込みが行われるので
ある。
うな書き込み動作を行った後に読み出し動作を行い、書
き込まれたメモリセルM0の閾値電圧を測定する。そし
て、閾値電圧が所定の電圧値以上であれば、更にメモリ
セルM0に対して書き込み動作を行うのである。ところ
が、メモリセルMによっては、特性のバラツキによって
非常に早く閾値電圧が低下するものが存在する。そし
て、そのために、閾値電圧測定時には、既に当該書き込
み状態のメモリセルMの閾値電圧は0V以下になってい
る場合がある。
Mの閾値電圧が所定電圧値以上であったため、再度書き
込み動作を行った場合、当該メモリセルMの閾値電圧が
0V以下になってしまう場合もある。
(例えば、電源電圧が3Vや1.8V等)が進んでくる
と、書き込み状態の閾値電圧も低下させる必要がある。
そのために、これまでは発生しなかった上述のような事
態が問題となってくる。
閾値電圧が0V以下になった場合には、メモリセルM0
以外のメモリセルMをテストする場合に次のような不具
合が生ずるのである。以下、メモリセルMのテスト動作
(読み出し動作)について説明する。ここでは、図18に
おいて、メモリセルM1を選択してテストを行うものと
する。
0にレベル「H(例えば3V)」の電圧を印加して上記セレ
クトトランジスタ21,22をオンする。そして、メモ
リセルM1のコントロールゲートが接続されているワー
ド線WL1に3Vを印加する。一方、非選択のワード線
WL0,WL2〜WL63には0Vを印加する。更に、メモ
リセルM1のソース側に接続されているメインビット線
MBL1には基準電圧(例えば0V)を印加し、ドレイン
側に接続されているメインビット線MBL2にはプリチ
ャージ電圧1Vを印加する。また、基板(またはp‐ウ
ェル)は基準電圧(例えば0V)にしておく。
消去状態であれば、閾値電圧が4V以上であるためセル
電流は流れない。したがつて、メインビット線MBL2
にプリチャージされた電圧1Vは維持される。一方、メ
モリセルM1が書き込み状態であれば、閾値電圧は2V
以下であるためセル電流が流れる。したがって、メイン
ビット線MBL2にプリチャージされた電圧1Vは低下
し、0Vになる。そして、このプリチャージ電圧を、メ
インビット線MBLの先に接続されているセンスアンプ
(図示せず)によってセンスすることによって、メモリセ
ルM1の状態を判定するのである。
M0が過剰に書き込まれた状態(閾値電圧が負:オーバ
ープログラム状態)であるとすると、ワード線WL0を非
選択状態にするために0Vを印加すると、メモリセルM
0にセル電流が流れることになる。したがって、メイン
ビット線MBL2でプリチャージ電圧の推移を判定する
と、テスト対象メモリセルM1の状態に関わらず、メイ
ンビット線MBL2のプリチャージ電圧は低下すること
になる。そのために、メモリセルM1の状態判定が正し
くできないことになる。同じことが、メインビット線M
BL2にドレイン側が接続されているメモリセルM2〜M
63においても発生する。
号公報においては、任意のブロック内に対して同時にテ
スト動作(読み出し動作)を行うため、閾値電圧が負とな
ったメモリセルが一つでも存在する場合は、上述のごと
く、そのメモリセルM0とサブビット線SBL1,SBL2
を共有するメモリセルM1〜M63の閾値電圧を測定する
ことができず、結果として書き込みテストが正常に実行
されないという問題がある。
報においては、2n本のワード線を同時に選択してテス
ト動作(読み出し動作)を行うため、同一ブロック内で複
数のワード線が選択された場合には、閾値電圧が負とな
ったメモリセルが一つでも存在する場合は、同様に正常
にテストを実行することができないのである。
同時選択と奇数または偶数番目のワード線を同時選択す
るストライプパターン選択とを切り換え可能なように、
「論理ゲート」が付加されてはいる。ところが、オアゲー
トであるため、テスト信号が入力されたワード線は選択
されることになり、同一ブロック内で複数のワード線が
選択される。したがって、正常に書き込みが行われたメ
モリセルのみのワード線と正常に書き込みが行われない
メモリセルを含むワード線とが同一ブロック内に混在し
ている場合は、正常に書き込みが行われないメモリセル
に対して再度書き込みを行う際に、正常に書き込みが行
われたメモリセルにも再度書き込み電圧が印加されるこ
とになる。その結果、正常に書き込みが行われたメモリ
セルに対しては、不用な書き込み電圧が印加されという
問題もある。
内で複数のワード線が選択されないようにして書き込み
テストを行うことができる不揮発性半導体記憶装置、及
び、そのテスト方法を提供することにある。
め、第1の発明は、制御ゲート,浮遊ゲート,ドレインお
よびソースを有して電気的に情報の書き込みおよび消去
が可能な浮遊ゲート電界効果トランジスタが基板あるい
はウェル上にマトリクス状に配置され,行方向に配置さ
れた各浮遊ゲート電界効果トランジスタの制御ゲートに
接続された複数の行線を有する不揮発性半導体記憶装置
であって、上記行線を所定本数毎に分割してブロック化
すると共に,各ブロック内において列方向に配置された
各浮遊ゲート電界効果トランジスタのドレインおよびソ
ースに接続された複数の第1列線と全ブロックに共通に
配列された第2列線とを接続するブロックスイッチング
手段と、上記複数のブロックのうちの何れかを選択する
ブロック選択手段と、上記選択ブロック内における複数
本の行線のうちの何れか1本を選択する行線選択手段
と、上記ブロック選択手段に設けられて,第1制御信号
に基づいて総てのブロックを選択する全ブロック選択手
段を備えたことを特徴としている。
際して、ブロック選択手段の全ブロック選択手段によっ
て総てのブロックが選択されると共に、行線選択手段に
よって全ブロック内における1本の行線が選択されて、
全ブロックから1本ずつ選択された行線に同時に書き込
み電圧が印加される。そして、閾値電圧の測定に際して
は、ブロックスイッチング手段がオフされて非測定ブロ
ックが測定ブロックから電気的に分離される。したがっ
て、あるブロックに閾値電圧が負の浮遊ゲート電界効果
トランジスタが存在しても、当該浮遊ゲート電界効果ト
ランジスタが他のブロックの浮遊ゲート電界効果トラン
ジスタの測定時に及ぼす悪影響が排除される。
憶装置は、上記ブロック選択手段に設けられて、第2制
御信号に基づいて、アドレス信号によって現在選択され
ているブロックに対する以後の選択動作を阻止する選択
阻止手段を備えることが望ましい。
電圧の測定に際して、アドレス信号によって現在選択さ
れているブロックの選択行に接続された総ての浮遊ゲー
ト電界効果トランジスタの閾値電圧が正常である場合に
は、選択阻止手段によって、当該選択ブロックに対する
以後の選択動作が阻止される。こうして、他のブロック
の浮遊ゲート電界効果トランジスタに対して再度書き込
みが行われる際に、当該ブロック内に在る閾値電圧が正
常な浮遊ゲート電界効果トランジスタに対する過剰スト
レスの印加が防止される。
憶装置は、上記ブロック選択手段に設けられて、第3制
御信号に基づいて、上記全ブロック選択手段による選択
状態を初期状態に戻すリセット手段を備えることが望ま
しい。
つ選択された行線に接続された浮遊ゲート電界効果トラ
ンジスタに関する書き込み,閾値電圧測定および再書き
込みが終了すると、リセット手段によって、上記全ブロ
ック選択手段による選択状態が初期状態に戻される。こ
うして、書き込みテスト終了浮遊ゲート電界効果トラン
ジスタを消去する際等におけるブロック選択が正確に行
われる。
ート,ドレインおよびソースを有して電気的に情報の書
き込みおよび消去が可能な浮遊ゲート電界効果トランジ
スタが基板あるいはウェル上にマトリクス状に配置さ
れ,行方向に配置された各浮遊ゲート電界効果トランジ
スタの制御ゲートに接続された複数の行線と,上記行線
を所定本数毎に分割して成る各ブロック内において列方
向に配置された各浮遊ゲート電界効果トランジスタのド
レインおよびソースに接続された複数の第1列線と全ブ
ロックに共通に配列された第2列線とを接続するブロッ
クスイッチング手段を有する不揮発性半導体記憶装置の
テスト方法であって、書き込みテスト時に、上記ブロッ
クスイッチング手段によって分割された総てのブロック
から1本ずつ上記行線を選択し、この選択された行線に
同時に書き込み電圧を印加することを特徴としている。
全ブロックから1本ずつ選択された行線に同時に書き込
み電圧が印加される。そして、閾値電圧の測定に際して
は、ブロックスイッチング手段がオフされて非測定ブロ
ックが測定ブロックから電気的に分離される。したがっ
て、あるブロックに閾値電圧が負の浮遊ゲート電界効果
トランジスタが存在しても、当該浮遊ゲート電界効果ト
ランジスタが他のブロックの浮遊ゲート電界効果トラン
ジスタの測定時に及ぼす悪影響が排除される。
ート,ドレインおよびソースを有して電気的に情報の書
き込みおよび消去が可能な浮遊ゲート電界効果トランジ
スタが基板あるいはウェル上にマトリクス状に配置さ
れ,行方向に配置された各浮遊ゲート電界効果トランジ
スタの制御ゲートに接続された複数の行線と,上記行線
を所定本数毎に分割して成る各ブロック内において列方
向に配置された各浮遊ゲート電界効果トランジスタのド
レインおよびソースに接続された複数の第1列線と全ブ
ロックに共通に配列された第2列線とを接続するブロッ
クスイッチング手段を有する不揮発性半導体記憶装置の
テスト方法であって、書き込みテスト時に、上記ブロッ
クスイッチング手段によって分割されたブロックのうち
任意のブロックから1本ずつ上記行線を選択し、この選
択された行線に同時に書き込み電圧を印加することを特
徴としている。
任意のブロックから1本ずつ選択された行線に対して同
時に書き込み電圧が印加される。そして、閾値電圧の測
定の際には、ブロックスイッチング手段がオフされて非
測定ブロックが測定ブロックから電気的に分離される。
したがって、あるブロックに閾値電圧が負の浮遊ゲート
電界効果トランジスタが存在しても、当該浮遊ゲート電
界効果トランジスタが他のブロックの浮遊ゲート電界効
果トランジスタの測定時に及ぼす悪影響が排除される。
不揮発性半導体記憶装置のテスト方法は、正常に書き込
みが行われなかった浮遊ゲート電界効果トランジスタに
対して再度書き込み動作を行う際に、正常に書き込みが
行われた浮遊ゲート電界効果トランジスタのみに接続さ
れた行線は選択されないようにすることが望ましい。
れなかった浮遊ゲート電界効果トランジスタに対して再
度書き込み動作を行う際に、正常に書き込みが行われた
浮遊ゲート電界効果トランジスタのみに接続された行線
は選択されない。こうして、上記再度書き込みが行われ
る際に、閾値電圧が正常な浮遊ゲート電界効果トランジ
スタに対する過剰ストレスの印加が防止される。
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された1本の行線に接続された全浮遊ゲート電界
効果トランジスタに対する書き込み,閾値電圧の測定お
よび再書き込みが終了した後に、上記各ブロックの選択
行線に消去電圧を印加することが望ましい。
測定および再書き込みが終了した行線に消去電圧が印加
される。こうして、書き込みテストが終了した浮遊ゲー
ト電界効果トランジスタによる、次に書き込みテストが
行われる浮遊ゲート電界効果トランジスタに対する悪影
響が防止される。
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された1本の行線に接続された全浮遊ゲート電界
効果トランジスタに対する書き込み,閾値電圧の測定お
よび再書き込みが終了した後に、全ブロックの全行線に
消去電圧を印加することが望ましい。
込み,閾値電圧の測定および再書き込みが終了する毎
に、全ブロックの全行線に消去電圧が印加される。こう
して、書き込みテストが終了した浮遊ゲート電界効果ト
ランジスタによる、次に書き込みテストが行われる浮遊
ゲート電界効果トランジスタに対する悪影響が確実に防
止される。
態により詳細に説明する。<第1実施の形態>図1は、
本実施の形態の不揮発性半導体記憶装置に適用されるロ
ウデコーダ回路のブロック図である。先ず、このロウデ
コーダ回路の説明に先立って、このロウデコーダ回路が
適用される不揮発性半導体記憶装置である仮想接地型ア
レイで構成されたACT型フラッシュメモリについて説
明する。図3は、当該ACT型フラッシュメモリにおけ
るアレイ構造を示す。尚、このACT型フラッシュメモ
リのアレイ構造自体は、従来から使用されているもので
ある。
WL(32k+1),…,WL(32k+31)(k=0,1,2,3,…)
単位で、上記ブロックスイッチング手段としてのセレク
トトランジスタTrkによってブロック化(ブロック数:
k)されており、各ブロックはセレクトトランジスタTr
kによって電気的に分離可能になっている。
タTr0のゲート制御信号SG0のレベルを「H」にするこ
とによって、セレクトトランジスタTr0がオン状態とな
り、ブロック0内の全メモリセルMのソース及びドレイ
ンは、サブビット線SBLj(SBL0,SBL1,…)およ
びセレクトトランジスタTr0を介してメインビット線M
BLj(MBL0,MBL1,…)に接続される。
Tr1のゲート制御信号SG1のレベルが「L」であれば、
セレクトトランジスタTr1はオフ状態であるため、ブロ
ック1内の全メモリセルMのソースおよびドレインは、
メインビット線MBLj(MBL0,MBL1,…)と電気的
に切り離された状態となる。尚、他の部分は、従来の技
術で説明した通りであるので、説明を省略する。
ック化されたワード線WLを駆動する回路である。この
ロウデコーダ回路31は、各種電圧をワード線WLに出
力するドライバ部32,制御電圧回路部33,選択電圧回
路部34,非選択電圧回路部35,プレデコーダ部36お
よびブロックデコーダ部37から概略構成される。
デコーダ部37を構成する個々のブロックデコーダに対
して制御信号MBPRGが入力され、上記各ブロックデコー
ダは上記制御信号MBPRGによって動作が制御される構成
になっている点において、図12に示す従来のロウデコ
ーダ回路11とは異なる。尚、ドライバ部32、制御電
圧回路部33を構成する各制御電圧回路、選択電圧回路
部34を構成する各選択電圧回路、非選択電圧回路部3
5を構成する各非選択電圧回路、プレデコーダ部36を
構成する各プレデコーダは、図12に示す従来のロウデ
コーダ回路11の場合と同じ構成を有して同様に機能す
る。
成するブロックデコーダ0の回路図を示す。図2に示す
ように、本実施の形態におけるブロックデコーダ0は、
図17に示す従来のブロックデコーダと同じ回路構成を
有して選択信号を生成する選択信号生成回路41にオア
ゲート42を追加した構成を有している。そして、この
オアゲート42の一方の入力端子には選択信号生成回路
41の出力信号を入力する一方、他方の入力端子には制
御信号MBPRGを入力して、選択電圧回路0および非選択
電圧回路0の入力信号である信号sel0を出力するように
なっている。
においては、上記制御信号MBPRGが全てのブロックデコ
ーダ0〜ブロックデコーダ511に共通に入力されてい
る。したがって、この制御信号MBPRGのレベルを「H」に
することによって、ブロックを選択するためのアドレス
信号a5〜a13の内容に係わらず、総てのブロックを選
択することができるのである。すなわち、本実施の形態
においては、オアゲート42で上記全ブロック選択手段
を構成するのである。
ウデコーダ回路31のメモリセルヘの書き込み動作につ
いて説明する。先ず、図2において、ブロックデコーダ
0の制御信号MBPRGのレベルが「H」になる(尚、通常の書
き込み動作時においては、制御信号MBPRGのレベルは
「L」にする)。これによって、アドレス信号a5〜a13の
内容に係わらず、出力信号se10のレベルは「H」となる。
また、ブロックデコーダ1〜ブロックデコーダ511も
同じ回路構成であり、違いはブロック位置を特定するた
め、例えば/a5のように入力されるアドレス信号が反転
する等、アドレス信号が異なるだけである。そのため
に、共通に入力される制御信号MBPRGのレベルが「H」で
あることから、出力信号se11〜se1511のレベルも同様に
「H」となる。
線を特定するアドレスa0〜a4によって、プレデコーダ
0〜プレデコーダ31のうち何れか一つのプレデコーダ
iの出力信号preiのレベルが「H」(選択)になれば、制
御電圧回路部33,選択電圧回路部34,非選択電圧回路
部35およびドライバ部32の動作によって、512個
のブロックの夫々を構成する32本のワード線のうち該
当する1本のワード線WL(32k+i)が選択される。そし
て、この選択された合計512本のワード線WLに、電
圧−8Vが同時に印加されるのである。これに対して、
上記選択されたワード線WL以外の非選択ワード線WL
には、上記プレデコーダからの出力信号preのレベルが
「L」(非選択)であるために0Vが印加されるのである。
尚、上記制御電圧回路部33を構成する各制御電圧回路
は図13と同じ回路構成を有している。また、選択電圧
回路部34を構成する各選択電圧回路は図14と同じ回
路構成を有している。また、非選択電圧回路部35を構
成する各非選択電圧回路は図15と同じ回路構成を有し
ている。また、プレデコーダ部36を構成する各プレデ
コーダは図16と同じ回路構成を有している。
択されたワード線WLに書き込み電圧を同時に印加する
ことが可能になる。この場合における各ワード線WLの
選択状態を図4に模式的に示す。尚、従来の仮想接地型
アレイで構成されたACT型フラッシュメモリにおいて
は、テスト時の書き込みは、図5に示すように、一端の
ブロック0における一端のワード線WL0から他端のブ
ロック511における他端のワード線WL16383に向っ
て順次選択して行うようにしている。
テスト時の書き込みの際には、総てのブロックから特定
の規則性を持って1本ずつワード線WLが選択される。
例えば、i=0の時、すなわちレベルが「H」になる出力
信号preを出力するプレデコーダの番号iが「0」である
場合は、ブロック0においてはワード線WL0,ブロック
1においてはワード線WL32,…,ブロックkにおいては
ワード線WL32kが選択されて、同時に書き込み電圧が
印加される。また、i=1の時、すなわちpre1のレベル
が「H」の場合は、ワード線WL1(ブロック0),ワード線
WL33(ブロック1),…,ワード線WL(32k+1)(ブロック
k)が選択され、同時に書き込み電圧が印加される。そ
して最後は、i=31の時、すなわちpre31のレベルが
「H」の場合は、ワード線WL31(ブロック0),ワード線
WL63(ブロック1),…,ワード線WL(32k+31)(ブロッ
クk)が選択され、同時に書き込み電圧が印加されるの
である。
ロック内で1本のワード線を選択すれば良いのであっ
て、その選択に必ずしも規則性を有する必要はない。し
かしながら、現実のロウデコーダ回路(ワード線駆動回
路)の回路構成を考慮すると、上述のような規則性を有
するワード線選択の方がロウデコーダ回路の回路構成は
容易になる。
ロックから1本のワード線WLが選択されて各メモリセ
ルに書き込みが行われると、次に、各メモリセルの特性
を判定するために読み出しが以下のようにして行われ
る。すなわち、図1に示すロウデコーダ回路31におい
て、上記制御信号MBPRGのレベルを「L」にする。これに
よって、アドレス信号a5〜a13によって選択された何
れか一つのブロックデコーダの出力信号se1が「H」とな
り、一つのブロックが選択される。一方、アドレスa0
〜a4によって、当該選択ブロック内における上記テス
ト時に書き込み電圧が印加されたワード線WLに該当す
るプレデコーダiの出力信号preiが「H」となり、当該
選択ブロック内の上記テスト時書き込みワード線WLが
選択される。そして、こうして選択された1本のワード
線WLに3Vが印加される。それと同時に、他の非選択
ワード線WLには0Vが印加される。こうして、テスト
時の読み出し動作(メモリセルの閾値電圧を測定してメ
モリセルの書き込み特性判定を行う動作)が行われるの
である。以後、アドレス信号a5〜a13によって選択ブ
ロックを更新して、同様に選択ブロック内のテスト時書
き込みワード線WLに対する読み出し(測定)動作が繰り
返される。
11の間は、図3に示すように、セレクトトランジスタ
Trkによって電気的に分離されているので、負の閾値電
圧を有するメモリセルがあったとしても、ブロックが異
なれば電気的に分離されているため影響を受けることは
ないのである。
電気的に分離されていないので負の閾値電圧を有するメ
モリセルがあると他のメモリセルの書き込み特性判定に
影響を及ぼす。すなわち、選択ブロック内に1ビットで
も負の閾値(Vt<0V)となったメモリセルが存在する
と、当該メモリセルはワード線WLの電圧が0V(非選
択状態)であってもオンするために、当該メモリセルと
サブビット線を共有する他のメモリセルの閾値電圧は測
定することができなくなる(図18参照)。そこで、全ブ
ロックに対して1本のワード線WLの書き込み/読み出
し動作を終了した後、全ワード線WLを一括消去して、
全メモリセルの閾値電圧を正の値(4V以上)にして、次
に行うメモリセルのテストに影響がでないようにする。
もしくは、全ワード線WLではなく、テスト時書き込み
の際のロウデコーダ回路31の動作と同様のロウデコー
ダ回路31の動作によって、テスト時書き込みによって
書き込み電圧が印加されたワード線のみに消去電圧を印
加して、テスト時書き込みによって閾値電圧が低下した
メモリセルを消去状態に戻すことも可能である。
れたメモリセルによる次のメモリセルのテストに影響が
でないようにした後、全ブロックから次のワード線WL
が選択されてテスト時の書き込みが行われるのである。
尚、ブロック内のワード線の選択はアドレスa0〜a4に
よって行われる。
CT型フラッシュメモリのブロックデコーダ部37を構
成する個々のブロックデコーダを、選択信号生成回路
(図17に示す従来のブロックデコーダに相当)41の出
力信号と制御信号MBPRGとを入力するオアゲート42を
設けて信号selを出力するように構成する。そして、テ
スト時の書き込みに際しては、上記制御信号MBPRGのレ
ベルを「H」にして、アドレス信号a5〜a13の内容に拘
らず全てのブロックを選択するようにしている。したが
って、アドレスa0〜a4によって、総てのブロック内の
書き込みワード線WLを特定するこによって、512個
の総てのブロックから1本ずつ合計512本のワード線
WLを選択し、この選択された512本のワード線WL
に電圧−8Vを印加することができる。
によって電気的に分離されている各ブロック毎に、1本
の選択ワード線WLにコントロールゲートが接続された
メモリセルMに対して、同時にテスト時の書き込みが行
われるのである。
を有する64Mビットデバイスの場合には、1ブロック
を32本のワード線WLで構成するとブロック数は51
2であるから、同時に512本のワード線WLに書き込
みを行うことができる。すなわち、テスト時の書き込み
時間を1/512に短縮することができるのである。
れたメモリセル内に負の閾値電圧を有するメモリセルが
あったとしても、同一ブロック内にはテスト時書き込み
が行われた他のメモリセルの行は存在しない。つまり、
負の閾値電圧を有する当該メモリセルの行は他のメモリ
セルの行とはセレクトトランジスタTrkによって電気的
に分離されている。したがって、他のメモリセルの閾値
電圧測定に悪影響を及ぼすことはないのである。
選択されたワード線WLに対するテストが終了すると全
ワード線WLを一括消去するので、今回のテスト時の書
き込みで負の閾値電圧を有する当該メモリセルが生じた
としても、次のテストに悪影響を及ぼすことは無い。
みテストを正常に且つ迅速に行うことができるのであ
る。
における不揮発性半導体記憶装置に適用されるロウデコ
ーダ回路のブロック図である。本実施の形態におけるロ
ウデコーダ回路51の場合においては、図1におけるロ
ウデコーダ回路31の場合と同様に、ブロックデコーダ
部57を構成する個々のブロックデコーダに対して制御
信号MBPRGが入力される。但し、本実施の形態は、制御
信号MBPRGに加えて、さらに制御信号MBRSTと制御信号RS
Tと制御信号MBPRGTSTとが追加入力されることが第1実
施の形態とは異なる点である。尚、ドライバ部52、制
御電圧回路部53を構成する各制御電圧回路、選択電圧
回路部54を構成する各選択電圧回路、非選択電圧回路
部55を構成する各非選択電圧回路、プレデコーダ部5
6を構成する各プレデコーダは、図12に示す従来のロ
ウデコーダ回路11の場合と同じ構成を有して同様に機
能する。
クデコーダ部57を構成するブロックデコーダ0の回路
図である。図7に示すように、本実施の形態におけるブ
ロックデコーダ0は、図17に示す従来のブロックデコ
ーダと同じ回路構成を有して選択信号を生成する選択信
号生成回路61の出力信号と制御信号MBRSTとが入力さ
れるアンドゲート62を有している。そして、アンドゲ
ート62の出力信号がゲートに入力されるトランジスタ
Tr2のドレインと制御信号RSTがゲートに入力されるト
ランジスタTr3のドレインとには、インバータ63の入
力端子とインバータ64の出力端子とが共通に接続され
ている。一方、インバータ63の出力端子とインバータ
64の入力端子とには、制御信号MBPRGがゲートに入力
されるトランジスタTr4のドレインが共通に接続されて
いる。
号が入力されるアンドゲート66を有し、このアンドゲ
ート66の他方の入力端子には、制御信号MBPRGTSTのレ
ベルを反転するインバータ67の出力信号が入力され
る。さらに、トランジスタTr2のドレインに一方の入力
端子が接続されたアンドゲート68を有し、このアンド
ゲート68の他方の入力端子には、上記制御信号MBPRGT
STが入力されている。そして、アンドゲート66からの
出力信号とアンドゲート68からの出力信号とが入力さ
れるオアゲート69を有しており、オアゲート69から
選択電圧回路0および非選択電圧回路0の入力信号であ
る信号sel0を出力するようになっている。
みに際して、制御信号MBPRGTSTのレベルを「H」にする。
尚、この制御信号MBPRGTSTは全ブロックを選択するため
の信号であり、テスト時の読み出しやべりファイ時及び
通常動作時にはレベルを「L」にしておく。上述の状態
で、制御信号MBPRGのレベルが「H」になるとトランジス
タTr4がオンし、二つのインバータ63,64で成るラ
ッチ回路65の出力段であるノードAのレベルが「H」に
ラッチされる(尚、通常の書き込み動作時においては、
制御信号RSTのレベルを一旦「H」にしてノードAのレベ
ルを「L」にラッチさせる)。また、制御信号MBRSTおよび
制御信号RSTのレベルは最初「L」にしておく。これによ
って、アンドゲート68の出力信号のレベルは「H」とな
り、アドレス信号a5〜a13の内容に係わらず、出力信
号se10のレベルは「H」となる。ここで、ブロックデコー
ダ1〜ブロックデコーダ511も同じ回路構成であり、
違いはブロック位置を特定するため、例えば、/a5のよ
うに入力されるアドレス信号が反転する等、アドレス信
号が異なるだけである。そのために、共通に入力される
制御信号MBPRGTSTおよび制御信号MBPRGのレベルが「H」
であることから、各出力信号se11〜se1511のレベルも同
様に「H」となる。
ロックを選択するためのアドレス信号a5〜a13の内容
に係わらず、ブロックデコーダ0〜ブロックデコーダ5
11からの出力信号se10〜出力信号se1511のレベルを
「H」にして総てのブロックを選択することができるので
ある。すなわち、本実施の形態においては、トランジス
タTr4,ラッチ回路65,アンドゲート68およびオアゲ
ート69で上記全ブロック選択手段を構成するのであ
る。
時書き込み中に上記制御信号MBPRGは「H」レベルを維持
しているが、本実施の形態においてはブロックデコーダ
内にラッチ回路65を有しているために、制御信号MBPR
Gのレベルは一旦「H」レベルにした後に「L」に戻すこと
が可能になる。
第1実施の形態の場合と同じ動作を行うことになる。す
なわち、制御信号MBPRGTSTのレベルが「H」であるため、
制御信号MBPRGがイネーブルになると、総てのブロック
0〜ブロック511に関してブロックデコーダ0〜ブロ
ックデコーダ511内のラッチ回路がセットされて、信
号se10〜se1511がイネーブルとなる。その結果、総ての
ブロック0〜ブロック511の選択電圧回路0〜選択電
圧回路511はドライバ部52にレベル「H」の信号hhvx
を供給することになる。したがって、全ブロックにおけ
る32本のワード線WLのうち、アドレス信号a0〜a4
によって指定された制御電圧回路iからの選択信号hrda
i,hrdabiによって選択された1本のワード線WLに書き
込み電圧が印加され、残りの31本のワード線WLには
非選択電圧回路から供給される0Vが印加されることに
なる。こうして、各ブロックから1本ずつ選択されたワ
ード線WLに対してテスト時の書き込み動作を同時に行
うことが可能になる。
れた合計512本のワード線WLに書き込み電圧を印加
してテスト時の書き込みが終了した後、このテスト時の
書き込みが終了したワード線WLをアドレス信号a0〜
a4およびアドレス信号a5〜a13によって次のようにし
て順次選択し、選択ワード線WLにコントロールゲート
が接続されたメモリセルMの閾値電圧を測定する。すな
わち、先ず、制御信号MBPRGTSTのレベルを「L」にして、
アンドゲート68の出力信号のレベルを「L」にすると共
に、アンドゲート66における一方の入力信号のレベル
を「H」にする。これによって、アドレス信号a5〜a13
によって選択信号生成回路61の出力レベルが「H」にな
ると、アンドゲート66の出力信号のレベルが「H」にな
り、出力信号se10のレベルは「H」となる。こうして、ア
ドレス信号a5〜a13によって、各ブロックが順次選択
されるのである。そして、選択されているブロックのセ
レクトトランジスタTrkをオンすると共に、アドレス信
号a0〜a4によって選択ブロック内のワード線WLを選
択して、選択ワード線WLにコントロールゲートが接続
されているメモリセルMの閾値電圧を測定するのであ
る。その場合、負の閾値を持つメモリセルMが存在した
としても、ブロックが異なれば電気的に分離されている
ため読み出しやベリファイ時に影響を受けないのであ
る。
再書き込みが不必要となったメモリセルMのみが接続さ
れたワード線WLに関しては、それ以上の書き込み電圧
の印加はメモリセルMにとって過剰ストレスを印加する
ことになるので、好ましくは当該ワード線WLに書き込
み電圧を印加すべきではない。
モリセルMの閾値電圧の測定に際して、メモリセルMの
閾値電圧が所定の値(0V以上且つ2V以下)であれば、
この正常メモリセルMのコントロールゲートのみが接続
されているワード線(以下、正常ワード線と言う)WL
に、さらに書き込み電圧を印加しないように、閾値電圧
の測定直後であってまだ当該測定メモリセル(正常メモ
リセル)Mが選択されている間(つまり、選択信号生成回
路61の出力信号のレベルが「H」である間)に制御信号M
BRSTのレベルを一旦「H」にし、その後「L」に戻すので
ある。
ードBのレベルが「H」になるためトランジスタTr2がオ
ンし、ラッチ回路65が反転してノードAは「L」レベル
にラッチされる。したがって、以後の再書き込みの際に
制御信号MBPRGTSTのレベルが「H」になっても、アンドゲ
ート68の出力レベルは「L」である。それと同時に、ア
ンドゲート66の一方にはインバータ67によって反転
されたレベルが「L」の制御信号MBPRGTSTが入力される。
その結果、アンドゲート66,68の出力レベルは「L」
となり、当該ブロックデコーダの出力信号se1のレベル
は「L」のままである。したがって、上記正常ワード線W
Lは選択されないことになり、以後のテスト時の再書き
込みが終了するまで当該ワード線WLには書き込み電圧
は印加されないのである。その際に、他のブロックに対
するテスト時の読み出し(測定)実行時には、制御信号MB
PRGTSTのレベルは「L」であるため、誤ってアドレス信号
a5〜a13によって当該正常ワード線WLが存在している
ブロックが選択される場合が生ずる。その場合でも、当
該正常ワード線WLに印加される電圧(3V)は書き込み
電圧(−8V)よりも高いので、過剰ストレスが印加され
ることはないのである。
アンドゲート66,68と、インバータ67と、トラン
ジスタTr2とで、上記選択阻止手段を構成するのであ
る。
ダ0〜ブロックデコーダ511に対して同様に行うので
ある。
「H」にして、上記テスト時の読み出し(測定)が終了した
ワード線WLに、テストで規定されている書き込み電圧
が再度一括印加される。こうして、制御信号MBRSTによ
ってブロックデコーダのラッチ回路65が反転されてい
ないブロックのワード線WLにコントロールゲートが接
続された書き込み不良メモリセルに、再度書き込み電圧
が印加されるのである。
定),再書き込みが終了すると、上記制御信号RSTのレベ
ルを一旦「H」にする。こうすることによって、各ブロッ
クデコーダ内におけるトランジスタTr3がオンするため
に、先に述べた上記制御信号MBRSTによるラッチ回路反
転時において反転していないラッチ回路65が反転され
る。こうして、総てのブロックデコーダのラッチ回路6
5が確実に反転され、各ノードAのレベルは「L」となっ
て初期化される。そうした後、制御信号RSTのレベルを
「L」に戻す。すなわち、本実施の形態においては、トラ
ンジスタTr3で上記リセット手段を構成するのである。
本のワード線WLの書き込み/読み出しを終了した後
に、全ワード線WLを一括消去して、全メモリセルの閾
値電圧を正の値(4V以上)にして、次に行うメモリセル
のテストに影響がでないようにする。もしくは、全ワー
ド線WLではなく、テスト時書き込みの際のロウデコー
ダ回路51の動作と同様のロウデコーダ回路51の動作
によって、テスト時書き込みによって書き込み電圧が印
加されたワード線のみに消去電圧を印加して、テスト時
書き込みによって閾値電圧が低下したメモリセルを消去
状態に戻すことも可能である。
を変えて、全ブロックにおける次の1本のワード線WL
に対する書き込みテストに移行する。そして、先ず、制
御信号MBPRGTSTのレベルを「H」にすると共に、制御信号
MBPRGのレベルを一旦「H」にする。そして上述の手順に
従ってテスト時の書き込みを一括して行う。その後に、
制御信号MBPRGTSTのレベルを「L」にして、上述の手順に
従ってアドレス信号a5〜a13に基づく読み出し(測定)を
行う。その際に、あるブロックに関する読み出し(測定)
を行った結果、当該ブロックの1本のワード線WLに関
する1行のメモリセルMが総て正常メモリセルMである
場合には制御信号MBRSTのレベルを一旦「H」にして、正
常メモリセルMに係るブロックデコーダのラッチ回路6
5をリセットする。こうして、再書き込み時に、一括選
択するため制御信号MBPRGTSTを「H」にしても、当該ブロ
ックは選択されないようにする。そうした後、再書き込
み動作を行い、テスト時の書き込み,読み出し(測定),再
書き込みが終了すると、制御信号RSTのレベルを一旦
「H」にして、全ブロックデコーダのラッチ回路65をリ
セットするのである。
上記ACT型フラッシュメモリのブロックデコーダ部5
7を構成する個々のブロックデコーダを、制御信号MBPR
Gのレベル「H」をラッチするラッチ回路65と、選択信
号生成回路(図17に示す従来のブロックデコーダに相
当)61の出力信号と制御信号MBPRGTSTの反転信号とを
入力するアンドゲート66と、ラッチ回路65の出力信
号と制御信号MBPRGTSTとを入力するアンドゲート68
と、アンドゲート66とアンドゲート68との出力とを
入力するオアゲート69を設けて信号selを出力するよ
うに構成する。そして、テスト時の書き込みに際して、
先ず、制御信号MBPRGTSTのレベルを「H」にした後、制御
信号MBPRGのレベルを一旦「H」にして、アドレス信号a5
〜a13の内容に拘らず全てのブロックを選択するように
している。したがって、第1実施の形態の場合と同様
に、セレクトトランジスタTrkによって電気的に分離さ
れている全ブロックから1本ずつ選択したワード線WL
に対して、同時に書き込み電圧を印加することができる
のである。
デコーダには、アドレス信号a5〜a13によって現在選
択されているブロックデコーダのラッチ回路65のラッ
チ内容を、上記制御信号MBRSTによってリセットする第
1リセット回路(アンドゲート62,トランジスタTr2)
を設けている。したがって、テスト時の測定に際して選
択されているブロックデコーダの選択ワード線WLに関
する全メモリセルMが正常である場合には、当該選択ブ
ロックデコーダのラッチ回路65のラッチ内容をリセッ
トすることができる。その結果、当該ブロックデコーダ
は、以後、再書き込みの際に制御信号MBPRGTSTのレベル
が「H」になると両アンドゲート66,68の出力レベル
は「L」となるため、制御信号MBPRGによってラッチ回路
65がセットされるまで再書き込み時に選択されること
はない。したがって、正常メモリセルMに過剰ストレス
が印加されるのを防止できるのである。
デコーダには、選択/非選択に拘わらず上記ラッチ回路
65のラッチ内容を制御信号RSTによってリセットする
第2リセット回路(トランジスタTr3)を設けている。し
たがって、各ブロックを選択するに先立って、全コント
ロールゲートのラッチ回路65のラッチ内容をリセット
することができ、消去動作時等にブロックを正確に選択
することができるのである。
ックに関して1本のワード線を同時に選択する構成につ
いて説明を行った。しかしながら、書き込み電流の制約
上等の理由によって、全ブロックに関して1本のワード
線を同時に選択することが不可能な場合は、上記制御信
号MBPRGを複数用意して、1つのブロックに関して1本
のワード線WLを選択するように構成しても差し支えな
い。例えば、複数の制御信号MBPRG1,MBPRG2,MBPRG3を用
意し、上記制御信号MBPRG1をブロックデコーダ1に入力
し、制御信号MBPRG2をブロックデコーダ2に入力し、制
御信号MBPRG3をブロックデコーダ3に入力することによ
って、1つのブロックのワード線に対してテスト時の書
き込みを行うことが可能になる。また、例えば、制御信
号MBPRG1と制御信号MBPRG3とのレベルを「H」にしてブロ
ック1とブロック3とを選択したり、制御信号MBPRG1,M
BPRG2,MBPRG3のレベルを「H」にしてブロック1,2,3を
選択したり、任意にランダムなブロックのワード線に対
して同時にテスト時の書き込みを行うことも容易に可能
にできる。
不揮発性半導体記憶装置は、ブロック選択手段の全ブロ
ック選択手段によって総てのブロックを選択し、行線選
択手段によって上記選択ブロック内の1本の行線を選択
するので、書き込みテストの際に、全ブロックから1本
ずつ選択した行線に同時に書き込み電圧を印加すること
ができる。したがって、16384本のワード線WLを
有する64Mビットデバイスの場合には、1ブロックを
32本のワード線WLで構成するとブロック数は512
であるから、同時に512本のワード線WLに書き込み
を行うことができる。すなわち、テスト時の書き込み時
間を1/512に短縮することができるのである。
クスイッチング手段をオフすることによって非測定ブロ
ックを測定ブロックから電気的に分離できる。したがっ
て、あるブロックに閾値電圧が負のメモリセルが存在し
ても、当該メモリセルが他のブロックのメモリセルに関
する測定に悪影響を及ぼすことを防止できる。
憶装置は、上記ブロック選択手段内に、第2制御信号に
基づいて、アドレス信号によって現在選択されているブ
ロックに対する以後の選択動作を阻止する選択阻止手段
を設ければ、上記閾値電圧の測定に際して、アドレス信
号によって現在選択されているブロックの選択行に接続
された総てのメモリセルの閾値電圧が正常である場合に
は、当該選択ブロックに対する以後の選択動作を阻止す
るようにできる。したがって、他のブロックのメモリセ
ルに対して再書き込みを行う際に、当該ブロック内の正
常なメモリセルに過剰ストレスが印加されるのを防止す
ることができる。
憶装置は、上記ブロック選択手段内に、第3制御信号に
基づいて、上記全ブロック選択手段による選択状態を初
期状態に戻すリセット手段を設ければ、全ブロック毎に
選択された1本の行線に関する書き込み,閾値電圧測定
および再書き込みが終了すると、全ブロックの選択状態
を初期状態に戻すことができる。したがって、次に、書
き込みテスト終了メモリセルを消去する際等にブロック
選択を正確に行うことができる。
置のテスト方法は、書き込みテスト時に、行線を所定本
数毎に分割して成る総てのブロックから1本ずつ上記行
線を選択し、この選択された行線に同時に書き込み電圧
を印加するので、例えば、64Mビットデバイスの場合
には、1ブロックを32本のワード線WLで構成すると
512本のワード線WLに同時に書き込みを行うことが
できる。すなわち、テスト時の書き込み時間を1/51
2に短縮することができる。
ックスイッチング手段をオフすることによって、非測定
ブロックを測定ブロックから電気的に分離できる。した
がって、あるブロックに閾値電圧が負のメモリセルが存
在しても、当該メモリセルが他のブロックのメモリセル
に関する測定に悪影響を及ぼすことを防止できる。
置のテスト方法は、書き込みテスト時に、行線を所定本
数毎に分割して成る任意のブロックから1本ずつ上記行
線を選択し、この選択された行線に同時に書き込み電圧
を印加するので、テスト時の書き込み時間を短縮するこ
とができる。
ックスイッチング手段をオフすることによって、非測定
ブロックを測定ブロックから電気的に分離できる。した
がって、あるブロックに閾値電圧が負のメモリセルが存
在しても、当該メモリセルが他のブロックのメモリセル
に関する測定に悪影響を及ぼすことを防止できる。
不揮発性半導体記憶装置のテスト方法は、正常に書き込
みが行われなかったメモリセルに対して再度書き込み動
作を行う際に、正常に書き込みが行われたメモリセルの
みに接続された行線は選択されないようにすれば、上記
再度書き込みを行う際に、正常なメモリセルに対する過
剰ストレスの印加を防止できる。
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された1本の行線に関する書き込み,閾値電圧の
測定および再書き込みが終了した後に、上記各ブロック
の選択行線に消去電圧を印加すれば、書き込みテストが
終了したメモリセルが次に書き込みテストが行われるメ
モリセルに及ぼす悪影響を防止できる。さらに、消去が
必要なメモリセルに関する行線にのみ消去電圧を印加す
るので、消去動作の度にメモリセルに対して繰り返され
る消去電圧の印加によって閾値電圧が上昇するのを防止
できる。このことは、今後更なる微細加工によって製造
されるメモリセルにおいては大きな効果となり得る。
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された1本の行線に関する書き込み,閾値電圧の
測定及び再書き込みが終了した後に、全ブロックの全行
線に消去電圧を印加すれば、書き込みテストが終了した
メモリセルが次に書き込みテストが行われるメモリセル
に及ぼす悪影響を確実に防止できる。さらに、全メモリ
セルを一括消去するので、消去時間を短縮できる。
れるロウデコーダ回路のブロック図である。
る。
ACT型フラッシュメモリのアレイ構造を示す図であ
る。
テスト時の書き込み動作を同時に行う場合の各ワード線
の選択状態を示す図である。
スト時の書き込みを行う際の各ワード線の選択状態を示
す図である。
図である。
る。
す図である。
る読み出し動作の説明図である。
ける書き込み動作の説明図である。
ける消去動作の説明図である。
用されるロウデコーダ回路のブロック図である。
る。
る。
ある。
る。
である。
ルが存在する場合の説明図である。
Claims (8)
- 【請求項1】 制御ゲート,浮遊ゲート,ドレインおよび
ソースを有して電気的に情報の書き込みおよび消去が可
能な浮遊ゲート電界効果トランジスタが基板あるいはウ
ェル上にマトリクス状に配置され、行方向に配置された
各浮遊ゲート電界効果トランジスタの制御ゲートに接続
された複数の行線を有する不揮発性半導体記憶装置であ
って、 上記行線を所定本数毎に分割してブロック化すると共
に、各ブロック内において列方向に配置された各浮遊ゲ
ート電界効果トランジスタのドレインおよびソースに接
続された複数の第1列線と全ブロックに共通に配列され
た第2列線とを接続するブロックスイッチング手段と、 上記複数のブロックのうちの何れかを選択するブロック
選択手段と、 上記選択ブロック内における複数本の行線のうちの何れ
か1本を選択する行線選択手段と、 上記ブロック選択手段に設けられて、第1制御信号に基
づいて総てのブロックを選択する全ブロック選択手段を
備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 請求項1に記載の不揮発性半導体記憶装
置において、 上記ブロック選択手段に設けられて、第2制御信号に基
づいて、アドレス信号によって現在選択されているブロ
ックに対する以後の選択動作を阻止する選択阻止手段を
備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項3】 請求項1あるいは請求項2に記載の不揮
発性半導体記憶装置において、 上記ブロック選択手段に設けられて、第3制御信号に基
づいて、上記全ブロック選択手段による選択状態を初期
状態に戻すリセット手段を備えたことを特徴とする不揮
発性半導体記憶装置。 - 【請求項4】 制御ゲート,浮遊ゲート,ドレインおよび
ソースを有して電気的に情報の書き込みおよび消去が可
能な浮遊ゲート電界効果トランジスタが基板あるいはウ
ェル上にマトリクス状に配置され、行方向に配置された
各浮遊ゲート電界効果トランジスタの制御ゲートに接続
された複数の行線と、上記行線を所定本数毎に分割して
成る各ブロック内において列方向に配置された各浮遊ゲ
ート電界効果トランジスタのドレインおよびソースに接
続された複数の第1列線と全ブロックに共通に配列され
た第2列線とを接続するブロックスイッチング手段を有
する不揮発性半導体記憶装置のテスト方法であって、 書き込みテスト時に、上記ブロックスイッチング手段に
よって分割された総てのブロックから1本ずつ上記行線
を選択し、この選択された行線に同時に書き込み電圧を
印加することを特徴とする不揮発性半導体記憶装置のテ
スト方法。 - 【請求項5】 制御ゲート,浮遊ゲート,ドレインおよび
ソースを有して電気的に情報の書き込みおよび消去が可
能な浮遊ゲート電界効果トランジスタが基板あるいはウ
ェル上にマトリクス状に配置され、行方向に配置された
各浮遊ゲート電界効果トランジスタの制御ゲートに接続
された複数の行線と、上記行線を所定本数毎に分割して
成る各ブロック内において列方向に配置された各浮遊ゲ
ート電界効果トランジスタのドレインおよびソースに接
続された複数の第1列線と全ブロックに共通に配列され
た第2列線とを接続するブロックスイッチング手段を有
する不揮発性半導体記憶装置のテスト方法であって、 書き込みテスト時に、上記ブロックスイッチング手段に
よって分割されたブロックのうち任意のブロックから1
本ずつ上記行線を選択し、この選択された行線に同時に
書き込み電圧を印加することを特徴とする不揮発性半導
体記憶装置のテスト方法。 - 【請求項6】 請求項4あるいは請求項5に記載の不揮
発性半導体記憶装置のテスト方法において、 正常に書き込みが行われなかった浮遊ゲート電界効果ト
ランジスタに対して再度書き込み動作を行う際に、正常
に書き込みが行われた浮遊ゲート電界効果トランジスタ
のみに接続された行線は選択されないようにすることを
特徴とする不揮発性半導体記憶装置のテスト方法。 - 【請求項7】 請求項4乃至請求項6の何れか一つに記
載の不揮発性半導体記憶装置のテスト方法において、 各ブロックから選択された1本の行線に接続された全浮
遊ゲート電界効果トランジスタに対する書き込み,閾値
電圧の測定および再書き込みが終了した後に、上記各ブ
ロックの選択行線に消去電圧を印加することを特徴とす
る不揮発性半導体装置のテスト方法。 - 【請求項8】 請求項4乃至請求項6の何れか一つに記
載の不揮発性半導体記憶装置のテスト方法において、 各ブロックから選択された1本の行線に接続された全浮
遊ゲート電界効果トランジスタに対する書き込み,閾値
電圧の測定および再書き込みが終了した後に、全ブロッ
クの全行線に消去電圧を印加することを特徴とする不揮
発性半導体装置のテスト方法。
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