JP2001357699A - 不揮発性半導体記憶装置およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一ブロック内で複数のワード線が選択され
ないようにテストを行う。 【解決手段】 ＡＣＴ型フラッシュメモリのブロックデ
コーダ部３７を構成する個々のブロックデコーダに制御
信号MBPRGを入力する。そして、上記制御信号MBPRGのレ
ベルを「Ｈ」にしてアドレス信号ａ5〜ａ13の内容に拘ら
ず全てのブロックを選択し、全ブロック内から１本のワ
ード線ＷＬをアドレスａ0〜ａ4によって選択するように
する。こうして、セレクトトランジスタによって電気的
に分離されている各ブロック毎に１本のワード線ＷＬを
選択し、ブロック数と同数本のワード線ＷＬに対して同
時にテスト時の書き込み電圧を印加することによって、
テスト時の書き込みが行われたメモリセル内に負の閾値
電圧を有するメモリセルがあっても、他のメモリセルの
テストに悪影響を及ぼさないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲート型不
揮発性半導体記憶装置およびその書き込みテスト方法に
関する。

【０００２】

【従来の技術】従来、高集積化を目指した仮想接地型の
フラッシュメモリとして、例えばIEDMTechnica1 Diges
t，pp269‐270，1995「A New cell Structure for Subq
uarterMicron High Density Flash Memory」や、電気情
報通信学会信学技報、ICD 97‐21，P37，1997「ＡＣＴ
型フラッシュメモリのセンス方式の検討」において発表
されたＡＣＴ(Asymmetrical Contactless Transistor)
型フラッシュメモリが挙げられる。

【０００３】このＡＣＴ型フラッシュメモリは、書き込
み(プログラム)/消去(イレース)の動作にＦＮ(ファウラ
ー−ノルドハイム)トンネル現象を用いており、データ
ストレージ型として利用されると予想される。図８は、
上記ＡＣＴ型フラッシュメモリのブロック図である。以
下、図８に従って、上記ＡＣＴ型フラッシュメモリにつ
いて説明する。

【０００４】ＡＣＴ型フラッシュメモリセルをアレイ状
に配列した図８において、ＭＢＬはメタル層で形成され
たメインビット線であり、ＳＢＬは拡散層で形成された
サブビット線であり、ＷＬはワード線であり、ＳＧはセ
レクトゲート選択信号線である。また、■印はメタル‐
拡散間コンタクトを表し、●印は拡散層接続を表す。

【０００５】上記構成を有するＡＣＴ型フラッシュメモ
リは、上述のごとく書き込みおよび消去にＦＮトンネル
現象を用い、アレイ構成は同一ビット線を２つのメモリ
セルで共有する仮想接地アレイ機構をとっている。この
ように、ＡＣＴ型フラッシュメモリは、２つのビット線
ＭＢＬ,ＳＢＬを各メモリセルで共有し、且つ、ビット
線の一部を拡散層で形成することでコンタクト数を減少
させており、アレイ面積を著しく減少させて高集積化を
可能にしている。

【０００６】図９〜図１１に、上記ＡＣＴ型フラッシュ
メモリにおける読み出し動作/書き込み動作/消去動作時
の電圧印加状態を示す。以下、図９〜図１１に従ってＡ
ＣＴ型フラッシュメモリの読み出し動作/書き込み動作/
消去動作について詳細に説明する。

【０００７】読み出し動作においては、図９に示すよう
に、隣接する３本のメインビット線ＭＢＬ0,ＭＢＬ1,Ｍ
ＢＬ2に０Ｖを印加する。メインビット線ＭＢＬ2にさら
に隣接する２本のメインビット線ＭＢＬ3,ＭＢＬ4を１
Ｖにプリチャージした後にフローティング状態にする。
メインビット線ＭＢＬ4にさらに隣接する１本のメイン
ビット線ＭＢＬ5には１Ｖを印加する。メインビット線
ＭＢＬ5にさらに隣接する２本のメインビット線ＭＢＬ
6,ＭＢＬ7を１Ｖにプリチャージした後にフローティン
グ状態にする。そして、メインビット線ＭＢＬ8以降
は、メインビット線ＭＢＬ0〜ＭＢＬ7の８本のメインビ
ット線ＭＢＬに対する電圧印加パターンを繰り返すので
ある。

【０００８】その際に、図９において○で囲まれている
ＡＣＴ型フラッシュメモリセル１,１のソース‐ドレイ
ン間には１Ｖの電位差が生じる。したがって、ＡＣＴ型
フラッシュメモリセル１,１の閾値電圧がワード線ＷＬ0
の電圧(３Ｖ)より低ければ、セル電流が流れるためドレ
イン電圧が低下する。一方、ＡＣＴ型フラッシュメモリ
セル１,１の閾値電圧がワード線ＷＬ0の電圧(３Ｖ)より
高ければ、セル電流が流れないためドレイン電圧は低下
しない。そこで、セレクトゲート選択信号線ＳＧに３Ｖ
を印加して、上記ドレイン電圧の差をメインビット線Ｍ
ＢＬ3,ＭＢＬ7を介してセンスアンプ(図示せず)によっ
てセンスすることによって、ＡＣＴ型フラッシュメモリ
セル１,１の書き込み情報を読み出すのである。

【０００９】書き込み動作時においては、図１０に示す
ように、ワード線ＷＬ0に負の電圧−８Ｖを印加した状
態で、書き込みを行うＡＣＴ型フラッシュメモリセル
２,２のサブビット線(拡散ビット線)ＳＢＬ2,ＳＢＬ5の
うち、ｎ⁺側に高電圧５Ｖを印加するのである。その場
合、ＡＣＴ型フラッシュメモリセル２,２のフローティ
ングゲートからサブビット線ＳＢＬ2,ＳＢＬ5に、ＦＮ
トンネル現象によって電子が引き抜かれることになり、
ＡＣＴ型フラッシュメモリセル２,２の閾値電圧は低下
するのである。一般的には、書き込み動作によって、Ａ
ＣＴ型フラッシュメモリセル２,２の閾値電圧は１Ｖ〜
２Ｖ程度に制御される。

【００１０】消去動作時においては、図１１に示すよう
に、上記セレクトゲート選択信号線ＳＧによって区切ら
れた消去の対象となる１ブロック内におけるワード線Ｗ
Ｌ0〜ＷＬ31に高電圧１０Ｖを印加した状態で、サブビ
ット線ＳＢＬに−８Ｖを印加すると共に、ＡＣＴ型フラ
ッシュメモリセルの基板に−８Ｖを印加する。この場
合、消去の対象となる１ブロック内における各ＡＣＴ型
フラッシュメモリセルにおける基板(チャネル領域)から
フローティングゲート方向に、ＦＮトンネル現象によっ
て電子が注入されることになり、各ＡＣＴ型フラッシュ
メモリセルの閾値電圧は上昇する。一般的には、消去動
作によって、各ＡＣＴ型フラッシュメモリセルの閾値電
圧は４Ｖ〜６Ｖ程度に制御される。

【００１１】図１１の場合には、上記セレクトゲート選
択信号線ＳＧ0,ＳＧ0に０Ｖが印加され、セレクトゲー
ト選択信号線ＳＧ1,ＳＧ1に−８Ｖが印加されて、セレ
クトゲート選択信号線ＳＧ0,ＳＧ0にゲートが接続され
ているセレクトトランジスタ３,４がオンしている。し
たがって、ブロック０が選択されて、ブロック０内の全
ＡＣＴ型フラッシュメモリセルが一括して消去されるの
である。その場合、非選択状態のブロック１内の全ＡＣ
Ｔ型フラッシュメモリセルは、ソース,ドレインはハイ
インピーダンス状態となるため、消去されない。

【００１２】ところで、本ＡＣＴ型フラッシュメモリの
ロウデコーダ回路として、図１２に示すようなものがあ
る。このロウデコーダ回路１１は、各種電圧をワード線
ＷＬに出力するドライバ部１２,制御電圧回路部１３,選
択電圧回路部１４,非選択電圧回路部１５,プレデコーダ
部１６およびブロックデコーダ部１７から概略構成され
る。

【００１３】尚、図１３に、上記制御電圧回路部１３を
構成する制御電圧回路０の回路図を示す。この制御電圧
回路は、ローデコーダ１１のドライバ部１２を構成する
ＰチャネルＭＯＳ(金属酸化膜半導体)トランジスタおよ
びＮチャネルＭＯＳトランジスタを開閉する制御信号を
出力する回路である。そして、入力信号pre0(プレデコ
ーダ０の出力信号)を入力することによって出力信号hrd
a0およびhrdab0を生成する。入力信号pre0以外の入力信
号および電源は各制御電圧回路で共通である。

【００１４】また、図１４に、上記選択電圧回路部１４
を構成する選択電圧回路０の回路図を示す。この選択電
圧回路は、選択されたワード線ＷＬへドライバ部１２を
介して印加する印加電圧を出力するものである。そし
て、入力信号sel0(ブロックデコーダ０の出力信号)を入
力することによって出力信号hhvx0を生成する。入力信
号sel0以外の入力信号および電源は各選択電圧回路で共
通である。

【００１５】また、図１５に、上記非選択電圧回路部１
５を構成する非選択電圧回路０の回路図を示す。この非
選択電圧回路は、非選択ワード線ＷＬへドライバ部１２
を介して印加する印加電圧を出力するものである。そし
て、入力信号sel0(ブロックデコーダ０の出力信号)を入
力することによって出力信号hnn0を生成する。入力信号
sel0以外の入力信号および電源は各非選択電圧回路で共
通である。

【００１６】また、図１６に、上記プレデコーダ部１６
を構成するプレデコーダ０の回路図を示す。また、図１
７に、ブロックデコーダ部１７を構成するブロックデコ
ーダ０の回路図を示す。

【００１７】以下、書き込み動作時におけるワード線デ
コード方法について、図１２に従って説明する。先ず、
アドレス信号ａ5〜ａ13によって、５１２ブロックのう
ちの１ブロック(３２本のワード線ＷＬを含む)が選択さ
れる。そして、ドライバ部１２の選択ブロックには、選
択電圧回路部１４の選択電圧回路によって書き込み電圧
hhvxが供給される一方、非選択電圧回路部１５の非選択
電圧回路によって０Ｖが供給される。これに対して、ド
ライバ部１２の非選択ブロックには、選択電圧回路部１
４の選択電圧回路および非選択電圧回路部１５の非選択
電圧回路によって、０Ｖが供給される。

【００１８】そして、上記選択ブロックにおける３２本
のワード線ＷＬにおいて、アドレス信号ａ0〜ａ4をプレ
デコーダ部１６でデコードした結果選択された制御電圧
回路部１３の１つの制御電圧回路からの選択信号hrda,h
rdabによって、１本のワード線ＷＬのみに書き込み電圧
が印加される。一方、同じ選択ブロックにおける残りの
ワード線ＷＬには、非選択電圧回路部１５の非選択電圧
回路よって供給される０Ｖが印加される。

【００１９】上記非選択ブロックにおいては、プレデコ
ーダ部１６のプレデコーダによる選択/非選択に関わら
ず、上記選択電圧回路および非選択電圧回路によって０
Ｖが供給されているので、全てのワード線ＷＬには０Ｖ
が印加されることになる。

【００２０】上述のような浮遊ゲート型不揮発性半導体
記憶装置のテスト時間短縮方法として、特開平１１‐２
２４４９２号公報や特開平１１‐１６２１９９号公報に
開示された方法がある。前者においては、複数のブロッ
クを同時に選択することによって、複数ブロック内のメ
モリセルのデータを同時に消去,書き込みおよびテスト
するようにしている。また、後者においては、２ⁿ(ｎは
正の整数)本のワード線を同時駆動する信号群によっ
て、複数のワード線を同時にイネーブルするようにして
いる。

【００２１】

【発明が解決しようとする課題】しかしながら、上記従
来の浮遊ゲート型不揮発性半導体記憶装置の書き込みテ
スト方法には、以下のような問題がある。すなわち、図
８に示すようなＡＣＴ型フラッシュメモリにおいては、
図１８に示すように、選択ブロック内に閾値電圧が負
(Ｖt＜０Ｖ)であるメモリセルが１つでも存在すると、
そのメモリセルＭ0はワード線ＷＬ0の電圧が０Ｖであっ
てもオンすることになる。そのために、そのメモリセル
Ｍ0とサブビット線ＳＢＬ1,ＳＢＬ2を共有するメモリセ
ルＭ1〜メモリセルＭ63の閾値電圧を測定することはで
きないのである。

【００２２】以下、上述のことを更に詳細に説明する。
先ず、書き込みテストにおける書き込み動作について簡
単に述べる。ここで、メモリセルＭ0を選択して書き込
みを行うものとする。セレクトゲート選択信号線ＳＧ0,
ＳＧ0にレベル「Ｈ(例えば５Ｖ)」の電圧を印加してセレ
クトトランジスタ２１,２２をオンする。そして、メモ
リセルＭ0のコントロールゲートが接続されているワー
ド線ＷＬ0に負の高電圧(例えば−８Ｖ)を印加し、ドレ
イン側に接続されているメインビット線ＭＢＬ2には正
電圧(例えば５Ｖ)を印加し、ソース側に接続されている
メインビット線ＭＢＬ1はフローティング状態(ハイイン
ピーダンス状態)にする。

【００２３】さらに、他の選択されないメモリセルＭの
ドレイン側に接続されているメインビット線ＭＢＬはフ
ローティング状態にしておく。また、基板(もしくはｐ
‐ウェル)は基準電圧(例えば０Ｖ)にしておく。尚、選
択されないメモリセルＭのコントロールゲートに接続さ
れているワード線ＷＬ1〜ＷＬ63には０Ｖを印加してお
く。

【００２４】これによって、書き込むべきメモリセルＭ
0のドレイン側とフローティングゲートとの間にＦＮト
ンネル現象が発生して、フローティングゲートからトン
ネル酸化膜を介してドレイン側に電子が引き抜かれ、結
果としてメモリセルＭ0の閾値電圧が低下する。こうし
て、メモリセルＭ0は書き込み状態(閾値電圧が２Ｖ以
下)となる。このような書き込み動作を各メモリセルＭ
に対して順次行うことによって書き込みが行われるので
ある。

【００２５】続いて、テストを行う場合には、上述のよ
うな書き込み動作を行った後に読み出し動作を行い、書
き込まれたメモリセルＭ0の閾値電圧を測定する。そし
て、閾値電圧が所定の電圧値以上であれば、更にメモリ
セルＭ0に対して書き込み動作を行うのである。ところ
が、メモリセルＭによっては、特性のバラツキによって
非常に早く閾値電圧が低下するものが存在する。そし
て、そのために、閾値電圧測定時には、既に当該書き込
み状態のメモリセルＭの閾値電圧は０Ｖ以下になってい
る場合がある。

【００２６】また、上記閾値電圧測定時に、メモリセル
Ｍの閾値電圧が所定電圧値以上であったため、再度書き
込み動作を行った場合、当該メモリセルＭの閾値電圧が
０Ｖ以下になってしまう場合もある。

【００２７】特に、不揮発性半導体記億装置の低電圧化
(例えば、電源電圧が３Ｖや１.８Ｖ等)が進んでくる
と、書き込み状態の閾値電圧も低下させる必要がある。
そのために、これまでは発生しなかった上述のような事
態が問題となってくる。

【００２８】すなわち、上述のようにメモリセルＭ0の
閾値電圧が０Ｖ以下になった場合には、メモリセルＭ0
以外のメモリセルＭをテストする場合に次のような不具
合が生ずるのである。以下、メモリセルＭのテスト動作
(読み出し動作)について説明する。ここでは、図１８に
おいて、メモリセルＭ1を選択してテストを行うものと
する。

【００２９】上記セレクトゲート選択信号線ＳＧ0,ＳＧ
0にレベル「Ｈ(例えば３Ｖ)」の電圧を印加して上記セレ
クトトランジスタ２１,２２をオンする。そして、メモ
リセルＭ1のコントロールゲートが接続されているワー
ド線ＷＬ1に３Ｖを印加する。一方、非選択のワード線
ＷＬ0,ＷＬ2〜ＷＬ63には０Ｖを印加する。更に、メモ
リセルＭ1のソース側に接続されているメインビット線
ＭＢＬ1には基準電圧(例えば０Ｖ)を印加し、ドレイン
側に接続されているメインビット線ＭＢＬ2にはプリチ
ャージ電圧１Ｖを印加する。また、基板(またはｐ‐ウ
ェル)は基準電圧(例えば０Ｖ)にしておく。

【００３０】これによって、読み出しメモリセルＭ1が
消去状態であれば、閾値電圧が４Ｖ以上であるためセル
電流は流れない。したがつて、メインビット線ＭＢＬ2
にプリチャージされた電圧１Ｖは維持される。一方、メ
モリセルＭ1が書き込み状態であれば、閾値電圧は２Ｖ
以下であるためセル電流が流れる。したがって、メイン
ビット線ＭＢＬ2にプリチャージされた電圧１Ｖは低下
し、０Ｖになる。そして、このプリチャージ電圧を、メ
インビット線ＭＢＬの先に接続されているセンスアンプ
(図示せず)によってセンスすることによって、メモリセ
ルＭ1の状態を判定するのである。

【００３１】ここで、上述したように、上記メモリセル
Ｍ0が過剰に書き込まれた状態（閾値電圧が負：オーバ
ープログラム状態)であるとすると、ワード線ＷＬ0を非
選択状態にするために０Ｖを印加すると、メモリセルＭ
0にセル電流が流れることになる。したがって、メイン
ビット線ＭＢＬ2でプリチャージ電圧の推移を判定する
と、テスト対象メモリセルＭ1の状態に関わらず、メイ
ンビット線ＭＢＬ2のプリチャージ電圧は低下すること
になる。そのために、メモリセルＭ1の状態判定が正し
くできないことになる。同じことが、メインビット線Ｍ
ＢＬ2にドレイン側が接続されているメモリセルＭ2〜Ｍ
63においても発生する。

【００３２】すなわち、上記特開平１１-２２４４９２
号公報においては、任意のブロック内に対して同時にテ
スト動作(読み出し動作)を行うため、閾値電圧が負とな
ったメモリセルが一つでも存在する場合は、上述のごと
く、そのメモリセルＭ0とサブビット線ＳＢＬ1,ＳＢＬ2
を共有するメモリセルＭ1〜Ｍ63の閾値電圧を測定する
ことができず、結果として書き込みテストが正常に実行
されないという問題がある。

【００３３】また、上記特開平１１‐１６２１９９号公
報においては、２ⁿ本のワード線を同時に選択してテス
ト動作(読み出し動作)を行うため、同一ブロック内で複
数のワード線が選択された場合には、閾値電圧が負とな
ったメモリセルが一つでも存在する場合は、同様に正常
にテストを実行することができないのである。

【００３４】さらに、テストモード時に、全ワード線の
同時選択と奇数または偶数番目のワード線を同時選択す
るストライプパターン選択とを切り換え可能なように、
「論理ゲート」が付加されてはいる。ところが、オアゲー
トであるため、テスト信号が入力されたワード線は選択
されることになり、同一ブロック内で複数のワード線が
選択される。したがって、正常に書き込みが行われたメ
モリセルのみのワード線と正常に書き込みが行われない
メモリセルを含むワード線とが同一ブロック内に混在し
ている場合は、正常に書き込みが行われないメモリセル
に対して再度書き込みを行う際に、正常に書き込みが行
われたメモリセルにも再度書き込み電圧が印加されるこ
とになる。その結果、正常に書き込みが行われたメモリ
セルに対しては、不用な書き込み電圧が印加されという
問題もある。

【００３５】そこで、この発明の目的は、同一ブロック
内で複数のワード線が選択されないようにして書き込み
テストを行うことができる不揮発性半導体記憶装置、及
び、そのテスト方法を提供することにある。

【００３６】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、制御ゲート,浮遊ゲート,ドレインお
よびソースを有して電気的に情報の書き込みおよび消去
が可能な浮遊ゲート電界効果トランジスタが基板あるい
はウェル上にマトリクス状に配置され,行方向に配置さ
れた各浮遊ゲート電界効果トランジスタの制御ゲートに
接続された複数の行線を有する不揮発性半導体記憶装置
であって、上記行線を所定本数毎に分割してブロック化
すると共に,各ブロック内において列方向に配置された
各浮遊ゲート電界効果トランジスタのドレインおよびソ
ースに接続された複数の第１列線と全ブロックに共通に
配列された第２列線とを接続するブロックスイッチング
手段と、上記複数のブロックのうちの何れかを選択する
ブロック選択手段と、上記選択ブロック内における複数
本の行線のうちの何れか１本を選択する行線選択手段
と、上記ブロック選択手段に設けられて,第１制御信号
に基づいて総てのブロックを選択する全ブロック選択手
段を備えたことを特徴としている。

【００３７】上記構成によれば、テスト時の書き込みに
際して、ブロック選択手段の全ブロック選択手段によっ
て総てのブロックが選択されると共に、行線選択手段に
よって全ブロック内における１本の行線が選択されて、
全ブロックから１本ずつ選択された行線に同時に書き込
み電圧が印加される。そして、閾値電圧の測定に際して
は、ブロックスイッチング手段がオフされて非測定ブロ
ックが測定ブロックから電気的に分離される。したがっ
て、あるブロックに閾値電圧が負の浮遊ゲート電界効果
トランジスタが存在しても、当該浮遊ゲート電界効果ト
ランジスタが他のブロックの浮遊ゲート電界効果トラン
ジスタの測定時に及ぼす悪影響が排除される。

【００３８】また、上記第１の発明の不揮発性半導体記
憶装置は、上記ブロック選択手段に設けられて、第２制
御信号に基づいて、アドレス信号によって現在選択され
ているブロックに対する以後の選択動作を阻止する選択
阻止手段を備えることが望ましい。

【００３９】上記構成によれば、テスト時における閾値
電圧の測定に際して、アドレス信号によって現在選択さ
れているブロックの選択行に接続された総ての浮遊ゲー
ト電界効果トランジスタの閾値電圧が正常である場合に
は、選択阻止手段によって、当該選択ブロックに対する
以後の選択動作が阻止される。こうして、他のブロック
の浮遊ゲート電界効果トランジスタに対して再度書き込
みが行われる際に、当該ブロック内に在る閾値電圧が正
常な浮遊ゲート電界効果トランジスタに対する過剰スト
レスの印加が防止される。

【００４０】また、上記第１の発明の不揮発性半導体記
憶装置は、上記ブロック選択手段に設けられて、第３制
御信号に基づいて、上記全ブロック選択手段による選択
状態を初期状態に戻すリセット手段を備えることが望ま
しい。

【００４１】上記構成によれば、全ブロックから１本ず
つ選択された行線に接続された浮遊ゲート電界効果トラ
ンジスタに関する書き込み,閾値電圧測定および再書き
込みが終了すると、リセット手段によって、上記全ブロ
ック選択手段による選択状態が初期状態に戻される。こ
うして、書き込みテスト終了浮遊ゲート電界効果トラン
ジスタを消去する際等におけるブロック選択が正確に行
われる。

【００４２】また、第２の発明は、制御ゲート,浮遊ゲ
ート,ドレインおよびソースを有して電気的に情報の書
き込みおよび消去が可能な浮遊ゲート電界効果トランジ
スタが基板あるいはウェル上にマトリクス状に配置さ
れ,行方向に配置された各浮遊ゲート電界効果トランジ
スタの制御ゲートに接続された複数の行線と,上記行線
を所定本数毎に分割して成る各ブロック内において列方
向に配置された各浮遊ゲート電界効果トランジスタのド
レインおよびソースに接続された複数の第１列線と全ブ
ロックに共通に配列された第２列線とを接続するブロッ
クスイッチング手段を有する不揮発性半導体記憶装置の
テスト方法であって、書き込みテスト時に、上記ブロッ
クスイッチング手段によって分割された総てのブロック
から１本ずつ上記行線を選択し、この選択された行線に
同時に書き込み電圧を印加することを特徴としている。

【００４３】上記構成によれば、書き込みテスト時に、
全ブロックから１本ずつ選択された行線に同時に書き込
み電圧が印加される。そして、閾値電圧の測定に際して
は、ブロックスイッチング手段がオフされて非測定ブロ
ックが測定ブロックから電気的に分離される。したがっ
て、あるブロックに閾値電圧が負の浮遊ゲート電界効果
トランジスタが存在しても、当該浮遊ゲート電界効果ト
ランジスタが他のブロックの浮遊ゲート電界効果トラン
ジスタの測定時に及ぼす悪影響が排除される。

【００４４】また、第３の発明は、制御ゲート,浮遊ゲ
ート,ドレインおよびソースを有して電気的に情報の書
き込みおよび消去が可能な浮遊ゲート電界効果トランジ
スタが基板あるいはウェル上にマトリクス状に配置さ
れ,行方向に配置された各浮遊ゲート電界効果トランジ
スタの制御ゲートに接続された複数の行線と,上記行線
を所定本数毎に分割して成る各ブロック内において列方
向に配置された各浮遊ゲート電界効果トランジスタのド
レインおよびソースに接続された複数の第１列線と全ブ
ロックに共通に配列された第２列線とを接続するブロッ
クスイッチング手段を有する不揮発性半導体記憶装置の
テスト方法であって、書き込みテスト時に、上記ブロッ
クスイッチング手段によって分割されたブロックのうち
任意のブロックから１本ずつ上記行線を選択し、この選
択された行線に同時に書き込み電圧を印加することを特
徴としている。

【００４５】上記構成によれば、書き込みテスト時に、
任意のブロックから１本ずつ選択された行線に対して同
時に書き込み電圧が印加される。そして、閾値電圧の測
定の際には、ブロックスイッチング手段がオフされて非
測定ブロックが測定ブロックから電気的に分離される。
したがって、あるブロックに閾値電圧が負の浮遊ゲート
電界効果トランジスタが存在しても、当該浮遊ゲート電
界効果トランジスタが他のブロックの浮遊ゲート電界効
果トランジスタの測定時に及ぼす悪影響が排除される。

【００４６】また、上記第２の発明または第３の発明の
不揮発性半導体記憶装置のテスト方法は、正常に書き込
みが行われなかった浮遊ゲート電界効果トランジスタに
対して再度書き込み動作を行う際に、正常に書き込みが
行われた浮遊ゲート電界効果トランジスタのみに接続さ
れた行線は選択されないようにすることが望ましい。

【００４７】上記構成によれば、正常に書き込みが行わ
れなかった浮遊ゲート電界効果トランジスタに対して再
度書き込み動作を行う際に、正常に書き込みが行われた
浮遊ゲート電界効果トランジスタのみに接続された行線
は選択されない。こうして、上記再度書き込みが行われ
る際に、閾値電圧が正常な浮遊ゲート電界効果トランジ
スタに対する過剰ストレスの印加が防止される。

【００４８】また、上記第２の発明または第３の発明の
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された１本の行線に接続された全浮遊ゲート電界
効果トランジスタに対する書き込み,閾値電圧の測定お
よび再書き込みが終了した後に、上記各ブロックの選択
行線に消去電圧を印加することが望ましい。

【００４９】上記構成によれば、書き込み,閾値電圧の
測定および再書き込みが終了した行線に消去電圧が印加
される。こうして、書き込みテストが終了した浮遊ゲー
ト電界効果トランジスタによる、次に書き込みテストが
行われる浮遊ゲート電界効果トランジスタに対する悪影
響が防止される。

【００５０】また、上記第２の発明または第３の発明の
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された１本の行線に接続された全浮遊ゲート電界
効果トランジスタに対する書き込み,閾値電圧の測定お
よび再書き込みが終了した後に、全ブロックの全行線に
消去電圧を印加することが望ましい。

【００５１】上記構成によれば、選択行線に関する書き
込み,閾値電圧の測定および再書き込みが終了する毎
に、全ブロックの全行線に消去電圧が印加される。こう
して、書き込みテストが終了した浮遊ゲート電界効果ト
ランジスタによる、次に書き込みテストが行われる浮遊
ゲート電界効果トランジスタに対する悪影響が確実に防
止される。

【００５２】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。＜第１実施の形態＞図１は、
本実施の形態の不揮発性半導体記憶装置に適用されるロ
ウデコーダ回路のブロック図である。先ず、このロウデ
コーダ回路の説明に先立って、このロウデコーダ回路が
適用される不揮発性半導体記憶装置である仮想接地型ア
レイで構成されたＡＣＴ型フラッシュメモリについて説
明する。図３は、当該ＡＣＴ型フラッシュメモリにおけ
るアレイ構造を示す。尚、このＡＣＴ型フラッシュメモ
リのアレイ構造自体は、従来から使用されているもので
ある。

【００５３】図３において、ワード線ＷＬは、ＷＬ32k,
ＷＬ(32k＋1),…,ＷＬ(32k＋31)(ｋ＝０,１,２,３,…)
単位で、上記ブロックスイッチング手段としてのセレク
トトランジスタＴrkによってブロック化(ブロック数：
ｋ)されており、各ブロックはセレクトトランジスタＴr
kによって電気的に分離可能になっている。

【００５４】そして、例えば、上記セレクトトランジス
タＴr0のゲート制御信号ＳＧ0のレベルを「Ｈ」にするこ
とによって、セレクトトランジスタＴr0がオン状態とな
り、ブロック０内の全メモリセルＭのソース及びドレイ
ンは、サブビット線ＳＢＬj（ＳＢＬ0,ＳＢＬ1,…)およ
びセレクトトランジスタＴr0を介してメインビット線Ｍ
ＢＬj(ＭＢＬ0,ＭＢＬ1,…)に接続される。

【００５５】一方、例えば、上記セレクトトランジスタ
Ｔr1のゲート制御信号ＳＧ1のレベルが「Ｌ」であれば、
セレクトトランジスタＴr1はオフ状態であるため、ブロ
ック１内の全メモリセルＭのソースおよびドレインは、
メインビット線ＭＢＬj(ＭＢＬ0,ＭＢＬ1,…)と電気的
に切り離された状態となる。尚、他の部分は、従来の技
術で説明した通りであるので、説明を省略する。

【００５６】図１に示すロウデコーダ回路は、上記ブロ
ック化されたワード線ＷＬを駆動する回路である。この
ロウデコーダ回路３１は、各種電圧をワード線ＷＬに出
力するドライバ部３２,制御電圧回路部３３,選択電圧回
路部３４,非選択電圧回路部３５,プレデコーダ部３６お
よびブロックデコーダ部３７から概略構成される。

【００５７】本ロウデコーダ回路３１は、上記ブロック
デコーダ部３７を構成する個々のブロックデコーダに対
して制御信号MBPRGが入力され、上記各ブロックデコー
ダは上記制御信号MBPRGによって動作が制御される構成
になっている点において、図１２に示す従来のロウデコ
ーダ回路１１とは異なる。尚、ドライバ部３２、制御電
圧回路部３３を構成する各制御電圧回路、選択電圧回路
部３４を構成する各選択電圧回路、非選択電圧回路部３
５を構成する各非選択電圧回路、プレデコーダ部３６を
構成する各プレデコーダは、図１２に示す従来のロウデ
コーダ回路１１の場合と同じ構成を有して同様に機能す
る。

【００５８】図２に、上記ブロックデコーダ部３７を構
成するブロックデコーダ０の回路図を示す。図２に示す
ように、本実施の形態におけるブロックデコーダ０は、
図１７に示す従来のブロックデコーダと同じ回路構成を
有して選択信号を生成する選択信号生成回路４１にオア
ゲート４２を追加した構成を有している。そして、この
オアゲート４２の一方の入力端子には選択信号生成回路
４１の出力信号を入力する一方、他方の入力端子には制
御信号MBPRGを入力して、選択電圧回路０および非選択
電圧回路０の入力信号である信号sel0を出力するように
なっている。

【００５９】そして、図１に示すように、本実施の形態
においては、上記制御信号MBPRGが全てのブロックデコ
ーダ０〜ブロックデコーダ５１１に共通に入力されてい
る。したがって、この制御信号MBPRGのレベルを「Ｈ」に
することによって、ブロックを選択するためのアドレス
信号ａ5〜ａ13の内容に係わらず、総てのブロックを選
択することができるのである。すなわち、本実施の形態
においては、オアゲート４２で上記全ブロック選択手段
を構成するのである。

【００６０】以下、図１に従って、テスト時におけるロ
ウデコーダ回路３１のメモリセルヘの書き込み動作につ
いて説明する。先ず、図２において、ブロックデコーダ
０の制御信号MBPRGのレベルが「Ｈ」になる(尚、通常の書
き込み動作時においては、制御信号MBPRGのレベルは
「Ｌ」にする)。これによって、アドレス信号ａ5〜ａ13の
内容に係わらず、出力信号se10のレベルは「Ｈ」となる。
また、ブロックデコーダ1〜ブロックデコーダ５１１も
同じ回路構成であり、違いはブロック位置を特定するた
め、例えば/ａ5のように入力されるアドレス信号が反転
する等、アドレス信号が異なるだけである。そのため
に、共通に入力される制御信号MBPRGのレベルが「Ｈ」で
あることから、出力信号se11〜se1511のレベルも同様に
「Ｈ」となる。

【００６１】以後、総てのブロック内の書き込みワード
線を特定するアドレスａ0〜ａ4によって、プレデコーダ
０〜プレデコーダ３１のうち何れか一つのプレデコーダ
ｉの出力信号preｉのレベルが「Ｈ」(選択)になれば、制
御電圧回路部３３,選択電圧回路部３４,非選択電圧回路
部３５およびドライバ部３２の動作によって、５１２個
のブロックの夫々を構成する３２本のワード線のうち該
当する１本のワード線ＷＬ(32k＋i)が選択される。そし
て、この選択された合計５１２本のワード線ＷＬに、電
圧−８Ｖが同時に印加されるのである。これに対して、
上記選択されたワード線ＷＬ以外の非選択ワード線ＷＬ
には、上記プレデコーダからの出力信号preのレベルが
「Ｌ」(非選択)であるために０Ｖが印加されるのである。
尚、上記制御電圧回路部３３を構成する各制御電圧回路
は図１３と同じ回路構成を有している。また、選択電圧
回路部３４を構成する各選択電圧回路は図１４と同じ回
路構成を有している。また、非選択電圧回路部３５を構
成する各非選択電圧回路は図１５と同じ回路構成を有し
ている。また、プレデコーダ部３６を構成する各プレデ
コーダは図１６と同じ回路構成を有している。

【００６２】これによって、全ブロックから１本ずつ選
択されたワード線ＷＬに書き込み電圧を同時に印加する
ことが可能になる。この場合における各ワード線ＷＬの
選択状態を図４に模式的に示す。尚、従来の仮想接地型
アレイで構成されたＡＣＴ型フラッシュメモリにおいて
は、テスト時の書き込みは、図５に示すように、一端の
ブロック０における一端のワード線ＷＬ0から他端のブ
ロック５１１における他端のワード線ＷＬ16383に向っ
て順次選択して行うようにしている。

【００６３】上述のように、本実施の形態においては、
テスト時の書き込みの際には、総てのブロックから特定
の規則性を持って１本ずつワード線ＷＬが選択される。
例えば、ｉ＝０の時、すなわちレベルが「Ｈ」になる出力
信号preを出力するプレデコーダの番号ｉが「０」である
場合は、ブロック０においてはワード線ＷＬ0,ブロック
１においてはワード線ＷＬ32,…,ブロックｋにおいては
ワード線ＷＬ32kが選択されて、同時に書き込み電圧が
印加される。また、ｉ＝１の時、すなわちpre1のレベル
が「Ｈ」の場合は、ワード線ＷＬ1(ブロック０),ワード線
ＷＬ33(ブロック１),…,ワード線ＷＬ(32k+1)(ブロック
ｋ)が選択され、同時に書き込み電圧が印加される。そ
して最後は、ｉ＝３１の時、すなわちpre31のレベルが
「Ｈ」の場合は、ワード線ＷＬ31(ブロック０),ワード線
ＷＬ63(ブロック１),…,ワード線ＷＬ(32k+31)(ブロッ
クｋ)が選択され、同時に書き込み電圧が印加されるの
である。

【００６４】ところで、この発明においては、総てのブ
ロック内で１本のワード線を選択すれば良いのであっ
て、その選択に必ずしも規則性を有する必要はない。し
かしながら、現実のロウデコーダ回路(ワード線駆動回
路)の回路構成を考慮すると、上述のような規則性を有
するワード線選択の方がロウデコーダ回路の回路構成は
容易になる。

【００６５】テスト時において、上述のようにして全ブ
ロックから１本のワード線ＷＬが選択されて各メモリセ
ルに書き込みが行われると、次に、各メモリセルの特性
を判定するために読み出しが以下のようにして行われ
る。すなわち、図１に示すロウデコーダ回路３１におい
て、上記制御信号MBPRGのレベルを「Ｌ」にする。これに
よって、アドレス信号ａ5〜ａ13によって選択された何
れか一つのブロックデコーダの出力信号se1が「Ｈ」とな
り、一つのブロックが選択される。一方、アドレスａ0
〜ａ4によって、当該選択ブロック内における上記テス
ト時に書き込み電圧が印加されたワード線ＷＬに該当す
るプレデコーダｉの出力信号preｉが「Ｈ」となり、当該
選択ブロック内の上記テスト時書き込みワード線ＷＬが
選択される。そして、こうして選択された１本のワード
線ＷＬに３Ｖが印加される。それと同時に、他の非選択
ワード線ＷＬには０Ｖが印加される。こうして、テスト
時の読み出し動作(メモリセルの閾値電圧を測定してメ
モリセルの書き込み特性判定を行う動作)が行われるの
である。以後、アドレス信号ａ5〜ａ13によって選択ブ
ロックを更新して、同様に選択ブロック内のテスト時書
き込みワード線ＷＬに対する読み出し(測定)動作が繰り
返される。

【００６６】その際に、上記各ブロック１〜ブロック５
１１の間は、図３に示すように、セレクトトランジスタ
Ｔrkによって電気的に分離されているので、負の閾値電
圧を有するメモリセルがあったとしても、ブロックが異
なれば電気的に分離されているため影響を受けることは
ないのである。

【００６７】これに対して、同一ブロック内においては
電気的に分離されていないので負の閾値電圧を有するメ
モリセルがあると他のメモリセルの書き込み特性判定に
影響を及ぼす。すなわち、選択ブロック内に１ビットで
も負の閾値(Ｖt＜０Ｖ)となったメモリセルが存在する
と、当該メモリセルはワード線ＷＬの電圧が０Ｖ(非選
択状態)であってもオンするために、当該メモリセルと
サブビット線を共有する他のメモリセルの閾値電圧は測
定することができなくなる(図１８参照)。そこで、全ブ
ロックに対して１本のワード線ＷＬの書き込み/読み出
し動作を終了した後、全ワード線ＷＬを一括消去して、
全メモリセルの閾値電圧を正の値(４Ｖ以上)にして、次
に行うメモリセルのテストに影響がでないようにする。
もしくは、全ワード線ＷＬではなく、テスト時書き込み
の際のロウデコーダ回路３１の動作と同様のロウデコー
ダ回路３１の動作によって、テスト時書き込みによって
書き込み電圧が印加されたワード線のみに消去電圧を印
加して、テスト時書き込みによって閾値電圧が低下した
メモリセルを消去状態に戻すことも可能である。

【００６８】こうして、今回テスト時の書き込みが行わ
れたメモリセルによる次のメモリセルのテストに影響が
でないようにした後、全ブロックから次のワード線ＷＬ
が選択されてテスト時の書き込みが行われるのである。
尚、ブロック内のワード線の選択はアドレスａ0〜ａ4に
よって行われる。

【００６９】このように、本実施の形態においては、Ａ
ＣＴ型フラッシュメモリのブロックデコーダ部３７を構
成する個々のブロックデコーダを、選択信号生成回路
(図１７に示す従来のブロックデコーダに相当)４１の出
力信号と制御信号MBPRGとを入力するオアゲート４２を
設けて信号selを出力するように構成する。そして、テ
スト時の書き込みに際しては、上記制御信号MBPRGのレ
ベルを「Ｈ」にして、アドレス信号ａ5〜ａ13の内容に拘
らず全てのブロックを選択するようにしている。したが
って、アドレスａ0〜ａ4によって、総てのブロック内の
書き込みワード線ＷＬを特定するこによって、５１２個
の総てのブロックから１本ずつ合計５１２本のワード線
ＷＬを選択し、この選択された５１２本のワード線ＷＬ
に電圧−８Ｖを印加することができる。

【００７０】こうして、上記セレクトトランジスタＴrk
によって電気的に分離されている各ブロック毎に、１本
の選択ワード線ＷＬにコントロールゲートが接続された
メモリセルＭに対して、同時にテスト時の書き込みが行
われるのである。

【００７１】したがって、１６３８４本のワード線ＷＬ
を有する６４Ｍビットデバイスの場合には、１ブロック
を３２本のワード線ＷＬで構成するとブロック数は５１
２であるから、同時に５１２本のワード線ＷＬに書き込
みを行うことができる。すなわち、テスト時の書き込み
時間を１/５１２に短縮することができるのである。

【００７２】その際に、上記テスト時の書き込みが行わ
れたメモリセル内に負の閾値電圧を有するメモリセルが
あったとしても、同一ブロック内にはテスト時書き込み
が行われた他のメモリセルの行は存在しない。つまり、
負の閾値電圧を有する当該メモリセルの行は他のメモリ
セルの行とはセレクトトランジスタＴrkによって電気的
に分離されている。したがって、他のメモリセルの閾値
電圧測定に悪影響を及ぼすことはないのである。

【００７３】さらに、こうして全ブロックから１本ずつ
選択されたワード線ＷＬに対するテストが終了すると全
ワード線ＷＬを一括消去するので、今回のテスト時の書
き込みで負の閾値電圧を有する当該メモリセルが生じた
としても、次のテストに悪影響を及ぼすことは無い。

【００７４】すなわち、本実施の形態によれば、書き込
みテストを正常に且つ迅速に行うことができるのであ
る。

【００７５】＜第２実施の形態＞図６は、本実施の形態
における不揮発性半導体記憶装置に適用されるロウデコ
ーダ回路のブロック図である。本実施の形態におけるロ
ウデコーダ回路５１の場合においては、図１におけるロ
ウデコーダ回路３１の場合と同様に、ブロックデコーダ
部５７を構成する個々のブロックデコーダに対して制御
信号MBPRGが入力される。但し、本実施の形態は、制御
信号MBPRGに加えて、さらに制御信号MBRSTと制御信号RS
Tと制御信号MBPRGTSTとが追加入力されることが第１実
施の形態とは異なる点である。尚、ドライバ部５２、制
御電圧回路部５３を構成する各制御電圧回路、選択電圧
回路部５４を構成する各選択電圧回路、非選択電圧回路
部５５を構成する各非選択電圧回路、プレデコーダ部５
６を構成する各プレデコーダは、図１２に示す従来のロ
ウデコーダ回路１１の場合と同じ構成を有して同様に機
能する。

【００７６】図７は、本実施の形態における上記ブロッ
クデコーダ部５７を構成するブロックデコーダ０の回路
図である。図７に示すように、本実施の形態におけるブ
ロックデコーダ０は、図１７に示す従来のブロックデコ
ーダと同じ回路構成を有して選択信号を生成する選択信
号生成回路６１の出力信号と制御信号MBRSTとが入力さ
れるアンドゲート６２を有している。そして、アンドゲ
ート６２の出力信号がゲートに入力されるトランジスタ
Ｔr2のドレインと制御信号RSTがゲートに入力されるト
ランジスタＴr3のドレインとには、インバータ６３の入
力端子とインバータ６４の出力端子とが共通に接続され
ている。一方、インバータ６３の出力端子とインバータ
６４の入力端子とには、制御信号MBPRGがゲートに入力
されるトランジスタＴr4のドレインが共通に接続されて
いる。

【００７７】また、上記選択信号生成回路６１の出力信
号が入力されるアンドゲート６６を有し、このアンドゲ
ート６６の他方の入力端子には、制御信号MBPRGTSTのレ
ベルを反転するインバータ６７の出力信号が入力され
る。さらに、トランジスタＴr2のドレインに一方の入力
端子が接続されたアンドゲート６８を有し、このアンド
ゲート６８の他方の入力端子には、上記制御信号MBPRGT
STが入力されている。そして、アンドゲート６６からの
出力信号とアンドゲート６８からの出力信号とが入力さ
れるオアゲート６９を有しており、オアゲート６９から
選択電圧回路０および非選択電圧回路０の入力信号であ
る信号sel0を出力するようになっている。

【００７８】そして、図７において、テスト時の書き込
みに際して、制御信号MBPRGTSTのレベルを「Ｈ」にする。
尚、この制御信号MBPRGTSTは全ブロックを選択するため
の信号であり、テスト時の読み出しやべりファイ時及び
通常動作時にはレベルを「Ｌ」にしておく。上述の状態
で、制御信号MBPRGのレベルが「Ｈ」になるとトランジス
タＴr4がオンし、二つのインバータ６３,６４で成るラ
ッチ回路６５の出力段であるノードＡのレベルが「Ｈ」に
ラッチされる(尚、通常の書き込み動作時においては、
制御信号RSTのレベルを一旦「Ｈ」にしてノードＡのレベ
ルを「Ｌ」にラッチさせる)。また、制御信号MBRSTおよび
制御信号RSTのレベルは最初「Ｌ」にしておく。これによ
って、アンドゲート６８の出力信号のレベルは「Ｈ」とな
り、アドレス信号ａ5〜ａ13の内容に係わらず、出力信
号se10のレベルは「Ｈ」となる。ここで、ブロックデコー
ダ１〜ブロックデコーダ５１１も同じ回路構成であり、
違いはブロック位置を特定するため、例えば、/ａ5のよ
うに入力されるアドレス信号が反転する等、アドレス信
号が異なるだけである。そのために、共通に入力される
制御信号MBPRGTSTおよび制御信号MBPRGのレベルが「Ｈ」
であることから、各出力信号se11〜se1511のレベルも同
様に「Ｈ」となる。

【００７９】このように、本実施の形態においても、ブ
ロックを選択するためのアドレス信号ａ5〜ａ13の内容
に係わらず、ブロックデコーダ０〜ブロックデコーダ５
１１からの出力信号se10〜出力信号se1511のレベルを
「Ｈ」にして総てのブロックを選択することができるので
ある。すなわち、本実施の形態においては、トランジス
タＴr4,ラッチ回路６５,アンドゲート６８およびオアゲ
ート６９で上記全ブロック選択手段を構成するのであ
る。

【００８０】但し、第１実施の形態においては、テスト
時書き込み中に上記制御信号MBPRGは「Ｈ」レベルを維持
しているが、本実施の形態においてはブロックデコーダ
内にラッチ回路６５を有しているために、制御信号MBPR
Gのレベルは一旦「Ｈ」レベルにした後に「Ｌ」に戻すこと
が可能になる。

【００８１】これによって、上記ロウデコーダ５１は、
第１実施の形態の場合と同じ動作を行うことになる。す
なわち、制御信号MBPRGTSTのレベルが「Ｈ」であるため、
制御信号MBPRGがイネーブルになると、総てのブロック
０〜ブロック５１１に関してブロックデコーダ０〜ブロ
ックデコーダ５１１内のラッチ回路がセットされて、信
号se10〜se1511がイネーブルとなる。その結果、総ての
ブロック０〜ブロック５１１の選択電圧回路０〜選択電
圧回路５１１はドライバ部５２にレベル「Ｈ」の信号hhvx
を供給することになる。したがって、全ブロックにおけ
る３２本のワード線ＷＬのうち、アドレス信号ａ0〜ａ4
によって指定された制御電圧回路ｉからの選択信号hrda
i,hrdabiによって選択された１本のワード線ＷＬに書き
込み電圧が印加され、残りの３１本のワード線ＷＬには
非選択電圧回路から供給される０Ｖが印加されることに
なる。こうして、各ブロックから１本ずつ選択されたワ
ード線ＷＬに対してテスト時の書き込み動作を同時に行
うことが可能になる。

【００８２】こうして、各ブロックから１本ずつ選択さ
れた合計５１２本のワード線ＷＬに書き込み電圧を印加
してテスト時の書き込みが終了した後、このテスト時の
書き込みが終了したワード線ＷＬをアドレス信号ａ0〜
ａ4およびアドレス信号ａ5〜ａ13によって次のようにし
て順次選択し、選択ワード線ＷＬにコントロールゲート
が接続されたメモリセルＭの閾値電圧を測定する。すな
わち、先ず、制御信号MBPRGTSTのレベルを「Ｌ」にして、
アンドゲート６８の出力信号のレベルを「Ｌ」にすると共
に、アンドゲート６６における一方の入力信号のレベル
を「Ｈ」にする。これによって、アドレス信号ａ5〜ａ13
によって選択信号生成回路６１の出力レベルが「Ｈ」にな
ると、アンドゲート６６の出力信号のレベルが「Ｈ」にな
り、出力信号se10のレベルは「Ｈ」となる。こうして、ア
ドレス信号ａ5〜ａ13によって、各ブロックが順次選択
されるのである。そして、選択されているブロックのセ
レクトトランジスタＴrkをオンすると共に、アドレス信
号ａ0〜ａ4によって選択ブロック内のワード線ＷＬを選
択して、選択ワード線ＷＬにコントロールゲートが接続
されているメモリセルＭの閾値電圧を測定するのであ
る。その場合、負の閾値を持つメモリセルＭが存在した
としても、ブロックが異なれば電気的に分離されている
ため読み出しやベリファイ時に影響を受けないのであ
る。

【００８３】ここで、書き込みが正常に完了しており、
再書き込みが不必要となったメモリセルＭのみが接続さ
れたワード線ＷＬに関しては、それ以上の書き込み電圧
の印加はメモリセルＭにとって過剰ストレスを印加する
ことになるので、好ましくは当該ワード線ＷＬに書き込
み電圧を印加すべきではない。

【００８４】そこで、本実施の形態においては、上記メ
モリセルＭの閾値電圧の測定に際して、メモリセルＭの
閾値電圧が所定の値(０Ｖ以上且つ２Ｖ以下)であれば、
この正常メモリセルＭのコントロールゲートのみが接続
されているワード線(以下、正常ワード線と言う)ＷＬ
に、さらに書き込み電圧を印加しないように、閾値電圧
の測定直後であってまだ当該測定メモリセル(正常メモ
リセル)Ｍが選択されている間(つまり、選択信号生成回
路６１の出力信号のレベルが「Ｈ」である間)に制御信号M
BRSTのレベルを一旦「Ｈ」にし、その後「Ｌ」に戻すので
ある。

【００８５】こうすることによって、図７において、ノ
ードＢのレベルが「Ｈ」になるためトランジスタＴr2がオ
ンし、ラッチ回路６５が反転してノードＡは「Ｌ」レベル
にラッチされる。したがって、以後の再書き込みの際に
制御信号MBPRGTSTのレベルが「Ｈ」になっても、アンドゲ
ート６８の出力レベルは「Ｌ」である。それと同時に、ア
ンドゲート６６の一方にはインバータ６７によって反転
されたレベルが「Ｌ」の制御信号MBPRGTSTが入力される。
その結果、アンドゲート６６,６８の出力レベルは「Ｌ」
となり、当該ブロックデコーダの出力信号se1のレベル
は「Ｌ」のままである。したがって、上記正常ワード線Ｗ
Ｌは選択されないことになり、以後のテスト時の再書き
込みが終了するまで当該ワード線ＷＬには書き込み電圧
は印加されないのである。その際に、他のブロックに対
するテスト時の読み出し(測定)実行時には、制御信号MB
PRGTSTのレベルは「Ｌ」であるため、誤ってアドレス信号
a5〜a13によって当該正常ワード線ＷＬが存在している
ブロックが選択される場合が生ずる。その場合でも、当
該正常ワード線ＷＬに印加される電圧(３Ｖ)は書き込み
電圧(−８Ｖ)よりも高いので、過剰ストレスが印加され
ることはないのである。

【００８６】すなわち、本実施の形態においては、上記
アンドゲート６６,６８と、インバータ６７と、トラン
ジスタＴr2とで、上記選択阻止手段を構成するのであ
る。

【００８７】このような動作を、総てのブロックデコー
ダ０〜ブロックデコーダ５１１に対して同様に行うので
ある。

【００８８】以後、上記制御信号MBPRGTSTのレベルを
「Ｈ」にして、上記テスト時の読み出し(測定)が終了した
ワード線ＷＬに、テストで規定されている書き込み電圧
が再度一括印加される。こうして、制御信号MBRSTによ
ってブロックデコーダのラッチ回路６５が反転されてい
ないブロックのワード線ＷＬにコントロールゲートが接
続された書き込み不良メモリセルに、再度書き込み電圧
が印加されるのである。

【００８９】こうしてテスト時の書き込み,読み出し(測
定),再書き込みが終了すると、上記制御信号RSTのレベ
ルを一旦「Ｈ」にする。こうすることによって、各ブロッ
クデコーダ内におけるトランジスタＴr3がオンするため
に、先に述べた上記制御信号MBRSTによるラッチ回路反
転時において反転していないラッチ回路６５が反転され
る。こうして、総てのブロックデコーダのラッチ回路６
５が確実に反転され、各ノードＡのレベルは「Ｌ」となっ
て初期化される。そうした後、制御信号RSTのレベルを
「Ｌ」に戻す。すなわち、本実施の形態においては、トラ
ンジスタＴr3で上記リセット手段を構成するのである。

【００９０】上述のようにして、全ブロックに対して１
本のワード線ＷＬの書き込み/読み出しを終了した後
に、全ワード線ＷＬを一括消去して、全メモリセルの閾
値電圧を正の値(４Ｖ以上)にして、次に行うメモリセル
のテストに影響がでないようにする。もしくは、全ワー
ド線ＷＬではなく、テスト時書き込みの際のロウデコー
ダ回路５１の動作と同様のロウデコーダ回路５１の動作
によって、テスト時書き込みによって書き込み電圧が印
加されたワード線のみに消去電圧を印加して、テスト時
書き込みによって閾値電圧が低下したメモリセルを消去
状態に戻すことも可能である。

【００９１】その後、上記アドレス信号ａ0〜ａ4の内容
を変えて、全ブロックにおける次の１本のワード線ＷＬ
に対する書き込みテストに移行する。そして、先ず、制
御信号MBPRGTSTのレベルを「Ｈ」にすると共に、制御信号
MBPRGのレベルを一旦「Ｈ」にする。そして上述の手順に
従ってテスト時の書き込みを一括して行う。その後に、
制御信号MBPRGTSTのレベルを「Ｌ」にして、上述の手順に
従ってアドレス信号a5〜a13に基づく読み出し(測定)を
行う。その際に、あるブロックに関する読み出し(測定)
を行った結果、当該ブロックの１本のワード線ＷＬに関
する１行のメモリセルＭが総て正常メモリセルＭである
場合には制御信号MBRSTのレベルを一旦「Ｈ」にして、正
常メモリセルＭに係るブロックデコーダのラッチ回路６
５をリセットする。こうして、再書き込み時に、一括選
択するため制御信号MBPRGTSTを「Ｈ」にしても、当該ブロ
ックは選択されないようにする。そうした後、再書き込
み動作を行い、テスト時の書き込み,読み出し(測定),再
書き込みが終了すると、制御信号RSTのレベルを一旦
「Ｈ」にして、全ブロックデコーダのラッチ回路６５をリ
セットするのである。

【００９２】上述のように、本実施の形態においては、
上記ＡＣＴ型フラッシュメモリのブロックデコーダ部５
７を構成する個々のブロックデコーダを、制御信号MBPR
Gのレベル「Ｈ」をラッチするラッチ回路６５と、選択信
号生成回路(図１７に示す従来のブロックデコーダに相
当)６１の出力信号と制御信号MBPRGTSTの反転信号とを
入力するアンドゲート６６と、ラッチ回路６５の出力信
号と制御信号MBPRGTSTとを入力するアンドゲート６８
と、アンドゲート６６とアンドゲート６８との出力とを
入力するオアゲート６９を設けて信号selを出力するよ
うに構成する。そして、テスト時の書き込みに際して、
先ず、制御信号MBPRGTSTのレベルを「Ｈ」にした後、制御
信号MBPRGのレベルを一旦「Ｈ」にして、アドレス信号ａ5
〜ａ13の内容に拘らず全てのブロックを選択するように
している。したがって、第１実施の形態の場合と同様
に、セレクトトランジスタＴrkによって電気的に分離さ
れている全ブロックから１本ずつ選択したワード線ＷＬ
に対して、同時に書き込み電圧を印加することができる
のである。

【００９３】さらに、本実施の形態における各ブロック
デコーダには、アドレス信号ａ5〜ａ13によって現在選
択されているブロックデコーダのラッチ回路６５のラッ
チ内容を、上記制御信号MBRSTによってリセットする第
１リセット回路(アンドゲート６２,トランジスタＴr2)
を設けている。したがって、テスト時の測定に際して選
択されているブロックデコーダの選択ワード線ＷＬに関
する全メモリセルＭが正常である場合には、当該選択ブ
ロックデコーダのラッチ回路６５のラッチ内容をリセッ
トすることができる。その結果、当該ブロックデコーダ
は、以後、再書き込みの際に制御信号MBPRGTSTのレベル
が「Ｈ」になると両アンドゲート６６,６８の出力レベル
は「Ｌ」となるため、制御信号MBPRGによってラッチ回路
６５がセットされるまで再書き込み時に選択されること
はない。したがって、正常メモリセルＭに過剰ストレス
が印加されるのを防止できるのである。

【００９４】さらに、本実施の形態における各ブロック
デコーダには、選択/非選択に拘わらず上記ラッチ回路
６５のラッチ内容を制御信号RSTによってリセットする
第２リセット回路(トランジスタＴr3)を設けている。し
たがって、各ブロックを選択するに先立って、全コント
ロールゲートのラッチ回路６５のラッチ内容をリセット
することができ、消去動作時等にブロックを正確に選択
することができるのである。

【００９５】尚、上記各実施の形態においては、全ブロ
ックに関して１本のワード線を同時に選択する構成につ
いて説明を行った。しかしながら、書き込み電流の制約
上等の理由によって、全ブロックに関して１本のワード
線を同時に選択することが不可能な場合は、上記制御信
号MBPRGを複数用意して、１つのブロックに関して１本
のワード線ＷＬを選択するように構成しても差し支えな
い。例えば、複数の制御信号MBPRG1,MBPRG2,MBPRG3を用
意し、上記制御信号MBPRG1をブロックデコーダ１に入力
し、制御信号MBPRG2をブロックデコーダ２に入力し、制
御信号MBPRG3をブロックデコーダ３に入力することによ
って、１つのブロックのワード線に対してテスト時の書
き込みを行うことが可能になる。また、例えば、制御信
号MBPRG1と制御信号MBPRG3とのレベルを「Ｈ」にしてブロ
ック１とブロック３とを選択したり、制御信号MBPRG1,M
BPRG2,MBPRG3のレベルを「Ｈ」にしてブロック１,２,３を
選択したり、任意にランダムなブロックのワード線に対
して同時にテスト時の書き込みを行うことも容易に可能
にできる。

【００９６】

【発明の効果】以上より明らかなように、第１の発明の
不揮発性半導体記憶装置は、ブロック選択手段の全ブロ
ック選択手段によって総てのブロックを選択し、行線選
択手段によって上記選択ブロック内の１本の行線を選択
するので、書き込みテストの際に、全ブロックから１本
ずつ選択した行線に同時に書き込み電圧を印加すること
ができる。したがって、１６３８４本のワード線ＷＬを
有する６４Ｍビットデバイスの場合には、１ブロックを
３２本のワード線ＷＬで構成するとブロック数は５１２
であるから、同時に５１２本のワード線ＷＬに書き込み
を行うことができる。すなわち、テスト時の書き込み時
間を１/５１２に短縮することができるのである。

【００９７】さらに、閾値電圧の測定に際して、ブロッ
クスイッチング手段をオフすることによって非測定ブロ
ックを測定ブロックから電気的に分離できる。したがっ
て、あるブロックに閾値電圧が負のメモリセルが存在し
ても、当該メモリセルが他のブロックのメモリセルに関
する測定に悪影響を及ぼすことを防止できる。

【００９８】また、上記第１の発明の不揮発性半導体記
憶装置は、上記ブロック選択手段内に、第２制御信号に
基づいて、アドレス信号によって現在選択されているブ
ロックに対する以後の選択動作を阻止する選択阻止手段
を設ければ、上記閾値電圧の測定に際して、アドレス信
号によって現在選択されているブロックの選択行に接続
された総てのメモリセルの閾値電圧が正常である場合に
は、当該選択ブロックに対する以後の選択動作を阻止す
るようにできる。したがって、他のブロックのメモリセ
ルに対して再書き込みを行う際に、当該ブロック内の正
常なメモリセルに過剰ストレスが印加されるのを防止す
ることができる。

【００９９】また、上記第１の発明の不揮発性半導体記
憶装置は、上記ブロック選択手段内に、第３制御信号に
基づいて、上記全ブロック選択手段による選択状態を初
期状態に戻すリセット手段を設ければ、全ブロック毎に
選択された１本の行線に関する書き込み,閾値電圧測定
および再書き込みが終了すると、全ブロックの選択状態
を初期状態に戻すことができる。したがって、次に、書
き込みテスト終了メモリセルを消去する際等にブロック
選択を正確に行うことができる。

【０１００】また、第２の発明の不揮発性半導体記憶装
置のテスト方法は、書き込みテスト時に、行線を所定本
数毎に分割して成る総てのブロックから１本ずつ上記行
線を選択し、この選択された行線に同時に書き込み電圧
を印加するので、例えば、６４Ｍビットデバイスの場合
には、１ブロックを３２本のワード線ＷＬで構成すると
５１２本のワード線ＷＬに同時に書き込みを行うことが
できる。すなわち、テスト時の書き込み時間を１/５１
２に短縮することができる。

【０１０１】さらに、閾値電圧の測定に際しては、ブロ
ックスイッチング手段をオフすることによって、非測定
ブロックを測定ブロックから電気的に分離できる。した
がって、あるブロックに閾値電圧が負のメモリセルが存
在しても、当該メモリセルが他のブロックのメモリセル
に関する測定に悪影響を及ぼすことを防止できる。

【０１０２】また、第３の発明の不揮発性半導体記憶装
置のテスト方法は、書き込みテスト時に、行線を所定本
数毎に分割して成る任意のブロックから１本ずつ上記行
線を選択し、この選択された行線に同時に書き込み電圧
を印加するので、テスト時の書き込み時間を短縮するこ
とができる。

【０１０３】さらに、閾値電圧の測定に際しては、ブロ
ックスイッチング手段をオフすることによって、非測定
ブロックを測定ブロックから電気的に分離できる。した
がって、あるブロックに閾値電圧が負のメモリセルが存
在しても、当該メモリセルが他のブロックのメモリセル
に関する測定に悪影響を及ぼすことを防止できる。

【０１０４】また、上記第２の発明または第３の発明の
不揮発性半導体記憶装置のテスト方法は、正常に書き込
みが行われなかったメモリセルに対して再度書き込み動
作を行う際に、正常に書き込みが行われたメモリセルの
みに接続された行線は選択されないようにすれば、上記
再度書き込みを行う際に、正常なメモリセルに対する過
剰ストレスの印加を防止できる。

【０１０５】また、上記第２の発明または第３の発明の
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された１本の行線に関する書き込み,閾値電圧の
測定および再書き込みが終了した後に、上記各ブロック
の選択行線に消去電圧を印加すれば、書き込みテストが
終了したメモリセルが次に書き込みテストが行われるメ
モリセルに及ぼす悪影響を防止できる。さらに、消去が
必要なメモリセルに関する行線にのみ消去電圧を印加す
るので、消去動作の度にメモリセルに対して繰り返され
る消去電圧の印加によって閾値電圧が上昇するのを防止
できる。このことは、今後更なる微細加工によって製造
されるメモリセルにおいては大きな効果となり得る。

【０１０６】また、上記第２の発明または第３の発明の
不揮発性半導体記憶装置のテスト方法は、各ブロックか
ら選択された１本の行線に関する書き込み,閾値電圧の
測定及び再書き込みが終了した後に、全ブロックの全行
線に消去電圧を印加すれば、書き込みテストが終了した
メモリセルが次に書き込みテストが行われるメモリセル
に及ぼす悪影響を確実に防止できる。さらに、全メモリ
セルを一括消去するので、消去時間を短縮できる。

【図面の簡単な説明】

【図１】 この発明の不揮発性半導体記憶装置に適用さ
れるロウデコーダ回路のブロック図である。

【図２】 図１におけるブロックデコーダの回路図であ
る。

【図３】 この発明の不揮発性半導体記憶装置としての
ＡＣＴ型フラッシュメモリのアレイ構造を示す図であ
る。

【図４】 全ブロックから１本ずつ選択したワード線に
テスト時の書き込み動作を同時に行う場合の各ワード線
の選択状態を示す図である。

【図５】 従来のＡＣＴ型フラッシュメモリにおいてテ
スト時の書き込みを行う際の各ワード線の選択状態を示
す図である。

【図６】 図１とは異なるロウデコーダ回路のブロック
図である。

【図７】 図６におけるブロックデコーダの回路図であ
る。

【図８】 ＡＣＴ型フラッシュメモリのアレイ構造を示
す図である。

【図９】 図８に示すＡＣＴ型フラッシュメモリにおけ
る読み出し動作の説明図である。

【図１０】 図８に示すＡＣＴ型フラッシュメモリにお
ける書き込み動作の説明図である。

【図１１】 図８に示すＡＣＴ型フラッシュメモリにお
ける消去動作の説明図である。

【図１２】 図８に示すＡＣＴ型フラッシュメモリに適
用されるロウデコーダ回路のブロック図である。

【図１３】 図１２における制御電圧回路の回路図であ
る。

【図１４】 図１２における選択電圧回路の回路図であ
る。

【図１５】 図１２における非選択電圧回路の回路図で
ある。

【図１６】 図１２におけるプレデコーダの回路図であ
る。

【図１７】 図１２におけるブロックデコーダの回路図
である。

【図１８】 選択ブロック内に閾値電圧が負のメモリセ
ルが存在する場合の説明図である。

【符号の説明】

３１,５１…ロウデコーダ回路、 ３２,５２…ドライバ部、 ３３,５３…制御電圧回路部、 ３４,５４…選択電圧回路部、 ３５,５５…非選択電圧回路部、 ３６,５６…プレデコーダ部、 ３７,５７…ブロックデコーダ部、 ４１,６１…選択信号生成回路、 ４２,６９…オアゲート、 ６２,６６,６８…アンドゲート、 ６５…ラッチ回路、 ６７…インバータ、 ＷＬ…ワード線、 ＭＢＬ…メインビット線、 ＳＢＬ…サブビット線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA08 AG02 AK13 AK15 AL11 4M106 AA01 AA04 CA26 CA32 5B003 AA00 AA05 AB05 AD03 AE04 5L106 AA10 DD06 EE02

Claims (8)

【特許請求の範囲】
1. 【請求項１】 制御ゲート,浮遊ゲート,ドレインおよび
   ソースを有して電気的に情報の書き込みおよび消去が可
   能な浮遊ゲート電界効果トランジスタが基板あるいはウ
   ェル上にマトリクス状に配置され、行方向に配置された
   各浮遊ゲート電界効果トランジスタの制御ゲートに接続
   された複数の行線を有する不揮発性半導体記憶装置であ
   って、 上記行線を所定本数毎に分割してブロック化すると共
   に、各ブロック内において列方向に配置された各浮遊ゲ
   ート電界効果トランジスタのドレインおよびソースに接
   続された複数の第１列線と全ブロックに共通に配列され
   た第２列線とを接続するブロックスイッチング手段と、 上記複数のブロックのうちの何れかを選択するブロック
   選択手段と、 上記選択ブロック内における複数本の行線のうちの何れ
   か１本を選択する行線選択手段と、 上記ブロック選択手段に設けられて、第１制御信号に基
   づいて総てのブロックを選択する全ブロック選択手段を
   備えたことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置において、 上記ブロック選択手段に設けられて、第２制御信号に基
   づいて、アドレス信号によって現在選択されているブロ
   ックに対する以後の選択動作を阻止する選択阻止手段を
   備えたことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１あるいは請求項２に記載の不揮
   発性半導体記憶装置において、 上記ブロック選択手段に設けられて、第３制御信号に基
   づいて、上記全ブロック選択手段による選択状態を初期
   状態に戻すリセット手段を備えたことを特徴とする不揮
   発性半導体記憶装置。
4. 【請求項４】 制御ゲート,浮遊ゲート,ドレインおよび
   ソースを有して電気的に情報の書き込みおよび消去が可
   能な浮遊ゲート電界効果トランジスタが基板あるいはウ
   ェル上にマトリクス状に配置され、行方向に配置された
   各浮遊ゲート電界効果トランジスタの制御ゲートに接続
   された複数の行線と、上記行線を所定本数毎に分割して
   成る各ブロック内において列方向に配置された各浮遊ゲ
   ート電界効果トランジスタのドレインおよびソースに接
   続された複数の第１列線と全ブロックに共通に配列され
   た第２列線とを接続するブロックスイッチング手段を有
   する不揮発性半導体記憶装置のテスト方法であって、 書き込みテスト時に、上記ブロックスイッチング手段に
   よって分割された総てのブロックから１本ずつ上記行線
   を選択し、この選択された行線に同時に書き込み電圧を
   印加することを特徴とする不揮発性半導体記憶装置のテ
   スト方法。
5. 【請求項５】 制御ゲート,浮遊ゲート,ドレインおよび
   ソースを有して電気的に情報の書き込みおよび消去が可
   能な浮遊ゲート電界効果トランジスタが基板あるいはウ
   ェル上にマトリクス状に配置され、行方向に配置された
   各浮遊ゲート電界効果トランジスタの制御ゲートに接続
   された複数の行線と、上記行線を所定本数毎に分割して
   成る各ブロック内において列方向に配置された各浮遊ゲ
   ート電界効果トランジスタのドレインおよびソースに接
   続された複数の第１列線と全ブロックに共通に配列され
   た第２列線とを接続するブロックスイッチング手段を有
   する不揮発性半導体記憶装置のテスト方法であって、 書き込みテスト時に、上記ブロックスイッチング手段に
   よって分割されたブロックのうち任意のブロックから１
   本ずつ上記行線を選択し、この選択された行線に同時に
   書き込み電圧を印加することを特徴とする不揮発性半導
   体記憶装置のテスト方法。
6. 【請求項６】 請求項４あるいは請求項５に記載の不揮
   発性半導体記憶装置のテスト方法において、 正常に書き込みが行われなかった浮遊ゲート電界効果ト
   ランジスタに対して再度書き込み動作を行う際に、正常
   に書き込みが行われた浮遊ゲート電界効果トランジスタ
   のみに接続された行線は選択されないようにすることを
   特徴とする不揮発性半導体記憶装置のテスト方法。
7. 【請求項７】 請求項４乃至請求項６の何れか一つに記
   載の不揮発性半導体記憶装置のテスト方法において、 各ブロックから選択された１本の行線に接続された全浮
   遊ゲート電界効果トランジスタに対する書き込み,閾値
   電圧の測定および再書き込みが終了した後に、上記各ブ
   ロックの選択行線に消去電圧を印加することを特徴とす
   る不揮発性半導体装置のテスト方法。
8. 【請求項８】 請求項４乃至請求項６の何れか一つに記
   載の不揮発性半導体記憶装置のテスト方法において、 各ブロックから選択された１本の行線に接続された全浮
   遊ゲート電界効果トランジスタに対する書き込み,閾値
   電圧の測定および再書き込みが終了した後に、全ブロッ
   クの全行線に消去電圧を印加することを特徴とする不揮
   発性半導体装置のテスト方法。