JPH0982093A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0982093A JPH0982093A JP23801695A JP23801695A JPH0982093A JP H0982093 A JPH0982093 A JP H0982093A JP 23801695 A JP23801695 A JP 23801695A JP 23801695 A JP23801695 A JP 23801695A JP H0982093 A JPH0982093 A JP H0982093A
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Abstract
(57)【要約】
【課題】消去後のデプレッションチェックに要する時間
を短縮する。 【解決手段】Ｘデコーダ２を、デプレッションチェック
時に、ワード線ＷＬ１〜ＷＬｍ全てを同時に選択して所
定の電圧を供給する回路とする。Ｙデコーダ３及びＹス
イッチ回路４を、デプレッションチェック時に、ビット
線ＢＬ１〜ＢＬｎ全てを同時に選択してセンス増幅器６
に接続する回路とする。デプレッションチェック時には
全メモリセルトランジスタＭＣ１１〜ＭＣｍｎを選択状
態としてセンス増幅器６によりこれら全メモリセルトラ
ンジスタに流れる全電流を検知，判別する。
を短縮する。 【解決手段】Ｘデコーダ２を、デプレッションチェック
時に、ワード線ＷＬ１〜ＷＬｍ全てを同時に選択して所
定の電圧を供給する回路とする。Ｙデコーダ３及びＹス
イッチ回路４を、デプレッションチェック時に、ビット
線ＢＬ１〜ＢＬｎ全てを同時に選択してセンス増幅器６
に接続する回路とする。デプレッションチェック時には
全メモリセルトランジスタＭＣ１１〜ＭＣｍｎを選択状
態としてセンス増幅器６によりこれら全メモリセルトラ
ンジスタに流れる全電流を検知，判別する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に浮遊ゲートを備え電気的にデータの書
込み，消去可能なメモリセルトランジスタを配列したフ
ラッシュメモリ型の不揮発性半導体記憶装置に関する。
装置に関し、特に浮遊ゲートを備え電気的にデータの書
込み，消去可能なメモリセルトランジスタを配列したフ
ラッシュメモリ型の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】浮遊ゲートを備え、電気的にデータの書
込み，消去可能なメモリセルトランジスタを複数個、行
方向，列方向に配置したフラッシュメモリ型の不揮発性
半導体記憶装置は、記憶データを所定の単位で電気的に
一括消去できるため、近年、その用途が益々増大してい
る。
込み，消去可能なメモリセルトランジスタを複数個、行
方向，列方向に配置したフラッシュメモリ型の不揮発性
半導体記憶装置は、記憶データを所定の単位で電気的に
一括消去できるため、近年、その用途が益々増大してい
る。
【０００３】このような不揮発性半導体記憶装置の代表
的な一例を図２（Ａ），（Ｂ）に示す。
的な一例を図２（Ａ），（Ｂ）に示す。
【０００４】この不揮発性半導体記憶装置は、浮遊ゲー
トを備え電気的にデータの書込み，消去可能な複数のメ
モリセルトランジスタＭＣ１１〜ＭＣｍｎを行方向，列
方向に配置したメモリセルアレイ１と、複数のメモリセ
ルトランジスタＭＣ１１〜ＭＣｍｎの各行それぞれと対
応して設けられ対応する行のメモリセルトランジスタの
制御ゲートと接続する複数のワード線ＷＬ１〜ＷＬｍ
と、複数のメモリセルトランジスタＭＣ１１〜ＭＣｍｎ
の各列それぞれと対応して設けられ対応する列のメモリ
セルトランジスタのドレインと接続する複数のビット線
ＢＬ１〜ＢＬｎと、書込み動作及び読出し動作（消去後
のテストモードを含む）時には行アドレス信号ＡＤｘに
従って所定のワード線を選択してその動作時の電圧を供
給し消去動作時にはワード線ＷＬ１〜ＷＬｍ全てを接地
電位レベルとするＸデコーダ２ａと、書込み動作及び読
出し動作時には列アドレス信号ＡＤｙに従って所定のビ
ット線を選択し消去動作時にはビット線ＢＬ１〜ＢＬｎ
全てをフローティング状態の非選択とするＹデコーダ３
ａ及びＹスイッチ回路４と、書込み動作時、選択された
ビット線に書込みデータＤＩに応じて書込み用の電圧を
供給する書込み回路５と、読出し動作時、選択されたビ
ット線の信号（データ）を基準信号ＲＥＦと比較増幅し
て出力（ＤＯ）するセンス増幅器６とを有する構成とな
っている。なお、Ｙデコーダ３ａは、図２（Ｂ）に示さ
れたように、ビット線ＢＬ１〜ＢＬｎそれぞれと対応す
るＮＡＮＤゲート及びインバータで構成される（ただ
し、全ビット線ＢＬ１〜ＢＬｎを非選択とする回路は省
略されている）。
トを備え電気的にデータの書込み，消去可能な複数のメ
モリセルトランジスタＭＣ１１〜ＭＣｍｎを行方向，列
方向に配置したメモリセルアレイ１と、複数のメモリセ
ルトランジスタＭＣ１１〜ＭＣｍｎの各行それぞれと対
応して設けられ対応する行のメモリセルトランジスタの
制御ゲートと接続する複数のワード線ＷＬ１〜ＷＬｍ
と、複数のメモリセルトランジスタＭＣ１１〜ＭＣｍｎ
の各列それぞれと対応して設けられ対応する列のメモリ
セルトランジスタのドレインと接続する複数のビット線
ＢＬ１〜ＢＬｎと、書込み動作及び読出し動作（消去後
のテストモードを含む）時には行アドレス信号ＡＤｘに
従って所定のワード線を選択してその動作時の電圧を供
給し消去動作時にはワード線ＷＬ１〜ＷＬｍ全てを接地
電位レベルとするＸデコーダ２ａと、書込み動作及び読
出し動作時には列アドレス信号ＡＤｙに従って所定のビ
ット線を選択し消去動作時にはビット線ＢＬ１〜ＢＬｎ
全てをフローティング状態の非選択とするＹデコーダ３
ａ及びＹスイッチ回路４と、書込み動作時、選択された
ビット線に書込みデータＤＩに応じて書込み用の電圧を
供給する書込み回路５と、読出し動作時、選択されたビ
ット線の信号（データ）を基準信号ＲＥＦと比較増幅し
て出力（ＤＯ）するセンス増幅器６とを有する構成とな
っている。なお、Ｙデコーダ３ａは、図２（Ｂ）に示さ
れたように、ビット線ＢＬ１〜ＢＬｎそれぞれと対応す
るＮＡＮＤゲート及びインバータで構成される（ただ
し、全ビット線ＢＬ１〜ＢＬｎを非選択とする回路は省
略されている）。
【０００５】次に、この不揮発性半導体記憶装置の動作
について、まず書込み動作について説明する。
について、まず書込み動作について説明する。
【０００６】書込み状態とするには、選択ワード線（メ
モリセルトランジスタの制御ゲート）を約１２Ｖ程度、
選択ビット線（ドレイン）を約６Ｖ程度、ソース線ＷＳ
Ｌを０Ｖとし、ドレイン近傍で発生したホットエレクト
ロンを浮遊ゲートに注入する。この結果、メモリセルト
ランジスタのしきい値電圧は高くなる。
モリセルトランジスタの制御ゲート）を約１２Ｖ程度、
選択ビット線（ドレイン）を約６Ｖ程度、ソース線ＷＳ
Ｌを０Ｖとし、ドレイン近傍で発生したホットエレクト
ロンを浮遊ゲートに注入する。この結果、メモリセルト
ランジスタのしきい値電圧は高くなる。
【０００７】次に、消去動作について説明する。消去状
態とするには、ワード線ＷＬ１〜ＷＬｍ全てを０Ｖと
し、ソース線ＳＬを約１２Ｖ程度としビット線ＢＬ１〜
ＢＬｎ全てをフローティング状態として、Ｆ−Ｎトンネ
リング効果により浮遊ゲートからソースに電子を引き抜
き、全メモリセルトランジスタに対して一括にして行
う。この結果、メモリセルトランジスタＭＣ１１〜ＭＣ
ｍｎのしきい値電圧は低くなる。
態とするには、ワード線ＷＬ１〜ＷＬｍ全てを０Ｖと
し、ソース線ＳＬを約１２Ｖ程度としビット線ＢＬ１〜
ＢＬｎ全てをフローティング状態として、Ｆ−Ｎトンネ
リング効果により浮遊ゲートからソースに電子を引き抜
き、全メモリセルトランジスタに対して一括にして行
う。この結果、メモリセルトランジスタＭＣ１１〜ＭＣ
ｍｎのしきい値電圧は低くなる。
【０００８】この消去動作時、製造プロセスのばらつき
等により、個々のメモリセルトランジスタの消去速度特
性が異なる為、消去速度の速いメモリセルトランジス
タ、消去速度の遅いメモリセルトランジスタが存在す
る。また、消去動作時間は、消去速度の遅いメモリセル
トラジンスタに合わせるので、消去速度の速いメモリセ
ルトランジスタは消去速度の遅いメモリセルトランジス
タに対して過剰消去されてそのしきい値電圧が負になる
恐れがある。しきい値電圧が負になってしまうと、その
メモリセルトランジスタは常に電流が流れる状態となる
ため、正確なデータの読出しができなくなってしまう。
その為、消去後に全メモリセルトラジスタのしきい値電
圧のチェックを行う必要がある。その動作は、消去後に
メモリセルトランジスタの制御ゲート、すなわちワード
線に例えば０．５Ｖ程度の電圧を印加し、ドレインに接
続されたビット線を順次選択してセンス増幅器６に接続
し、そのビット線に接続されたメモリセルトランジスタ
がオフ状態であるか否かをセンス増幅器６にて判定する
ことによってしきい値電圧が負になっていないことを確
認していた（以下、これをデプレッションチェックとい
う）。
等により、個々のメモリセルトランジスタの消去速度特
性が異なる為、消去速度の速いメモリセルトランジス
タ、消去速度の遅いメモリセルトランジスタが存在す
る。また、消去動作時間は、消去速度の遅いメモリセル
トラジンスタに合わせるので、消去速度の速いメモリセ
ルトランジスタは消去速度の遅いメモリセルトランジス
タに対して過剰消去されてそのしきい値電圧が負になる
恐れがある。しきい値電圧が負になってしまうと、その
メモリセルトランジスタは常に電流が流れる状態となる
ため、正確なデータの読出しができなくなってしまう。
その為、消去後に全メモリセルトラジスタのしきい値電
圧のチェックを行う必要がある。その動作は、消去後に
メモリセルトランジスタの制御ゲート、すなわちワード
線に例えば０．５Ｖ程度の電圧を印加し、ドレインに接
続されたビット線を順次選択してセンス増幅器６に接続
し、そのビット線に接続されたメモリセルトランジスタ
がオフ状態であるか否かをセンス増幅器６にて判定する
ことによってしきい値電圧が負になっていないことを確
認していた（以下、これをデプレッションチェックとい
う）。
【０００９】次に、このデプレッションチェック動作に
ついて説明する。
ついて説明する。
【００１０】消去を行った後、テストモードとすること
により、Ｘデコーダ２ａによって選択ワード線には約
０．５Ｖ程度の電圧が印加される。選択ワード線の数は
当初は１本であったが、最近では、ワード線全てとなっ
て来ており、その分、テスト時間が短縮されている。
により、Ｘデコーダ２ａによって選択ワード線には約
０．５Ｖ程度の電圧が印加される。選択ワード線の数は
当初は１本であったが、最近では、ワード線全てとなっ
て来ており、その分、テスト時間が短縮されている。
【００１１】次に、外部からの列アドレス信号ＡＤｙに
よってビット線ＢＬ１〜ＢＬｎそれぞれを順次選択して
センス増幅器６に接続し、このセンス増幅器６に接続さ
れた１本のビット線と接続する全てのメモリセルトラン
ジスタに流れる電流が基準信号ＲＥＦと比較される。こ
れらメモリセルトランジスタのしきい値電圧が全てワー
ド線の電圧（０．５Ｖ）以上であればこれらメモリセル
トランジスタ全てがオフ状態となっており選択ビット線
には電流が流れないが、１つでもデプレッション状態の
ものがあると選択ビット線に電流が流れるので、これに
よって過剰消去（デプレッション状態）のメモリセルト
ランジスタが存在するか否かを判定することができる。
この判定動作を全ビット線について順次行う。
よってビット線ＢＬ１〜ＢＬｎそれぞれを順次選択して
センス増幅器６に接続し、このセンス増幅器６に接続さ
れた１本のビット線と接続する全てのメモリセルトラン
ジスタに流れる電流が基準信号ＲＥＦと比較される。こ
れらメモリセルトランジスタのしきい値電圧が全てワー
ド線の電圧（０．５Ｖ）以上であればこれらメモリセル
トランジスタ全てがオフ状態となっており選択ビット線
には電流が流れないが、１つでもデプレッション状態の
ものがあると選択ビット線に電流が流れるので、これに
よって過剰消去（デプレッション状態）のメモリセルト
ランジスタが存在するか否かを判定することができる。
この判定動作を全ビット線について順次行う。
【００１２】なお、読出し動作は通常の半導体記憶装置
と同様であるので、その説明は省略する。
と同様であるので、その説明は省略する。
【００１３】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、消去を行った後のデプレッションチ
ェック（過剰消去のチェック）を行う場合、ビット線を
１本ずつ選択してセンス増幅器６に接続してその選択ビ
ット線に流れる電流を基準信号ＲＥＦと比較し、デプレ
ッション状態（過剰消去状態）のメモリセルトランジス
タが存在するか否かを判定する構成となっているので、
デプレッションチェックに要する時間が長くなるという
問題点があった。
導体記憶装置では、消去を行った後のデプレッションチ
ェック（過剰消去のチェック）を行う場合、ビット線を
１本ずつ選択してセンス増幅器６に接続してその選択ビ
ット線に流れる電流を基準信号ＲＥＦと比較し、デプレ
ッション状態（過剰消去状態）のメモリセルトランジス
タが存在するか否かを判定する構成となっているので、
デプレッションチェックに要する時間が長くなるという
問題点があった。
【００１４】本発明の目的はデプレッションチェックに
要する時間を短縮することができる不揮発性半導体記憶
装置を提供することにある。
要する時間を短縮することができる不揮発性半導体記憶
装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、浮遊ゲートを備え電気的にデータの書込
み，消去可能な複数のメモリセルトランジスタを行方
向，列方向に配置したメモリセルアレイと、前記複数の
メモリセルトランジスタの各行それぞれと対応して設け
られ対応する行のメモリセルトランジスタの制御ゲート
と接続する複数のワード線と、前記複数のメモリセルト
ランジスタの各列それぞれと対応して設けられ対応する
列のメモリセルトランジスタのドレインと接続する複数
のビット線と、書込み動作時及び読出し動作時には行ア
ドレス信号に従って前記複数のワード線のうちの所定の
ワード線を選択してその動作時の選択レベルとし消去動
作時及び消去後のテスト動作時には前記複数のワード線
全てをその動作時の所定の電位とする行デコーダと、前
記書込み動作時及び読出し動作時には列アドレス信号に
従って前記複数のビット線のうちの所定のビット線を選
択し前記消去動作時には前記複数のビット線全てを非選
択状態とし前記消去後のテスト動作時には前記複数のビ
ット線のうちの所定の複数本のビット線を同時に選択す
る列選択回路と、前記書込み動作時に前記列選択回路に
より選択されたビット線に所定の書込み用の電圧を供給
する書込み回路と、前記読出し動作時には前記列選択回
路により選択されたビット線の信号レベルを検知して判
別し前記消去後のテスト動作時には前記列選択回路によ
り同時に選択された複数本のビット線の全信号のレベル
を検知して判別するセンス増幅器とを有している。
記憶装置は、浮遊ゲートを備え電気的にデータの書込
み，消去可能な複数のメモリセルトランジスタを行方
向，列方向に配置したメモリセルアレイと、前記複数の
メモリセルトランジスタの各行それぞれと対応して設け
られ対応する行のメモリセルトランジスタの制御ゲート
と接続する複数のワード線と、前記複数のメモリセルト
ランジスタの各列それぞれと対応して設けられ対応する
列のメモリセルトランジスタのドレインと接続する複数
のビット線と、書込み動作時及び読出し動作時には行ア
ドレス信号に従って前記複数のワード線のうちの所定の
ワード線を選択してその動作時の選択レベルとし消去動
作時及び消去後のテスト動作時には前記複数のワード線
全てをその動作時の所定の電位とする行デコーダと、前
記書込み動作時及び読出し動作時には列アドレス信号に
従って前記複数のビット線のうちの所定のビット線を選
択し前記消去動作時には前記複数のビット線全てを非選
択状態とし前記消去後のテスト動作時には前記複数のビ
ット線のうちの所定の複数本のビット線を同時に選択す
る列選択回路と、前記書込み動作時に前記列選択回路に
より選択されたビット線に所定の書込み用の電圧を供給
する書込み回路と、前記読出し動作時には前記列選択回
路により選択されたビット線の信号レベルを検知して判
別し前記消去後のテスト動作時には前記列選択回路によ
り同時に選択された複数本のビット線の全信号のレベル
を検知して判別するセンス増幅器とを有している。
【００１６】また、列選択回路を、消去後のテスト動作
時には複数のビット線全てを同時に選択する回路とし、
更に、列選択回路が、複数のビット線それぞれと対応す
るビット線選択信号を出力する列デコーダと、前記複数
のビット線それぞれと対応して設けられゲートに対応す
るビット線選択信号を受ける複数のトランジスタを備え
た列スイッチ回路とから成り、前記列デコーダを、前記
ビット線選択信号それぞれと対応して設けられた、ゲー
トに列アドレス信号の所定のビットを対応して受け並列
接続された複数のＰチャネル型の第１のトランジスタ及
びゲートに前記列アドレス信号の所定のビットを対応し
て受け前記複数のＰチャネル型の第１のトランジスタの
ドレインと接地電位点との間に直列接続された複数のＮ
チャネル型の第１のトランジスタから成るＮＡＮＤゲー
ト部と、このＮＡＮＤゲート部の出力信号をレベル反転
するインバータと、ゲートに全列選択制御信号を受け前
記複数のＰチャネル型の第１のトランジスタのソースと
電源電位点との間に接続されたＰチャネル型の第２のト
ランジスタと、ゲートに前記前列選択制御信号を受け前
記複数のＰチャネル型の第１のトランジスタのドレイン
と接地電位点との間に接続されたＮチャネル型の第２の
トランジスタとを含む回路として構成される。
時には複数のビット線全てを同時に選択する回路とし、
更に、列選択回路が、複数のビット線それぞれと対応す
るビット線選択信号を出力する列デコーダと、前記複数
のビット線それぞれと対応して設けられゲートに対応す
るビット線選択信号を受ける複数のトランジスタを備え
た列スイッチ回路とから成り、前記列デコーダを、前記
ビット線選択信号それぞれと対応して設けられた、ゲー
トに列アドレス信号の所定のビットを対応して受け並列
接続された複数のＰチャネル型の第１のトランジスタ及
びゲートに前記列アドレス信号の所定のビットを対応し
て受け前記複数のＰチャネル型の第１のトランジスタの
ドレインと接地電位点との間に直列接続された複数のＮ
チャネル型の第１のトランジスタから成るＮＡＮＤゲー
ト部と、このＮＡＮＤゲート部の出力信号をレベル反転
するインバータと、ゲートに全列選択制御信号を受け前
記複数のＰチャネル型の第１のトランジスタのソースと
電源電位点との間に接続されたＰチャネル型の第２のト
ランジスタと、ゲートに前記前列選択制御信号を受け前
記複数のＰチャネル型の第１のトランジスタのドレイン
と接地電位点との間に接続されたＮチャネル型の第２の
トランジスタとを含む回路として構成される。
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１（Ａ），（Ｂ）は本発明の一実施の形
態を示す回路図及びそのＹデコーダ部分の具体例を示す
回路図である。
態を示す回路図及びそのＹデコーダ部分の具体例を示す
回路図である。
【００１９】この実施の形態は、浮遊ゲートを備え電気
的にデータの書込み，消去可能な複数のメモリセルトラ
ンジスタＭＣ１１〜ＭＣｍｎを行方向，列方向に配置し
たメモリセルアレイ１と、複数のメモリセルトランジス
タＭＣ１１〜ＭＣｍｎの各行それぞれと対応して設けら
れ対応する行のメモリセルトランジスタの制御ゲートと
接続する複数のワード線ＷＬ１〜ＷＬｍと、複数のメモ
リセルトランジスタの各列それぞれと対応して設けられ
対応する列のメモリセルトランジスタのドレインと接続
する複数のビット線ＢＬ１〜ＢＬｎと、書込み動作時及
び読出し動作時には行アドレス信号ＡＤｘに従って複数
のワード線ＷＬ１〜ＷＬｍのうちの所定のワード線を選
択してその動作時の選択レベルとし消去動作時及び消去
後のテスト動作時には全ワード線ＷＬ１〜ＷＬｍをその
動作時の所定の電位とするＸデコーダ２と、書込み動作
時及び読出し動作時には列アドレス信号ＡＤｙに従って
複数のビット線ＢＬ１〜ＢＬｎのうちの所定のビット線
を選択し消去動作時には複数のビット線ＢＬ１〜ＢＬｎ
全てを非選択状態とし消去後のテスト動作時には複数の
ビット線ＢＬ１〜ＢＬｎ全てを選択する列選択回路のＹ
デコーダ３及びＹスイッチ回路４と、書込み動作時、選
択されたビット線に書込みデータＤＩに応じて書込み用
の電圧を供給する書込み回路５と、読出し動作時、選択
されたビット線の信号のレベルを基準信号ＲＥＦと比較
して検知，判別し、消去後のテスト動作時には同時に選
択された複数のビット線ＢＬ１〜ＢＬｎの全信号のレベ
ルを基準信号ＲＥＦと比較して検知，判別するセンス増
幅器６とを有する構成となっている。
的にデータの書込み，消去可能な複数のメモリセルトラ
ンジスタＭＣ１１〜ＭＣｍｎを行方向，列方向に配置し
たメモリセルアレイ１と、複数のメモリセルトランジス
タＭＣ１１〜ＭＣｍｎの各行それぞれと対応して設けら
れ対応する行のメモリセルトランジスタの制御ゲートと
接続する複数のワード線ＷＬ１〜ＷＬｍと、複数のメモ
リセルトランジスタの各列それぞれと対応して設けられ
対応する列のメモリセルトランジスタのドレインと接続
する複数のビット線ＢＬ１〜ＢＬｎと、書込み動作時及
び読出し動作時には行アドレス信号ＡＤｘに従って複数
のワード線ＷＬ１〜ＷＬｍのうちの所定のワード線を選
択してその動作時の選択レベルとし消去動作時及び消去
後のテスト動作時には全ワード線ＷＬ１〜ＷＬｍをその
動作時の所定の電位とするＸデコーダ２と、書込み動作
時及び読出し動作時には列アドレス信号ＡＤｙに従って
複数のビット線ＢＬ１〜ＢＬｎのうちの所定のビット線
を選択し消去動作時には複数のビット線ＢＬ１〜ＢＬｎ
全てを非選択状態とし消去後のテスト動作時には複数の
ビット線ＢＬ１〜ＢＬｎ全てを選択する列選択回路のＹ
デコーダ３及びＹスイッチ回路４と、書込み動作時、選
択されたビット線に書込みデータＤＩに応じて書込み用
の電圧を供給する書込み回路５と、読出し動作時、選択
されたビット線の信号のレベルを基準信号ＲＥＦと比較
して検知，判別し、消去後のテスト動作時には同時に選
択された複数のビット線ＢＬ１〜ＢＬｎの全信号のレベ
ルを基準信号ＲＥＦと比較して検知，判別するセンス増
幅器６とを有する構成となっている。
【００２０】また、Ｙデコーダ３は、複数のビット線Ｂ
Ｌ１〜ＢＬｎそれぞれと対応して設けられ、ゲートに列
アドレス信号ＡＤｙの所定のビット（ＡＹ１〜ＡＹＮ
等）を対応して受け並列接続された複数のＰチャネル型
のトランジスタＱｐ１、及びゲートに列アドレス信号Ａ
Ｄｙの所定のビット（ＡＹ１〜ＡＹＮ等）を対応して受
け複数のＰチャネル型のトランジスタＱｐ１のドレイン
と接地電位点との間に直列接続された複数のＮチャネル
型のトランジスタＱｎ１から成るＮＡＮＤゲート部と、
このＮＡＮＤゲート部の出力信号をレベル反転して対応
する列選択信号（Ｙ１等）を出力するインバータＩＶ
と、ゲートに全列選択制御信号ＹＡを受け複数のＰチャ
ネル型のトランジスタＱｐ１のソースと電源電位点（電
位Ｖｃｃ）との間に接続されたＰチャネル型のトランジ
スタＱｐ２と、ゲートに全列選択制御信号ＹＡを受け複
数のＰチャネル型のトランジスタのドレインと接地電位
点との間に接続されたＮチャネル型のトランジスタＱｎ
２とを含んで構成される。なお図１（Ｂ）には、全ビッ
ト線ＢＬ１〜ＢＬｎを非選択状態とする回路は省略され
ている。
Ｌ１〜ＢＬｎそれぞれと対応して設けられ、ゲートに列
アドレス信号ＡＤｙの所定のビット（ＡＹ１〜ＡＹＮ
等）を対応して受け並列接続された複数のＰチャネル型
のトランジスタＱｐ１、及びゲートに列アドレス信号Ａ
Ｄｙの所定のビット（ＡＹ１〜ＡＹＮ等）を対応して受
け複数のＰチャネル型のトランジスタＱｐ１のドレイン
と接地電位点との間に直列接続された複数のＮチャネル
型のトランジスタＱｎ１から成るＮＡＮＤゲート部と、
このＮＡＮＤゲート部の出力信号をレベル反転して対応
する列選択信号（Ｙ１等）を出力するインバータＩＶ
と、ゲートに全列選択制御信号ＹＡを受け複数のＰチャ
ネル型のトランジスタＱｐ１のソースと電源電位点（電
位Ｖｃｃ）との間に接続されたＰチャネル型のトランジ
スタＱｐ２と、ゲートに全列選択制御信号ＹＡを受け複
数のＰチャネル型のトランジスタのドレインと接地電位
点との間に接続されたＮチャネル型のトランジスタＱｎ
２とを含んで構成される。なお図１（Ｂ）には、全ビッ
ト線ＢＬ１〜ＢＬｎを非選択状態とする回路は省略され
ている。
【００２１】次に、この実施の形態の動作について説明
する。この実施の形態における書込み動作，消去動作及
び読出し動作は、図２（Ａ），（Ｂ）に示された従来例
と同様にして行なわれるので、これ以上の説明は省略す
る。
する。この実施の形態における書込み動作，消去動作及
び読出し動作は、図２（Ａ），（Ｂ）に示された従来例
と同様にして行なわれるので、これ以上の説明は省略す
る。
【００２２】消去後のテスト動作（テストモード）は、
テストモード時、アクティブレベルとなる全行選択制御
信号ＸＡ及び全列選択制御信号ＹＡによって、Ｘデコー
ダ２は全ワード線ＷＬ１〜ＷＬｍを選択して約０．５Ｖ
程度の電圧を供給し、Ｙデコーダ３及びＹスイッチ回路
４は列選択信号Ｙ１〜Ｙｎ全てをアクティブレベルにし
て全ビット線ＢＬ１〜ＢＬｎを選択してセンス増幅器６
に接続する。
テストモード時、アクティブレベルとなる全行選択制御
信号ＸＡ及び全列選択制御信号ＹＡによって、Ｘデコー
ダ２は全ワード線ＷＬ１〜ＷＬｍを選択して約０．５Ｖ
程度の電圧を供給し、Ｙデコーダ３及びＹスイッチ回路
４は列選択信号Ｙ１〜Ｙｎ全てをアクティブレベルにし
て全ビット線ＢＬ１〜ＢＬｎを選択してセンス増幅器６
に接続する。
【００２３】この結果、メモリセルアレイ１の全メモリ
セルトランジスタＭＣ１１〜ＭＣｍｎが選択状態とな
り、そのドレインがビット線ＢＬ１〜ＢＬｎを通してセ
ンス増幅器６に接続される。そしてこのセンス増幅器６
によって、ビット線ＢＬ１〜ＢＬｎに流れる全電流が基
準信号ＲＥＦと比較され、検知，判別される。
セルトランジスタＭＣ１１〜ＭＣｍｎが選択状態とな
り、そのドレインがビット線ＢＬ１〜ＢＬｎを通してセ
ンス増幅器６に接続される。そしてこのセンス増幅器６
によって、ビット線ＢＬ１〜ＢＬｎに流れる全電流が基
準信号ＲＥＦと比較され、検知，判別される。
【００２４】メモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎ全てが正常な消去状態にあり、過電圧状態，デプレッ
ション状態のものが１つもなければ、これらメモリセル
トランジスタＭＣ１１〜ＭＣｍｎは全てオフ状態となっ
ていて電流が流れない。センス増幅器６はこの状態を判
別して、この状態と対応するレベルの信号を出力する。
これに対し、メモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎのうちに１つでも過消去状態，デプレッション状態の
ものがあれば、そのメモリトランジスタはオン状態とな
って電流が流れ、センス増幅器６はこの電流を検知し
て、対応するレベルの信号を出力する。
ｎ全てが正常な消去状態にあり、過電圧状態，デプレッ
ション状態のものが１つもなければ、これらメモリセル
トランジスタＭＣ１１〜ＭＣｍｎは全てオフ状態となっ
ていて電流が流れない。センス増幅器６はこの状態を判
別して、この状態と対応するレベルの信号を出力する。
これに対し、メモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎのうちに１つでも過消去状態，デプレッション状態の
ものがあれば、そのメモリトランジスタはオン状態とな
って電流が流れ、センス増幅器６はこの電流を検知し
て、対応するレベルの信号を出力する。
【００２５】このようにして、メモリセルトラジスタＭ
Ｃ１１〜ＭＣｍｎのうちに過消去状態，デプレッション
状態のものが存在するか否かを、一度の動作によりテス
トすることができ、テスト（デプレッションチェック）
に要する時間を短縮することができる。
Ｃ１１〜ＭＣｍｎのうちに過消去状態，デプレッション
状態のものが存在するか否かを、一度の動作によりテス
トすることができ、テスト（デプレッションチェック）
に要する時間を短縮することができる。
【００２６】なお、Ｙデコーダ３において、全列選択制
御信号ＹＡによって全ビット線を選択状態とする回路
を、一般的に用いられている図２（Ｂ）に示されたデコ
ード用のＮＡＮＤゲートとインバータとの間に２入力
（一方はＮＡＮＤゲートの出力を、他方は全列選択制御
信号ＹＡをそれぞれ入力する）のＮＡＮＤゲート又はＮ
ＯＲゲートを設けた構成では、２入力のＮＡＮＤゲート
（ＮＯＲゲート）に４個のトランジスタが必要である
が、図１（Ｂ）の構成とすることにより、同一機能を２
個のトランジスタで済ませることができる。
御信号ＹＡによって全ビット線を選択状態とする回路
を、一般的に用いられている図２（Ｂ）に示されたデコ
ード用のＮＡＮＤゲートとインバータとの間に２入力
（一方はＮＡＮＤゲートの出力を、他方は全列選択制御
信号ＹＡをそれぞれ入力する）のＮＡＮＤゲート又はＮ
ＯＲゲートを設けた構成では、２入力のＮＡＮＤゲート
（ＮＯＲゲート）に４個のトランジスタが必要である
が、図１（Ｂ）の構成とすることにより、同一機能を２
個のトランジスタで済ませることができる。
【００２７】
【発明の効果】以上説明したように本発明は、消去後の
デプレッションチェックを、全ワード線を選択すると共
に複数本のビット線を同時に選択してセンス増幅器に接
続し、これら選択ビット線の全信号のレベルを検知，判
別する構成としたので、複数本のビット線と接続する全
てのメモリセルトランジスタのデプレッションチェック
を一度に行うということができ、デプレッションチェッ
クに要する時間を短縮することができる効果がある。
デプレッションチェックを、全ワード線を選択すると共
に複数本のビット線を同時に選択してセンス増幅器に接
続し、これら選択ビット線の全信号のレベルを検知，判
別する構成としたので、複数本のビット線と接続する全
てのメモリセルトランジスタのデプレッションチェック
を一度に行うということができ、デプレッションチェッ
クに要する時間を短縮することができる効果がある。
【図１】本発明の一実施の形態を示す回路図及びそのＹ
デコーダ部分の具体例を示す回路図である。
デコーダ部分の具体例を示す回路図である。
【図２】従来の不揮発性半導体記憶装置の一例を示す回
路図及びそのＹデコーダ部分の具体例を示す回路図であ
る。
路図及びそのＹデコーダ部分の具体例を示す回路図であ
る。
１ メモリセルアレイ ２，２ａ Ｘデコーダ ３，３ａ Ｙデコーダ ４ Ｙスイッチ回路 ５ 書込み回路 ６ センス増幅器 ＢＬ１〜ＢＬｎ ビット線 ＭＣ１１〜ＭＣｍｎ メモリセルトランジスタ Ｑｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２ トランジスタ ＷＬ１〜ＷＬｍ ワード線
Claims (3)
- 【請求項１】 浮遊ゲートを備え電気的にデータの書込
み，消去可能な複数のメモリセルトランジスタを行方
向，列方向に配置したメモリセルアレイと、前記複数の
メモリセルトランジスタの各行それぞれと対応して設け
られ対応する行のメモリセルトランジスタの制御ゲート
と接続する複数のワード線と、前記複数のメモリセルト
ランジスタの各列それぞれと対応して設けられ対応する
列のメモリセルトランジスタのドレインと接続する複数
のビット線と、書込み動作時及び読出し動作時には行ア
ドレス信号に従って前記複数のワード線のうちの所定の
ワード線を選択してその動作時の選択レベルとし消去動
作時及び消去後のテスト動作時には前記複数のワード線
全てをその動作時の所定の電位とする行デコーダと、前
記書込み動作時及び読出し動作時には列アドレス信号に
従って前記複数のビット線のうちの所定のビット線を選
択し前記消去動作時には前記複数のビット線全てを非選
択状態とし前記消去後のテスト動作時には前記複数のビ
ット線のうちの所定の複数本のビット線を同時に選択す
る列選択回路と、前記書込み動作時に前記列選択回路に
より選択されたビット線に所定の書込み用の電圧を供給
する書込み回路と、前記読出し動作時には前記列選択回
路により選択されたビット線の信号レベルを検知して判
別し前記消去後のテスト動作時には前記列選択回路によ
り同時に選択された複数本のビット線の全信号のレベル
を検知して判別するセンス増幅器とを有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 列選択回路を、消去後のテスト動作時に
は複数のビット線全てを同時に選択する回路とした請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】 列選択回路が、複数のビット線それぞれ
と対応するビット線選択信号を出力する列デコーダと、
前記複数のビット線それぞれと対応して設けられゲート
に対応するビット線選択信号を受ける複数のトランジス
タを備えた列スイッチ回路とから成り、前記列デコーダ
を、前記ビット線選択信号それぞれと対応して設けられ
た、ゲートに列アドレス信号の所定のビットを対応して
受け並列接続された複数のＰチャネル型の第１のトラン
ジスタ及びゲートに前記列アドレス信号の所定のビット
を対応して受け前記複数のＰチャネル型の第１のトラン
ジスタのドレインと接地電位点との間に直列接続された
複数のＮチャネル型の第１のトランジスタから成るＮＡ
ＮＤゲート部と、このＮＡＮＤゲート部の出力信号をレ
ベル反転するインバータと、ゲートに全列選択制御信号
を受け前記複数のＰチャネル型の第１のトランジスタの
ソースと電源電位点との間に接続されたＰチャネル型の
第２のトランジスタと、ゲートに前記前列選択制御信号
を受け前記複数のＰチャネル型の第１のトランジスタの
ドレインと接地電位点との間に接続されたＮチャネル型
の第２のトランジスタとを含む回路とした請求項１記載
の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23801695A JP2888181B2 (ja) | 1995-09-18 | 1995-09-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23801695A JP2888181B2 (ja) | 1995-09-18 | 1995-09-18 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982093A true JPH0982093A (ja) | 1997-03-28 |
| JP2888181B2 JP2888181B2 (ja) | 1999-05-10 |
Family
ID=17023910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23801695A Expired - Lifetime JP2888181B2 (ja) | 1995-09-18 | 1995-09-18 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888181B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080338A (ja) * | 2005-09-13 | 2007-03-29 | Genusion:Kk | 不揮発性半導体記憶装置およびその読み書き制御方法 |
-
1995
- 1995-09-18 JP JP23801695A patent/JP2888181B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080338A (ja) * | 2005-09-13 | 2007-03-29 | Genusion:Kk | 不揮発性半導体記憶装置およびその読み書き制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888181B2 (ja) | 1999-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990119 |