JP2003077292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003077292A JP2003077292A JP2002191007A JP2002191007A JP2003077292A JP 2003077292 A JP2003077292 A JP 2003077292A JP 2002191007 A JP2002191007 A JP 2002191007A JP 2002191007 A JP2002191007 A JP 2002191007A JP 2003077292 A JP2003077292 A JP 2003077292A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cell
- semiconductor memory
- memory device
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体記憶装置における従来の冗長方式で
は、回路数の増加から、置き換え数が増加した場合にチ
ップ面積が増加し、また、コストアップにも繋がるとい
う解決すべき課題がある。 【解決手段】 複数のメモリセルを有し、複数のブロッ
クに分割されたリアルセルと、該リアルセルにおける欠
陥個所を置き換える冗長セルと、前記リアルセルの各ブ
ロックにおける欠陥アドレスを示す複数の欠陥アドレス
指定手段201A,ＴA,201B,ＴBと、該複数の欠陥アドレス
指定手段に対して共通に設けられ、前記複数の欠陥アド
レスと前記リアルセルの各ブロックにおけるアドレスと
を比較するアドレス比較手段204とを具備するように構
成する。
は、回路数の増加から、置き換え数が増加した場合にチ
ップ面積が増加し、また、コストアップにも繋がるとい
う解決すべき課題がある。 【解決手段】 複数のメモリセルを有し、複数のブロッ
クに分割されたリアルセルと、該リアルセルにおける欠
陥個所を置き換える冗長セルと、前記リアルセルの各ブ
ロックにおける欠陥アドレスを示す複数の欠陥アドレス
指定手段201A,ＴA,201B,ＴBと、該複数の欠陥アドレス
指定手段に対して共通に設けられ、前記複数の欠陥アド
レスと前記リアルセルの各ブロックにおけるアドレスと
を比較するアドレス比較手段204とを具備するように構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、フラッシュメモリ等の電気的一括消去型の不
揮発性半導体記憶装置に関する。
し、特に、フラッシュメモリ等の電気的一括消去型の不
揮発性半導体記憶装置に関する。
【０００２】従来、紫外線による消去可能で電気的に書
き込み可能な不揮発性半導体記憶装置としてＥＰＲＯＭ
が使用されており、また、近年、電気的に書き換え可能
な不揮発性半導体記憶装置としてフラッシュメモリが注
目されている。これらの不揮発性半導体記憶装置におけ
る冗長回路および書き込み回路の改良、或いは、過剰消
去対策等の改良が要望されている。
き込み可能な不揮発性半導体記憶装置としてＥＰＲＯＭ
が使用されており、また、近年、電気的に書き換え可能
な不揮発性半導体記憶装置としてフラッシュメモリが注
目されている。これらの不揮発性半導体記憶装置におけ
る冗長回路および書き込み回路の改良、或いは、過剰消
去対策等の改良が要望されている。
【０００３】
【従来の技術】図１１は本発明の第１の形態が適用され
る半導体記憶装置に使用するメモリセル（ＭＣ）を示
し、電気的一括消去型不揮発性半導体記憶装置（フラッ
シュメモリ）におけるセルトランジスタ（メモリセルＭ
Ｃ）の動作を説明するための図である。同図に示される
ように、セルトランジスタは、ソース−ドレイン間にど
の領域とも絶縁されたフローティングゲートＦＧが設け
られ、該フローティングゲートＦＧの上にコントロール
ゲートＣＧを形成して構成されている。
る半導体記憶装置に使用するメモリセル（ＭＣ）を示
し、電気的一括消去型不揮発性半導体記憶装置（フラッ
シュメモリ）におけるセルトランジスタ（メモリセルＭ
Ｃ）の動作を説明するための図である。同図に示される
ように、セルトランジスタは、ソース−ドレイン間にど
の領域とも絶縁されたフローティングゲートＦＧが設け
られ、該フローティングゲートＦＧの上にコントロール
ゲートＣＧを形成して構成されている。
【０００４】書き込み時には、ドレイン領域ＤＤに印加
するドレイン電圧Ｖd をほぼ電源電圧Ｖccとし、コント
ロールゲートＣＧに印加するゲート電圧Ｖg を正の高電
圧（〜＋10ボルト程度) とし、ソース領域ＳＳに印加す
るソース電圧Ｖs を零ボルトとして、ドレイン端子(DD)
からフローティングゲート(FG)に電子を注入してデータ
“０”を書き込む。ここで、ドレイン電圧Ｖd には、書
き込み用の電源電圧Ｖppが存在すればそれを使用するこ
とができる。さらに、ゲート電圧Ｖg に印加する高電圧
は上記の書き込み用電圧Ｖppを使用してもよく、また、
電源電圧Ｖccから昇圧により発生させた電圧を使用して
もよい。
するドレイン電圧Ｖd をほぼ電源電圧Ｖccとし、コント
ロールゲートＣＧに印加するゲート電圧Ｖg を正の高電
圧（〜＋10ボルト程度) とし、ソース領域ＳＳに印加す
るソース電圧Ｖs を零ボルトとして、ドレイン端子(DD)
からフローティングゲート(FG)に電子を注入してデータ
“０”を書き込む。ここで、ドレイン電圧Ｖd には、書
き込み用の電源電圧Ｖppが存在すればそれを使用するこ
とができる。さらに、ゲート電圧Ｖg に印加する高電圧
は上記の書き込み用電圧Ｖppを使用してもよく、また、
電源電圧Ｖccから昇圧により発生させた電圧を使用して
もよい。
【０００５】消去時には、ゲート電圧Ｖg を負の高電圧
（〜−10ボルト程度) とし、ドレイン電圧Ｖd をオープ
ン（ドレイン領域DDをフローティング状態）とし、そし
て、ソース電圧Ｖs を電源電圧Ｖccとして、フローティ
ングゲート(FG)からソース端子(SS)に電子を引き抜いて
消去（データ“１”の書き込み）を行う。また、読み出
し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイ
ン電圧Ｖd をほぼ１ボルト程度とし、そして、ソース電
圧Ｖs を零ボルトとして、ドレイン電流が流れるか否か
でセルトランジスタに書き込まれているデータが“１”
か“０”かを判別する。
（〜−10ボルト程度) とし、ドレイン電圧Ｖd をオープ
ン（ドレイン領域DDをフローティング状態）とし、そし
て、ソース電圧Ｖs を電源電圧Ｖccとして、フローティ
ングゲート(FG)からソース端子(SS)に電子を引き抜いて
消去（データ“１”の書き込み）を行う。また、読み出
し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイ
ン電圧Ｖd をほぼ１ボルト程度とし、そして、ソース電
圧Ｖs を零ボルトとして、ドレイン電流が流れるか否か
でセルトランジスタに書き込まれているデータが“１”
か“０”かを判別する。
【０００６】図２は本発明に係る半導体記憶装置の第１
の形態に対応する関連技術の半導体記憶装置の一例を示
すブロック回路図である。同図において、参照符号111
はロウアドレスバッファ,112はロウデコーダ,113はコラ
ムアドレスバッファ,114はコラムデコーダ,115はデータ
I/O バッファ,116は書き込み回路,117はセンスアンプ,1
18は負電圧発生回路, そして,119はソース電源回路を示
している。また、参照符号ＢＬはビット線, ＷＬはワー
ド線を示し、また、Ｗは書き込み時に高レベル“Ｈ”と
なる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”と
なる消去制御信号を示している。
の形態に対応する関連技術の半導体記憶装置の一例を示
すブロック回路図である。同図において、参照符号111
はロウアドレスバッファ,112はロウデコーダ,113はコラ
ムアドレスバッファ,114はコラムデコーダ,115はデータ
I/O バッファ,116は書き込み回路,117はセンスアンプ,1
18は負電圧発生回路, そして,119はソース電源回路を示
している。また、参照符号ＢＬはビット線, ＷＬはワー
ド線を示し、また、Ｗは書き込み時に高レベル“Ｈ”と
なる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”と
なる消去制御信号を示している。
【０００７】図２に示す半導体記憶装置において、読み
出し時には、ロウアドレスおよびコラムアドレスにより
ワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選
択され、センスアンプ117 によりその選択されたメモリ
セルＭＣ（セルトランジスタ）が電流を流すかどうかに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。
出し時には、ロウアドレスおよびコラムアドレスにより
ワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選
択され、センスアンプ117 によりその選択されたメモリ
セルＭＣ（セルトランジスタ）が電流を流すかどうかに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。
【０００８】データ書き込み時には、書き込み制御信号
Ｗを高レベル“Ｈ”として書き込み回路116 からバス線
ＢＵＳに書き込み電圧を供給し、コラムデコーダ114 に
より所定のビット線ＢＬにバス線ＢＵＳを接続し、さら
に、ロウデコーダ112 によりワード線ＷＬに書き込み電
圧を供給する。また、消去時においては、消去制御信号
Ｅを高レベル“Ｈ”としてソース電源回路119 によりセ
ルトランジスタＭＣのソースラインに消去電圧を印加す
ると共に、コラムアドレスバッファ113 によりビット線
ＢＬを非選択とする。さらに、ロウアドレスバッファ11
1 により所定の数のワード線ＷＬを同時選択すると共
に、ロウデコーダ112 により選択されたワード線ＷＬに
低レベル“Ｌ”を与え、且つ、非選択のワード線にＷＬ
に高レベル“Ｈ”を与え、そして、負電圧発生回路118
により上記低レベル“Ｌ”レベルのワード線ＷＬを負電
圧に設定する。
Ｗを高レベル“Ｈ”として書き込み回路116 からバス線
ＢＵＳに書き込み電圧を供給し、コラムデコーダ114 に
より所定のビット線ＢＬにバス線ＢＵＳを接続し、さら
に、ロウデコーダ112 によりワード線ＷＬに書き込み電
圧を供給する。また、消去時においては、消去制御信号
Ｅを高レベル“Ｈ”としてソース電源回路119 によりセ
ルトランジスタＭＣのソースラインに消去電圧を印加す
ると共に、コラムアドレスバッファ113 によりビット線
ＢＬを非選択とする。さらに、ロウアドレスバッファ11
1 により所定の数のワード線ＷＬを同時選択すると共
に、ロウデコーダ112 により選択されたワード線ＷＬに
低レベル“Ｌ”を与え、且つ、非選択のワード線にＷＬ
に高レベル“Ｈ”を与え、そして、負電圧発生回路118
により上記低レベル“Ｌ”レベルのワード線ＷＬを負電
圧に設定する。
【０００９】図３は図２の半導体記憶装置におけるコラ
ムアドレスバッファ113 の一例を示す回路図、図４はロ
ウアドレスバッファ111 の一例を示す回路図、図５はロ
ウデコーダ112 の一例を示す回路図、そして、図６はコ
ラムデコーダ114 の一例を示す回路図である。
ムアドレスバッファ113 の一例を示す回路図、図４はロ
ウアドレスバッファ111 の一例を示す回路図、図５はロ
ウデコーダ112 の一例を示す回路図、そして、図６はコ
ラムデコーダ114 の一例を示す回路図である。
【００１０】まず、読み出し時において、消去制御信号
Ｅが低レベル“Ｌ”であるため、図３に示すコラムアド
レスバッファ113 および図４に示すロウアドレスバッフ
ァ111 は、入力アドレスに対して正および負論理を出力
することになる。図５に示すロウデコーダ112 におい
て、参照符号φは、消去および書き込み時に所定の周波
数で振幅する信号であり、また、φR は、アドレス入力
時しばらく高レベル“Ｈ”となる信号である。
Ｅが低レベル“Ｌ”であるため、図３に示すコラムアド
レスバッファ113 および図４に示すロウアドレスバッフ
ァ111 は、入力アドレスに対して正および負論理を出力
することになる。図５に示すロウデコーダ112 におい
て、参照符号φは、消去および書き込み時に所定の周波
数で振幅する信号であり、また、φR は、アドレス入力
時しばらく高レベル“Ｈ”となる信号である。
【００１１】図５に示すロウデコーダ112 は、読み出し
時において、書き込み制御信号Ｗが低レベル“Ｌ”であ
るため、トランジスタＴ1,Ｔ2 により電源電圧Ｖccが導
入されると共に、アドレス入力（ロウアドレスバッファ
111 からの出力）により、所定のデコーダが選択（例え
ば、図５中のノードＮ3 が高レベル“Ｈ”）となる。こ
の状態で、信号φR に高レベル“Ｈ”のパルス信号が与
えられると、ノードＮ 2,Ｎ4 が零ボルトにリセットされ
ると共に、信号φR が低レベル“Ｌ”に復帰するのに応
じてノードＮ2 が電源電圧Ｖccに充電される。さらに、
トランジスタＴ 6,Ｔ7 のセルフブートストラップ効果に
より、ノードＮ4 も電源電圧Ｖccレベルに充電される。
ここで、コラムデコーダ114 における動作も、上述した
ロウデコーダ112 の動作と同様であり、結局、所定のワ
ード線ＷＬに電源電圧Ｖccが印加されると共に、所定の
ビット線ＢＬをセンスアンプ117 に接続するようになっ
ている。
時において、書き込み制御信号Ｗが低レベル“Ｌ”であ
るため、トランジスタＴ1,Ｔ2 により電源電圧Ｖccが導
入されると共に、アドレス入力（ロウアドレスバッファ
111 からの出力）により、所定のデコーダが選択（例え
ば、図５中のノードＮ3 が高レベル“Ｈ”）となる。こ
の状態で、信号φR に高レベル“Ｈ”のパルス信号が与
えられると、ノードＮ 2,Ｎ4 が零ボルトにリセットされ
ると共に、信号φR が低レベル“Ｌ”に復帰するのに応
じてノードＮ2 が電源電圧Ｖccに充電される。さらに、
トランジスタＴ 6,Ｔ7 のセルフブートストラップ効果に
より、ノードＮ4 も電源電圧Ｖccレベルに充電される。
ここで、コラムデコーダ114 における動作も、上述した
ロウデコーダ112 の動作と同様であり、結局、所定のワ
ード線ＷＬに電源電圧Ｖccが印加されると共に、所定の
ビット線ＢＬをセンスアンプ117 に接続するようになっ
ている。
【００１２】図７は図２の半導体記憶装置における書き
込み回路116 の一例を示す回路図であり、図８はソース
電源回路119 の一例を示す回路図である。
込み回路116 の一例を示す回路図であり、図８はソース
電源回路119 の一例を示す回路図である。
【００１３】図７に示す書き込み回路116 において、書
き込み制御信号Ｗが高レベル“Ｈ”で且つデータが低レ
ベル“Ｌ”（反転レベル信号 /DATAが高レベル“Ｈ")の
とき、バス線ＢＵＳには電源電圧Ｖccを昇圧した高電圧
が供給され、これにより所定のセルトランジスタに書き
込み処理を行なうことができるようになっている。ここ
で、／ＤＡＴＡは、データI/O バッファ115 より書き込
み信号として書き込み回路116 に転送される信号であ
る。
き込み制御信号Ｗが高レベル“Ｈ”で且つデータが低レ
ベル“Ｌ”（反転レベル信号 /DATAが高レベル“Ｈ")の
とき、バス線ＢＵＳには電源電圧Ｖccを昇圧した高電圧
が供給され、これにより所定のセルトランジスタに書き
込み処理を行なうことができるようになっている。ここ
で、／ＤＡＴＡは、データI/O バッファ115 より書き込
み信号として書き込み回路116 に転送される信号であ
る。
【００１４】消去時においては、消去制御信号Ｅは高レ
ベル“Ｈ”レベルとなり、図３のコラムアドレスバッフ
ァ113 においては、出力Ａおよび／Ａがともに低レベル
“Ｌ”となる。これらの出力Ａおよび／Ａは、コラムデ
コーダ114 に入力されて、コラム（ビット線ＢＬ）は非
選択状態となり、該ビット線ＢＬは電気的にいかなるノ
ードとも切り離される。また、ロウアドレスバッファ11
1 においては、全部でｎ個存在するもののうちｍ個に消
去制御信号Ｅを印加するように構成する。これにより、
２m 本のワード線を図５のロウデコーダ112 により同時
に選択することが可能となる。尚、ロウデコーダ112 に
おいては、消去制御信号Ｅが高レベル“Ｈ”であるた
め、ノードＮ2 は零ボルトになり、ノードＮ5 には高レ
ベル“Ｈ”が印加される。これにより、選択されたワー
ド線ＷＬには低レベル“Ｌ”を印加し、非選択のワード
線ＷＬには高レベル“Ｈ”を印加することが可能とな
る。
ベル“Ｈ”レベルとなり、図３のコラムアドレスバッフ
ァ113 においては、出力Ａおよび／Ａがともに低レベル
“Ｌ”となる。これらの出力Ａおよび／Ａは、コラムデ
コーダ114 に入力されて、コラム（ビット線ＢＬ）は非
選択状態となり、該ビット線ＢＬは電気的にいかなるノ
ードとも切り離される。また、ロウアドレスバッファ11
1 においては、全部でｎ個存在するもののうちｍ個に消
去制御信号Ｅを印加するように構成する。これにより、
２m 本のワード線を図５のロウデコーダ112 により同時
に選択することが可能となる。尚、ロウデコーダ112 に
おいては、消去制御信号Ｅが高レベル“Ｈ”であるた
め、ノードＮ2 は零ボルトになり、ノードＮ5 には高レ
ベル“Ｈ”が印加される。これにより、選択されたワー
ド線ＷＬには低レベル“Ｌ”を印加し、非選択のワード
線ＷＬには高レベル“Ｈ”を印加することが可能とな
る。
【００１５】ここで、低レベル“Ｌ”のワード線ＷＬ
は、負電圧発生回路118 により消去電圧に設定されると
共に、高レベル“Ｈ”のワード線ＷＬは、図５における
ノアゲートの出力Ｎ6 の電位が常に低レベル“Ｌ”とな
って信号φがノードＮ6 に接続された容量素子に伝達さ
れなくなるため高レベル“Ｈ”を保持する。このとき、
セルトランジスタＭＣのソースＳＳには、図８に示すソ
ース電源回路119 により電源電圧Ｖccが印加される。こ
れにより、２m 本のワード線を単位にしたワード線ブロ
ック中のセルトランジスタのデータを同時に消去するこ
とが可能となる。
は、負電圧発生回路118 により消去電圧に設定されると
共に、高レベル“Ｈ”のワード線ＷＬは、図５における
ノアゲートの出力Ｎ6 の電位が常に低レベル“Ｌ”とな
って信号φがノードＮ6 に接続された容量素子に伝達さ
れなくなるため高レベル“Ｈ”を保持する。このとき、
セルトランジスタＭＣのソースＳＳには、図８に示すソ
ース電源回路119 により電源電圧Ｖccが印加される。こ
れにより、２m 本のワード線を単位にしたワード線ブロ
ック中のセルトランジスタのデータを同時に消去するこ
とが可能となる。
【００１６】図９は図２の半導体記憶装置におけるセン
スアンプ117 の一例を示す回路図である。
スアンプ117 の一例を示す回路図である。
【００１７】図９に示すセンスアンプ117 においては、
選択されたセルトランジスタＭＣのドレイン電流がトラ
ンジスタＴ8 の流すことのできる電流より大きいか、或
いは、小さいかにより、該センスアンプ117 出力を高レ
ベル“Ｈ”または低レベル“Ｌ”とする。ここで、トラ
ンジスタＴ9,Ｔ10, Ｔ11, Ｔ12は、バス線ＢＵＳの電位
を１ボルト程度に設定するバイアス回路を構成してい
る。
選択されたセルトランジスタＭＣのドレイン電流がトラ
ンジスタＴ8 の流すことのできる電流より大きいか、或
いは、小さいかにより、該センスアンプ117 出力を高レ
ベル“Ｈ”または低レベル“Ｌ”とする。ここで、トラ
ンジスタＴ9,Ｔ10, Ｔ11, Ｔ12は、バス線ＢＵＳの電位
を１ボルト程度に設定するバイアス回路を構成してい
る。
【００１８】書き込み時においては、書き込み制御信号
Ｗを高レベル“Ｈ”とし、信号φを所定の周波数で振幅
させる。このとき、ノードＮ1 には、トランジスタＴ4,
Ｔ5により書き込み電圧が供給される。そして、信号φR
による読み出し時と同様に高レベル“Ｈ”のパルスを
印加すると、ノードＮ2 は書き込み電圧に充電されると
共に、ノードＮ4 もトランジスタＴ6,Ｔ7 によるセルフ
ブートストラップ効果によりノードＮ2 と同じレベルに
充電される。コラムデコーダ114 におていも動作は同様
であり、結局、所定のワード線ＷＬには書き込み電圧が
供給されると共に、ビット線ＢＬは書き込み回路116 に
接続されることになる。
Ｗを高レベル“Ｈ”とし、信号φを所定の周波数で振幅
させる。このとき、ノードＮ1 には、トランジスタＴ4,
Ｔ5により書き込み電圧が供給される。そして、信号φR
による読み出し時と同様に高レベル“Ｈ”のパルスを
印加すると、ノードＮ2 は書き込み電圧に充電されると
共に、ノードＮ4 もトランジスタＴ6,Ｔ7 によるセルフ
ブートストラップ効果によりノードＮ2 と同じレベルに
充電される。コラムデコーダ114 におていも動作は同様
であり、結局、所定のワード線ＷＬには書き込み電圧が
供給されると共に、ビット線ＢＬは書き込み回路116 に
接続されることになる。
【００１９】
【発明が解決しようとする課題】図２〜図９を参照して
説明したように、関連技術としての半導体記憶装置（フ
ラッシュメモリ）においては、消去セルブロックは、通
常、５１２ｋビット程度の大きな容量を単位とされるこ
とが多く、このブロック中に欠陥セルが存在する場合に
は、この大きなブロックをそのまま大きな容量を有する
冗長セルブロックに置き換える冗長方式しか使用できな
い。そのため、効率の良い（少ないスペア用セルで多く
の欠陥セルを置き換える）冗長を行なうことが困難とな
っている。具体的に、例えば、図１中のメモリセルＭＣ
11が過剰消去となっていると、メモリセルＭＣ11を介し
てビット線ＢＬ1 に電流が常に流れ、正確な読み出し処
理および書き込み処理を行うことができない。
説明したように、関連技術としての半導体記憶装置（フ
ラッシュメモリ）においては、消去セルブロックは、通
常、５１２ｋビット程度の大きな容量を単位とされるこ
とが多く、このブロック中に欠陥セルが存在する場合に
は、この大きなブロックをそのまま大きな容量を有する
冗長セルブロックに置き換える冗長方式しか使用できな
い。そのため、効率の良い（少ないスペア用セルで多く
の欠陥セルを置き換える）冗長を行なうことが困難とな
っている。具体的に、例えば、図１中のメモリセルＭＣ
11が過剰消去となっていると、メモリセルＭＣ11を介し
てビット線ＢＬ1 に電流が常に流れ、正確な読み出し処
理および書き込み処理を行うことができない。
【００２０】図１０は半導体記憶装置（フラッシュメモ
リ）における書き込み特性曲線の一例を示す図である。
リ）における書き込み特性曲線の一例を示す図である。
【００２１】上述した関連技術の半導体記憶装置の構成
では、書き込み用のドレイン電圧を電源電圧Ｖccから昇
圧して使用しているため、書き込み回路のビット線への
駆動能力の限界からビット線に大きな電流を流すとビッ
ト線電位が低下するようになっている。過剰消去となっ
たセルトランジスタの特性によっては、図１０中の実線
で示されるように、セルトランジスタの書き込み特性曲
線は、書き込み回路116 のロードカーブと書き込みの不
可能な領域Ａでぶつかり、書き込みが不可となる事態に
陥いることも考えられる（Ｄ〜Ｂ点でないと書き込みは
不可）。また、消去および書き込みベリファイ用のワー
ド線電圧は、外部書き込み用電圧を降圧して使用するの
が一般であるが、本構成では、外部書き込み用電圧を使
用しない構成なので、ベリファイ動作を行なうことが困
難であるとともに、ワード線冗長の場合に過剰消去とな
ったセルトランジスタを単にスペア用セル（スペア用ワ
ード線）で置き換えてもデバイスの正常動作は望めな
い。この場合、その過剰消去になったセルに再び書き込
みを行うことにより過剰消去が解消され正常な冗長動作
を実現可とできるが、過剰消去のセルは図１０中のＡ点
付近でより電流が大きくなるため、上記理由により書き
込みが更に困難となりうる。
では、書き込み用のドレイン電圧を電源電圧Ｖccから昇
圧して使用しているため、書き込み回路のビット線への
駆動能力の限界からビット線に大きな電流を流すとビッ
ト線電位が低下するようになっている。過剰消去となっ
たセルトランジスタの特性によっては、図１０中の実線
で示されるように、セルトランジスタの書き込み特性曲
線は、書き込み回路116 のロードカーブと書き込みの不
可能な領域Ａでぶつかり、書き込みが不可となる事態に
陥いることも考えられる（Ｄ〜Ｂ点でないと書き込みは
不可）。また、消去および書き込みベリファイ用のワー
ド線電圧は、外部書き込み用電圧を降圧して使用するの
が一般であるが、本構成では、外部書き込み用電圧を使
用しない構成なので、ベリファイ動作を行なうことが困
難であるとともに、ワード線冗長の場合に過剰消去とな
ったセルトランジスタを単にスペア用セル（スペア用ワ
ード線）で置き換えてもデバイスの正常動作は望めな
い。この場合、その過剰消去になったセルに再び書き込
みを行うことにより過剰消去が解消され正常な冗長動作
を実現可とできるが、過剰消去のセルは図１０中のＡ点
付近でより電流が大きくなるため、上記理由により書き
込みが更に困難となりうる。
【００２２】本発明の第１の形態は、ワード線冗長を有
効に導入すると共に、安定した書き込みおよび各ベリフ
ァイを可能として、高歩留りで高性能なデバイスの実現
を目的とする。
効に導入すると共に、安定した書き込みおよび各ベリフ
ァイを可能として、高歩留りで高性能なデバイスの実現
を目的とする。
【００２３】
【課題を解決するための手段】本発明によれば、複数の
メモリセルを有し、複数のブロックに分割されたリアル
セルと、該リアルセルにおける欠陥個所を置き換える冗
長セルと、前記リアルセルの各ブロックにおける欠陥ア
ドレスを示す複数の欠陥アドレス指定手段と、該複数の
欠陥アドレス指定手段に対して共通に設けられ、前記複
数の欠陥アドレスと前記リアルセルの各ブロックにおけ
るアドレスとを比較するアドレス比較手段とを具備する
ことを特徴とする半導体記憶装置が提供される。
メモリセルを有し、複数のブロックに分割されたリアル
セルと、該リアルセルにおける欠陥個所を置き換える冗
長セルと、前記リアルセルの各ブロックにおける欠陥ア
ドレスを示す複数の欠陥アドレス指定手段と、該複数の
欠陥アドレス指定手段に対して共通に設けられ、前記複
数の欠陥アドレスと前記リアルセルの各ブロックにおけ
るアドレスとを比較するアドレス比較手段とを具備する
ことを特徴とする半導体記憶装置が提供される。
【００２４】また、本発明によれば、複数のメモリセル
を有するリアルセルアレイと、リアルセルにおける欠陥
個所を置き換える冗長セルと、外部からのアドレス入力
において欠陥のあるアドレスにデータを書き込む冗長情
報記憶用セルアレイと、該冗長情報記憶用セルアレイを
前記アドレス入力により選択するセル選択回路と、該セ
ル選択回路の出力に対応した前記冗長情報記憶用セルア
レイの出力を読み出して、冗長信号を出力する読み出し
回路とを具備する半導体記憶装置が提供される。
を有するリアルセルアレイと、リアルセルにおける欠陥
個所を置き換える冗長セルと、外部からのアドレス入力
において欠陥のあるアドレスにデータを書き込む冗長情
報記憶用セルアレイと、該冗長情報記憶用セルアレイを
前記アドレス入力により選択するセル選択回路と、該セ
ル選択回路の出力に対応した前記冗長情報記憶用セルア
レイの出力を読み出して、冗長信号を出力する読み出し
回路とを具備する半導体記憶装置が提供される。
【００２５】図１は本発明に係る半導体記憶装置の第１
の形態の一実施例を示す回路図である。
の形態の一実施例を示す回路図である。
【００２６】本発明の第１の形態によれば、複数の２n
本のワード線ＷＬと、複数のビット線ＢＬと、該各ワー
ド線および該各ビット線の交差個所にそれぞれ設けられ
電気的に外部から閾値電圧を制御できるＭＩＳトランジ
スタで構成された複数の不揮発性のメモリセルＭＣと、
選択されたワード線およびビット線の交点に位置するメ
モリセルにデータを書き込む書き込み回路106 と、前記
メモリセルに保持されたデータを検出して出力するセン
スアンプ107 とを具備する半導体記憶装置であって、前
記２n 本のワード線のうち２m 本（ｎ＞ｍ）のワード線
で構成されるワード線ブロック中のワード線を同時に選
択する手段101,102,120 と、前記２m 本のワード線で構
成されるワード線ブロック中の２k 本（ｍ＞ｋ）で構成
されるワード線ブロックを非選択する手段101,102,120
とを具備し、前記２m 本のワード線ブロック中の２k 本
のワード線ブロック中のワード線に欠陥がある場合、当
該２m 本のワード線ブロック中の２k 本のワード線ブロ
ック中のワード線を非選択すると共に、前記２n 本で構
成されるワード線ブロック外に存在する２k 本のワード
線で構成されるワード線ブロック中のワード線を選択す
る101,102,120; 120,130ようにしたことを特徴とする半
導体記憶装置が提供される。
本のワード線ＷＬと、複数のビット線ＢＬと、該各ワー
ド線および該各ビット線の交差個所にそれぞれ設けられ
電気的に外部から閾値電圧を制御できるＭＩＳトランジ
スタで構成された複数の不揮発性のメモリセルＭＣと、
選択されたワード線およびビット線の交点に位置するメ
モリセルにデータを書き込む書き込み回路106 と、前記
メモリセルに保持されたデータを検出して出力するセン
スアンプ107 とを具備する半導体記憶装置であって、前
記２n 本のワード線のうち２m 本（ｎ＞ｍ）のワード線
で構成されるワード線ブロック中のワード線を同時に選
択する手段101,102,120 と、前記２m 本のワード線で構
成されるワード線ブロック中の２k 本（ｍ＞ｋ）で構成
されるワード線ブロックを非選択する手段101,102,120
とを具備し、前記２m 本のワード線ブロック中の２k 本
のワード線ブロック中のワード線に欠陥がある場合、当
該２m 本のワード線ブロック中の２k 本のワード線ブロ
ック中のワード線を非選択すると共に、前記２n 本で構
成されるワード線ブロック外に存在する２k 本のワード
線で構成されるワード線ブロック中のワード線を選択す
る101,102,120; 120,130ようにしたことを特徴とする半
導体記憶装置が提供される。
【００２７】本発明の半導体記憶装置の第１の形態によ
れば、２m 本のワード線ブロック中の２k 本のワード線
ブロック中のワード線に欠陥がある場合、２m 本のワー
ド線ブロック中の２k 本のワード線ブロック中のワード
線を非選択すると共に、２n本で構成されるワード線ブ
ロック外に存在する２k 本のワード線で構成されるワー
ド線ブロック中のワード線を選択するようになってい
る。ここで、書き込み処理に付いては、ゲート電圧を制
御して、後述する図１０中の点線のような書き込み回路
のロードカーブの電流値を越えないようにセルの書き込
みカーブを実現させ書き込みを行なえばよい。また、ベ
リファイに関しては、ワード線電圧をＶccの昇圧および
降圧により発生させるか、或いは、センスアンプのデー
タ判定電流値を制御する。さらに、過剰消去のセルを冗
長救済するには、過剰消去になったセルに対して再びデ
ータを書き込んだ後に冗長を行なう。
れば、２m 本のワード線ブロック中の２k 本のワード線
ブロック中のワード線に欠陥がある場合、２m 本のワー
ド線ブロック中の２k 本のワード線ブロック中のワード
線を非選択すると共に、２n本で構成されるワード線ブ
ロック外に存在する２k 本のワード線で構成されるワー
ド線ブロック中のワード線を選択するようになってい
る。ここで、書き込み処理に付いては、ゲート電圧を制
御して、後述する図１０中の点線のような書き込み回路
のロードカーブの電流値を越えないようにセルの書き込
みカーブを実現させ書き込みを行なえばよい。また、ベ
リファイに関しては、ワード線電圧をＶccの昇圧および
降圧により発生させるか、或いは、センスアンプのデー
タ判定電流値を制御する。さらに、過剰消去のセルを冗
長救済するには、過剰消去になったセルに対して再びデ
ータを書き込んだ後に冗長を行なう。
【００２８】以上により、本発明の半導体記憶装置の第
１の形態によれば、効率の良いワード線冗長が可能とな
り、また、外部書き込み電源をなくした場合（例えば、
５ボルト単一電源）にした場合でも効果的に書き込みが
できる。さらに、本発明の半導体記憶装置の第１の形態
によれば、過剰消去のセルにも書き込むことが可能とな
り、過剰消去セルの冗長も可能になると共に、ベリファ
イも良好に行なうことができる。
１の形態によれば、効率の良いワード線冗長が可能とな
り、また、外部書き込み電源をなくした場合（例えば、
５ボルト単一電源）にした場合でも効果的に書き込みが
できる。さらに、本発明の半導体記憶装置の第１の形態
によれば、過剰消去のセルにも書き込むことが可能とな
り、過剰消去セルの冗長も可能になると共に、ベリファ
イも良好に行なうことができる。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明に係
る半導体記憶装置の各実施例を説明する。
る半導体記憶装置の各実施例を説明する。
【００３０】まず、図１および図１１〜図１９を参照し
て本発明に係る半導体記憶装置の第１の形態を説明す
る。
て本発明に係る半導体記憶装置の第１の形態を説明す
る。
【００３１】図１は本発明に係る半導体記憶装置（フラ
ッシュメモリ）の第１の形態の一実施例を示すブロック
回路図である。図１から明らかなように、本実施例の半
導体記憶装置は、図２に示す関連技術の半導体記憶装置
に対して、入力アドレスと不良アドレスを比較する一致
回路120,および，冗長ロウデコーダ130 が追加された構
成となっている。ここで、本実施例の半導体記憶装置に
おけるロウアドレスバッファ101,ロウデコーダ102,コラ
ムアドレスバッファ103,コラムデコーダ104,データI/O
バッファ105,書き込み回路106,センスアンプ107,負電圧
発生回路108,および, ソース電源回路109 は、図２の関
連技術の半導体記憶装置におけるロウアドレスバッファ
111,ロウデコーダ112,コラムアドレスバッファ113,コラ
ムデコーダ114,データI/O バッファ115,書き込み回路11
6,センスアンプ117,負電圧発生回路118,および, ソース
電源回路119 に対応するものである。
ッシュメモリ）の第１の形態の一実施例を示すブロック
回路図である。図１から明らかなように、本実施例の半
導体記憶装置は、図２に示す関連技術の半導体記憶装置
に対して、入力アドレスと不良アドレスを比較する一致
回路120,および，冗長ロウデコーダ130 が追加された構
成となっている。ここで、本実施例の半導体記憶装置に
おけるロウアドレスバッファ101,ロウデコーダ102,コラ
ムアドレスバッファ103,コラムデコーダ104,データI/O
バッファ105,書き込み回路106,センスアンプ107,負電圧
発生回路108,および, ソース電源回路109 は、図２の関
連技術の半導体記憶装置におけるロウアドレスバッファ
111,ロウデコーダ112,コラムアドレスバッファ113,コラ
ムデコーダ114,データI/O バッファ115,書き込み回路11
6,センスアンプ117,負電圧発生回路118,および, ソース
電源回路119 に対応するものである。
【００３２】本実施例における動作を説明すると、ま
ず、読み出し時および書き込み時においては、一致回路
120 に格納された不良アドレスと入力されるアドレスが
一致した場合、該一致回路120 からの出力信号はロウア
ドレスバッファ101 および冗長ロウデコーダ130 に入力
され、ロウデコーダ102 を非選択状態にすると共に、冗
長ロウデコーダ130 を選択状態にする。これにより、欠
陥セルをアクセスする代わりに冗長セルをアクセスする
ことができる。消去時においては、消去制御信号Ｅが高
レベル“Ｈ”となり、コラムアドレスバッファ103,ロウ
アドレスバッファ101,ロウデコーダ102,一致回路120,お
よび，冗長ロウデコーダ130 に入力される。
ず、読み出し時および書き込み時においては、一致回路
120 に格納された不良アドレスと入力されるアドレスが
一致した場合、該一致回路120 からの出力信号はロウア
ドレスバッファ101 および冗長ロウデコーダ130 に入力
され、ロウデコーダ102 を非選択状態にすると共に、冗
長ロウデコーダ130 を選択状態にする。これにより、欠
陥セルをアクセスする代わりに冗長セルをアクセスする
ことができる。消去時においては、消去制御信号Ｅが高
レベル“Ｈ”となり、コラムアドレスバッファ103,ロウ
アドレスバッファ101,ロウデコーダ102,一致回路120,お
よび，冗長ロウデコーダ130 に入力される。
【００３３】まず、セルアレイ中に欠陥セルトランジス
タ（欠陥セル）が存在しないとき（冗長していないと
き）は、上述したのと全く同様の動作をする。すなわ
ち、一致回路120 からの冗長制御信号ＲＥＤは、いずれ
の回路をも冗長動作させないような論理となっている。
タ（欠陥セル）が存在しないとき（冗長していないと
き）は、上述したのと全く同様の動作をする。すなわ
ち、一致回路120 からの冗長制御信号ＲＥＤは、いずれ
の回路をも冗長動作させないような論理となっている。
【００３４】次に、或るリード線上に欠陥セルが存在
し、一致回路120 にその欠陥セルのアドレスが格納され
ている場合を考える。本実施例では、全体のワード線数
を２n本とし、消去ブロックの大きさは２m 本のワード
線で構成され、また、２k 本のスペアワード線を備えた
構成を例にしている。書き込み時および読み出し時を考
えると、一致回路120 中の不良アドレス格納用メモリ素
子のビットの必要数はｎ−ｋ個となり、また、消去ブロ
ック中のワード線の数は２m 本なので消去ブロックを選
択するためにはｎ−ｍ個のアドレスのビット数が必要と
なる。消去時においては、或る２m 本で構成されるワー
ド線ブロックを選択するためｎ−ｍ個のワード線ブロッ
ク選択アドレスが入力されることになる。この入力アド
レスは、一致回路120 に格納されたｎ−ｋ個のアドレス
ビットのうちｎ−ｍ個の上位からのアドレスと比較さ
れ、もし、この入力アドレスと格納されているｎ−ｍ個
のアドレスが一致したとすると、欠陥を含む２k 本のワ
ード線ブロックがその消去ブロック中に存在することを
示す。
し、一致回路120 にその欠陥セルのアドレスが格納され
ている場合を考える。本実施例では、全体のワード線数
を２n本とし、消去ブロックの大きさは２m 本のワード
線で構成され、また、２k 本のスペアワード線を備えた
構成を例にしている。書き込み時および読み出し時を考
えると、一致回路120 中の不良アドレス格納用メモリ素
子のビットの必要数はｎ−ｋ個となり、また、消去ブロ
ック中のワード線の数は２m 本なので消去ブロックを選
択するためにはｎ−ｍ個のアドレスのビット数が必要と
なる。消去時においては、或る２m 本で構成されるワー
ド線ブロックを選択するためｎ−ｍ個のワード線ブロッ
ク選択アドレスが入力されることになる。この入力アド
レスは、一致回路120 に格納されたｎ−ｋ個のアドレス
ビットのうちｎ−ｍ個の上位からのアドレスと比較さ
れ、もし、この入力アドレスと格納されているｎ−ｍ個
のアドレスが一致したとすると、欠陥を含む２k 本のワ
ード線ブロックがその消去ブロック中に存在することを
示す。
【００３５】上記した２m 本で構成されるワード線ブロ
ック中で、欠陥を含んだ２k 本で構成されるワード線ブ
ロックを示すアドレス情報は、一致回路120 に格納され
たアドレス情報のうちｍ−ｋ個で示される残りのビット
で示されることになる。すなわち、本実施例の半導体記
憶装置は、ｍ−ｋ個のアドレスで指定される２m 本のワ
ード線ブロック中の２k 本で構成されるワード線ブロッ
クを、ロウデコーダ102 により非選択とすると共に、ｎ
−ｍ個のアドレスが一致した場合に、消去時には、冗長
ロウデコーダ130 を選択して２m 本で構成される消去ブ
ロックの内の２ k 本単位で構成したワード線ブロックの
消去冗長を行うことができるようになっている。
ック中で、欠陥を含んだ２k 本で構成されるワード線ブ
ロックを示すアドレス情報は、一致回路120 に格納され
たアドレス情報のうちｍ−ｋ個で示される残りのビット
で示されることになる。すなわち、本実施例の半導体記
憶装置は、ｍ−ｋ個のアドレスで指定される２m 本のワ
ード線ブロック中の２k 本で構成されるワード線ブロッ
クを、ロウデコーダ102 により非選択とすると共に、ｎ
−ｍ個のアドレスが一致した場合に、消去時には、冗長
ロウデコーダ130 を選択して２m 本で構成される消去ブ
ロックの内の２ k 本単位で構成したワード線ブロックの
消去冗長を行うことができるようになっている。
【００３６】図１２は図１の半導体記憶装置におけるロ
ウアドレスバッファ101 の一例を示す回路図、図１３は
ロウデコーダ102 の一例の要部を示す回路図、そして、
図１４は一致回路120 の一例を示す回路図である。
ウアドレスバッファ101 の一例を示す回路図、図１３は
ロウデコーダ102 の一例の要部を示す回路図、そして、
図１４は一致回路120 の一例を示す回路図である。
【００３７】図１２に示されるように、全体でｎ個のロ
ウアドレスバッファ101 の内、下位のｍ個には消去制御
信号Ｅが入力され、これにより、２m 本のワード線が消
去時に全選択されることになる。ここで、上記ｍ個のア
ドレスバッファの内のいずれか一つには冗長制御信号Ｒ
ＥＤが入力され、これにより、書き込み時および読み出
し時において、冗長制御信号ＲＥＤが高レベル“Ｈ”の
とき（不良アドレスと入力アドレスが一致したとき）ワ
ード線ＷＬを非選択とするようになっている。
ウアドレスバッファ101 の内、下位のｍ個には消去制御
信号Ｅが入力され、これにより、２m 本のワード線が消
去時に全選択されることになる。ここで、上記ｍ個のア
ドレスバッファの内のいずれか一つには冗長制御信号Ｒ
ＥＤが入力され、これにより、書き込み時および読み出
し時において、冗長制御信号ＲＥＤが高レベル“Ｈ”の
とき（不良アドレスと入力アドレスが一致したとき）ワ
ード線ＷＬを非選択とするようになっている。
【００３８】ここで、冗長制御信号ＲＥＤは、図１４に
示す一致回路120 の出力信号であり、この一致回路120
は、２k 本のワード線ブロックを２n 本のワード線中か
ら選択するために必要なアドレス記憶用ヒューズと、冗
長使用の信号を記憶するヒューズ（ＲＵＳＥ）を備えて
いる。そして、消去時以外は、消去制御信号Ｅが低レベ
ル“Ｌ”なので、全てのヒューズの情報と入力アドレス
が一致しないと冗長制御信号ＲＥＤは高レベル“Ｈ”と
はならないが、消去のときは、アドレス ARBm＋１〜 A
RBn （すなわち上位ｎ−ｍ個のアドレス）が一致するだ
けで冗長制御信号ＲＥＤが高レベル“Ｈ”となる。ま
た、アドレス ARBk+1 〜 ARBm （ｍ−ｋ個のアドレス）
のヒューズのデータは直接外部にとり出され、図１２に
示すナンドゲートに入力される。これにより２m 本中の
ワード線のうち２k 本のワード線で構成されるブロック
を非選択とすることができる。また、同時に、冗長制御
信号ＲＥＤは冗長用ロウデコーダに入力され、スペアワ
ード線を選択するため２m 本のワード線で構成される消
去ブロック中の２k 本で構成される任意のワード線ブロ
ックを冗長することが可能となる。
示す一致回路120 の出力信号であり、この一致回路120
は、２k 本のワード線ブロックを２n 本のワード線中か
ら選択するために必要なアドレス記憶用ヒューズと、冗
長使用の信号を記憶するヒューズ（ＲＵＳＥ）を備えて
いる。そして、消去時以外は、消去制御信号Ｅが低レベ
ル“Ｌ”なので、全てのヒューズの情報と入力アドレス
が一致しないと冗長制御信号ＲＥＤは高レベル“Ｈ”と
はならないが、消去のときは、アドレス ARBm＋１〜 A
RBn （すなわち上位ｎ−ｍ個のアドレス）が一致するだ
けで冗長制御信号ＲＥＤが高レベル“Ｈ”となる。ま
た、アドレス ARBk+1 〜 ARBm （ｍ−ｋ個のアドレス）
のヒューズのデータは直接外部にとり出され、図１２に
示すナンドゲートに入力される。これにより２m 本中の
ワード線のうち２k 本のワード線で構成されるブロック
を非選択とすることができる。また、同時に、冗長制御
信号ＲＥＤは冗長用ロウデコーダに入力され、スペアワ
ード線を選択するため２m 本のワード線で構成される消
去ブロック中の２k 本で構成される任意のワード線ブロ
ックを冗長することが可能となる。
【００３９】ところで、フラッシュメモリにおいては、
過剰消去による不良で歩留りを下げることがよくある。
上述した半導体記憶装置の構成では、ビット線がスペア
セルとリアルセルで共通となっているため、スペアセル
で過剰消去セルを置き換えただけでは、冗長救済するこ
とはできない。具体的に、例えば、図１１においてメモ
リセル（セルトランジスタ）ＭＣ11が過剰消去セルとす
ると、該過剰消去セルＭＣ11を冗長セルＭＣＲ11で置き
換えた場合、ワード線ＷＬ1 を低レベル“Ｌ”にしても
過剰消去セルＭＣ11が電流を流すため、このビット線Ｂ
Ｌ1 上に存在するセルのデータ（データ“０”）を正常
に読み出すことはできないからである。しかしながら、
この問題は、過剰消去セルを冗長する前に、そのセルに
データ“０”を書き込み、すなわち、フローティングゲ
ートへ電子を注入し、その後に冗長を行なえば容易に解
決することができる。
過剰消去による不良で歩留りを下げることがよくある。
上述した半導体記憶装置の構成では、ビット線がスペア
セルとリアルセルで共通となっているため、スペアセル
で過剰消去セルを置き換えただけでは、冗長救済するこ
とはできない。具体的に、例えば、図１１においてメモ
リセル（セルトランジスタ）ＭＣ11が過剰消去セルとす
ると、該過剰消去セルＭＣ11を冗長セルＭＣＲ11で置き
換えた場合、ワード線ＷＬ1 を低レベル“Ｌ”にしても
過剰消去セルＭＣ11が電流を流すため、このビット線Ｂ
Ｌ1 上に存在するセルのデータ（データ“０”）を正常
に読み出すことはできないからである。しかしながら、
この問題は、過剰消去セルを冗長する前に、そのセルに
データ“０”を書き込み、すなわち、フローティングゲ
ートへ電子を注入し、その後に冗長を行なえば容易に解
決することができる。
【００４０】過剰消去されたセルにおいては、フローテ
ィングゲートが正に帯電しているために、図１０に示す
セルの書き込み特性曲線において、Ａ点の電流がさらに
増すことになり、書き込みがおこなえないことになる。
これを解決するには、書き込み時にゲートレベルを制御
してＡ点付近のセルトランジスタの電流が書き込み回路
106 のロードカーブを越えない状態を作るように制御す
る必要がある。これを実現するには、書き込み時にワー
ド線ＷＬを連続パルス状に動作させることで容易に行な
うことができる。すなわち、ワード線ＷＬを連続パルス
的に動作させた場合、図１０の書き込み特性曲線におい
ては、ワード線ＷＬが低レベル“Ｌ”から高レベル
“Ｈ”へ、或いは、高レベル“Ｈ”から低レベル“Ｌ”
への遷移中に、必ず曲線Ｃ（図１０中の破線の特性曲
線）を実現することができ、フローティングゲートの状
態がいかなる場合においても書き込みが可能となる。
ィングゲートが正に帯電しているために、図１０に示す
セルの書き込み特性曲線において、Ａ点の電流がさらに
増すことになり、書き込みがおこなえないことになる。
これを解決するには、書き込み時にゲートレベルを制御
してＡ点付近のセルトランジスタの電流が書き込み回路
106 のロードカーブを越えない状態を作るように制御す
る必要がある。これを実現するには、書き込み時にワー
ド線ＷＬを連続パルス状に動作させることで容易に行な
うことができる。すなわち、ワード線ＷＬを連続パルス
的に動作させた場合、図１０の書き込み特性曲線におい
ては、ワード線ＷＬが低レベル“Ｌ”から高レベル
“Ｈ”へ、或いは、高レベル“Ｈ”から低レベル“Ｌ”
への遷移中に、必ず曲線Ｃ（図１０中の破線の特性曲
線）を実現することができ、フローティングゲートの状
態がいかなる場合においても書き込みが可能となる。
【００４１】図１５は図１の半導体記憶装置におけるロ
ウデコーダ102 の一例の要部を示す回路図であり、図５
を参照して説明した関連技術の半導体記憶装置のロウデ
コーダ112 における入力部Ｂに対応する回路構成を示す
図である。ここで、図１５のノアゲートの入力に供給さ
れる信号φＷは、図１６に示すパルス状の波形とされて
いる。これにより、図５中のノードＮ2 の電位を零ボル
トと書き込み電位との間で連続的に振幅させることがで
き、ワード線ＷＬに連続パルスを与えることが可能とな
る。ここで、書き込み処理および消去処理は、ベリファ
イを行いながら実行するのが一般的であり、また、これ
らのベリファイは、ベリファイ電圧をワード線に印加し
てデータを読み出すことによって実行するのが一般的で
ある。また、ベリファイ電圧は、デバイスの周囲環境が
変化（電源電圧等が変化）しても一定であることが望ま
しいが、そのためには、デバイスの基準電位（Ｖss）を
基準にして昇圧により作成するのが有効である。尚、パ
ルスを与える以外にも、ワード線に対して中間電圧を生
成する回路を用いてもよい。
ウデコーダ102 の一例の要部を示す回路図であり、図５
を参照して説明した関連技術の半導体記憶装置のロウデ
コーダ112 における入力部Ｂに対応する回路構成を示す
図である。ここで、図１５のノアゲートの入力に供給さ
れる信号φＷは、図１６に示すパルス状の波形とされて
いる。これにより、図５中のノードＮ2 の電位を零ボル
トと書き込み電位との間で連続的に振幅させることがで
き、ワード線ＷＬに連続パルスを与えることが可能とな
る。ここで、書き込み処理および消去処理は、ベリファ
イを行いながら実行するのが一般的であり、また、これ
らのベリファイは、ベリファイ電圧をワード線に印加し
てデータを読み出すことによって実行するのが一般的で
ある。また、ベリファイ電圧は、デバイスの周囲環境が
変化（電源電圧等が変化）しても一定であることが望ま
しいが、そのためには、デバイスの基準電位（Ｖss）を
基準にして昇圧により作成するのが有効である。尚、パ
ルスを与える以外にも、ワード線に対して中間電圧を生
成する回路を用いてもよい。
【００４２】図１７は図１の半導体記憶装置におけるベ
リファイ電圧発生回路150 の一例を示す回路図であり、
図５に示すロウデコーダ回路112(102)中のノードＮ1 に
印加するベリファイ電圧を発生するための回路である。
リファイ電圧発生回路150 の一例を示す回路図であり、
図５に示すロウデコーダ回路112(102)中のノードＮ1 に
印加するベリファイ電圧を発生するための回路である。
【００４３】図１７に示されるように、ベリファイ電圧
発生回路150 は、クランプ回路151,発振回路152,およ
び, 昇圧回路153 より構成されている。クランプ回路15
1 において、トランジスタＴ13, Ｔ14はクランプ電圧を
決定する回路でありＰチャネル型およびＮチャネル型の
ＭＯＳトランジスタが直列にダイオード接続されてい
る。ここで、ＣＭＯＳプロセスにおいて、各チャネル領
域の作成は同一工程で行なわれるため、各トランジスタ
におけるしきい値のずれは相補的に打ち消され、その結
果、安定したクランプ電圧が得られることになる。
発生回路150 は、クランプ回路151,発振回路152,およ
び, 昇圧回路153 より構成されている。クランプ回路15
1 において、トランジスタＴ13, Ｔ14はクランプ電圧を
決定する回路でありＰチャネル型およびＮチャネル型の
ＭＯＳトランジスタが直列にダイオード接続されてい
る。ここで、ＣＭＯＳプロセスにおいて、各チャネル領
域の作成は同一工程で行なわれるため、各トランジスタ
におけるしきい値のずれは相補的に打ち消され、その結
果、安定したクランプ電圧が得られることになる。
【００４４】トランジスタＴ15は、しきい値が〜零ボル
トのＮチャネル型ＭＯＳトランジスタであり、発振回路
152 に対してクランプ電圧を供給するようになってい
る。また、昇圧回路153 は、低電源電圧（接地電圧）Ｖ
ssを基準に動作し、これにより、ベリファイ電圧（ノー
ドＮ1 の電位）は、電源電圧に左右されずに安定した値
とすることができる。さらに、消去ベリファイおよび書
き込みベリファイは、その電圧値が異なるが、これは、
クランプ回路151 のトランジスタの段数（Ｔ13,Ｔ14;
……）を変えれば容易に所定の電位のクランプ電圧を発
生することができる。ここで、参照符号ＶR は、ベリフ
ァイ時に高レベル“Ｈ”となる信号である。尚、各ベリ
ファイは、センスアンプの判定電流を変化させることで
も実現することができる。
トのＮチャネル型ＭＯＳトランジスタであり、発振回路
152 に対してクランプ電圧を供給するようになってい
る。また、昇圧回路153 は、低電源電圧（接地電圧）Ｖ
ssを基準に動作し、これにより、ベリファイ電圧（ノー
ドＮ1 の電位）は、電源電圧に左右されずに安定した値
とすることができる。さらに、消去ベリファイおよび書
き込みベリファイは、その電圧値が異なるが、これは、
クランプ回路151 のトランジスタの段数（Ｔ13,Ｔ14;
……）を変えれば容易に所定の電位のクランプ電圧を発
生することができる。ここで、参照符号ＶR は、ベリフ
ァイ時に高レベル“Ｈ”となる信号である。尚、各ベリ
ファイは、センスアンプの判定電流を変化させることで
も実現することができる。
【００４５】図１８は図１の半導体記憶装置におけるセ
ンスアンプ107 の一例を示す回路図である。同図に示さ
れるように、センスアンプ107 は、ロード用トランジス
タとしてＰチャネル型トランジスタＴL1, ＴL2を備えて
いる。ここで、各トランジスタの電流供給能力は、ＴL1
＞ＴL2の関係にある。また、フラッシュメモリの読み出
しモードには、消去ベリファイ, 通常読み出し, およ
び，書き込みベリファイの３つのモードがある。そし
て、これら３つのモードにおけるロードトランジスタ
（トータル）の大きさは、消去ベリファイ＞通常リード
＞書き込みベリファイの関係が必要となる。尚、図１８
の回路における上記の関係は、消去ベリファイ時：ＶR1
＝ＶR2＝“Ｌ”、通常リード時：ＶR1＝“Ｌ",ＶR2＝
“Ｈ”、書き込みベリファイ時：ＶR1＝“Ｈ",ＶR2＝
“Ｌ”として実現できる。
ンスアンプ107 の一例を示す回路図である。同図に示さ
れるように、センスアンプ107 は、ロード用トランジス
タとしてＰチャネル型トランジスタＴL1, ＴL2を備えて
いる。ここで、各トランジスタの電流供給能力は、ＴL1
＞ＴL2の関係にある。また、フラッシュメモリの読み出
しモードには、消去ベリファイ, 通常読み出し, およ
び，書き込みベリファイの３つのモードがある。そし
て、これら３つのモードにおけるロードトランジスタ
（トータル）の大きさは、消去ベリファイ＞通常リード
＞書き込みベリファイの関係が必要となる。尚、図１８
の回路における上記の関係は、消去ベリファイ時：ＶR1
＝ＶR2＝“Ｌ”、通常リード時：ＶR1＝“Ｌ",ＶR2＝
“Ｈ”、書き込みベリファイ時：ＶR1＝“Ｈ",ＶR2＝
“Ｌ”として実現できる。
【００４６】図１９は図１８のセンスアンプに供給する
制御信号ＶR1, ＶR2を作成する論理回路の一例を示す回
路図である。同図において、参照符号Ｗｖは書き込みベ
リファイ信号、Ｅｖは消去ベリファイ信号を示してい
る。本構成を採用した場合には、ベリファイ電圧の発生
に必要なロウデコーダの電源回路を簡略化することがで
きるという利点がある。このように、本構成によれば、
ロードコントロール用の論理回路を追加することによ
り、フラッシュメモリにおける消去ベリファイに適用す
ることが可能となる。
制御信号ＶR1, ＶR2を作成する論理回路の一例を示す回
路図である。同図において、参照符号Ｗｖは書き込みベ
リファイ信号、Ｅｖは消去ベリファイ信号を示してい
る。本構成を採用した場合には、ベリファイ電圧の発生
に必要なロウデコーダの電源回路を簡略化することがで
きるという利点がある。このように、本構成によれば、
ロードコントロール用の論理回路を追加することによ
り、フラッシュメモリにおける消去ベリファイに適用す
ることが可能となる。
【００４７】次に、図２０〜図２８を参照して本発明に
係る半導体記憶装置の第２の形態を説明する。
係る半導体記憶装置の第２の形態を説明する。
【００４８】図２０は本発明に係る半導体記憶装置の第
２の形態に対応する従来の半導体記憶装置における冗長
回路210 の一例を示すブロック回路図である。同図にお
いて、参照符号211 はヒューズを示し、不良アドレスを
記憶させるための素子（欠陥アドレス指定手段）であ
り、切断しているかどうかでアドレスの高レベル“Ｈ”
または低レベル“Ｌ”を記憶させるようになっている。
また、参照符号214 はアドレス比較回路を示し、ヒュー
ズ211 の情報と外部入力アドレスが一致しているかどう
かを比較判別するものであり、一致すると、例えば、ア
ドレス一致信号を高レベル“Ｈ”とするようになってい
る。
２の形態に対応する従来の半導体記憶装置における冗長
回路210 の一例を示すブロック回路図である。同図にお
いて、参照符号211 はヒューズを示し、不良アドレスを
記憶させるための素子（欠陥アドレス指定手段）であ
り、切断しているかどうかでアドレスの高レベル“Ｈ”
または低レベル“Ｌ”を記憶させるようになっている。
また、参照符号214 はアドレス比較回路を示し、ヒュー
ズ211 の情報と外部入力アドレスが一致しているかどう
かを比較判別するものであり、一致すると、例えば、ア
ドレス一致信号を高レベル“Ｈ”とするようになってい
る。
【００４９】図２１は図２０に示す従来の冗長回路の構
成例を示す図である。同図に示す冗長回路2100の構成例
においては、図２０に示す冗長回路210 を複数個設け、
それらの出力をナンドゲートおよびインバータを介して
出力することにより冗長信号を作成するようになってい
る。そして、各入力アドレスが全ての冗長回路210 にお
けるヒューズ(211) の情報と一致する場合にだけ、冗長
信号を高レベル“Ｈ”とし冗長セルのデータを読み出す
ようになっている。
成例を示す図である。同図に示す冗長回路2100の構成例
においては、図２０に示す冗長回路210 を複数個設け、
それらの出力をナンドゲートおよびインバータを介して
出力することにより冗長信号を作成するようになってい
る。そして、各入力アドレスが全ての冗長回路210 にお
けるヒューズ(211) の情報と一致する場合にだけ、冗長
信号を高レベル“Ｈ”とし冗長セルのデータを読み出す
ようになっている。
【００５０】図２２は図２１に示す従来の冗長回路2100
を使用した半導体記憶装置の一例を示すブロック図であ
る。同図に示す半導体記憶装置全体の構成図において、
冗長回路2100から冗長信号が出ると、リアルセル選択回
路217 によりリアルセル218の読み出しが禁止され、代
わりに冗長セル選択回路215 により冗長セル216 の読み
出しが行われる。これにより、欠陥のあるリアルセル部
分を冗長用セルで置き換えるようになっている。ここ
で、図２２において、参照符号219 は、冗長セル216 ま
たはリアルセル218 の選択されたセルトランジスタ（メ
モリセル）のデータを読み出すデータ読み出し回路を示
している。
を使用した半導体記憶装置の一例を示すブロック図であ
る。同図に示す半導体記憶装置全体の構成図において、
冗長回路2100から冗長信号が出ると、リアルセル選択回
路217 によりリアルセル218の読み出しが禁止され、代
わりに冗長セル選択回路215 により冗長セル216 の読み
出しが行われる。これにより、欠陥のあるリアルセル部
分を冗長用セルで置き換えるようになっている。ここ
で、図２２において、参照符号219 は、冗長セル216 ま
たはリアルセル218 の選択されたセルトランジスタ（メ
モリセル）のデータを読み出すデータ読み出し回路を示
している。
【００５１】上述した従来の方法では、ヒューズ１つに
対してアドレス比較回路が１つ必要になるため、多数の
欠陥部分を置き換えるには、その置き換え数だけのヒュ
ーズおよびアドレス比較回路が必要となる。その結果、
従来の冗長回路では、チップ面積の増大を引き起こすと
共に、コストアップにもなっている。
対してアドレス比較回路が１つ必要になるため、多数の
欠陥部分を置き換えるには、その置き換え数だけのヒュ
ーズおよびアドレス比較回路が必要となる。その結果、
従来の冗長回路では、チップ面積の増大を引き起こすと
共に、コストアップにもなっている。
【００５２】このように、半導体記憶装置における従来
の冗長方式では、回路数の増加から、置き換え数が増加
した場合にチップ面積が増加し、また、コストアップに
も繋がるという解決すべき課題がある。
の冗長方式では、回路数の増加から、置き換え数が増加
した場合にチップ面積が増加し、また、コストアップに
も繋がるという解決すべき課題がある。
【００５３】図２３は本発明に係る半導体記憶装置の第
２の形態における冗長回路の一実施例を示すブロック回
路図である。同図から明らかなように、本実施例の冗長
回路200 においては、図２０の冗長回路210 におけるヒ
ューズ211 として、トランジスタＴA およびヒューズ20
1Aと、トランジスタＴB およびヒューズ201Bとを設け、
外部入力アドレスＡn (/Ａn:アドレスＡn の反転信号)
の論理によりヒューズ201A,201B が選択されるようにな
っている。ここで、アドレスＡn (/Ａn)は、複数のブロ
ックに分割されたリアルセルを選択するブロック選択ア
ドレスを示す上位アドレスを示している。このように、
本実施例の冗長回路200 によれば、１つのアドレス比較
回路214 を２つのヒューズ201A,201B で共用することに
よって、全体としてのアドレス比較回路214 の数を削減
し、チップ面積の増大およびコストアップを抑えるよう
になっている。
２の形態における冗長回路の一実施例を示すブロック回
路図である。同図から明らかなように、本実施例の冗長
回路200 においては、図２０の冗長回路210 におけるヒ
ューズ211 として、トランジスタＴA およびヒューズ20
1Aと、トランジスタＴB およびヒューズ201Bとを設け、
外部入力アドレスＡn (/Ａn:アドレスＡn の反転信号)
の論理によりヒューズ201A,201B が選択されるようにな
っている。ここで、アドレスＡn (/Ａn)は、複数のブロ
ックに分割されたリアルセルを選択するブロック選択ア
ドレスを示す上位アドレスを示している。このように、
本実施例の冗長回路200 によれば、１つのアドレス比較
回路214 を２つのヒューズ201A,201B で共用することに
よって、全体としてのアドレス比較回路214 の数を削減
し、チップ面積の増大およびコストアップを抑えるよう
になっている。
【００５４】図２４は図２３に示す本発明の冗長回路が
適用される半導体記憶装置におけるリアルセル208 およ
び冗長セル206 の構成を示す図である。同図に示される
ように、リアルセル208 は、例えば、ブロック選択アド
レスＡn が低レベル“Ｌ”で選択される第１のリアルセ
ルブロック208A, および, ブロック選択アドレスＡnが
高レベル“Ｈ”(/Ａn が低レベル“Ｌ")で選択される第
２のリアルセルブロック208Bにより構成されている。ま
た、冗長セル206 も、例えば、第１のリアルセルブロッ
ク208Aを冗長するための第１の冗長セルブロック206A,
および, 第２のリアルセルブロック208Bを冗長するため
の第２の冗長セルブロック206Bにより構成されている。
これにより、分割されたリアルセルのブロック206A,206
B に共通なアドレス（例えば、Ａn-1,Ａn-2,…) が欠陥
セルを含んでいる場合には、ブロックアドレスＡn の論
理により指定されたブロックにおいて、欠陥を含むリア
ルセルの所定範囲を冗長セルに置き換えるようになって
いる。
適用される半導体記憶装置におけるリアルセル208 およ
び冗長セル206 の構成を示す図である。同図に示される
ように、リアルセル208 は、例えば、ブロック選択アド
レスＡn が低レベル“Ｌ”で選択される第１のリアルセ
ルブロック208A, および, ブロック選択アドレスＡnが
高レベル“Ｈ”(/Ａn が低レベル“Ｌ")で選択される第
２のリアルセルブロック208Bにより構成されている。ま
た、冗長セル206 も、例えば、第１のリアルセルブロッ
ク208Aを冗長するための第１の冗長セルブロック206A,
および, 第２のリアルセルブロック208Bを冗長するため
の第２の冗長セルブロック206Bにより構成されている。
これにより、分割されたリアルセルのブロック206A,206
B に共通なアドレス（例えば、Ａn-1,Ａn-2,…) が欠陥
セルを含んでいる場合には、ブロックアドレスＡn の論
理により指定されたブロックにおいて、欠陥を含むリア
ルセルの所定範囲を冗長セルに置き換えるようになって
いる。
【００５５】図２５は図２３に示す本発明の冗長回路を
使用した半導体記憶装置の一例を示すブロック図であ
る。同図に示す半導体記憶装置全体の構成図において、
冗長回路200 から冗長信号が出ると、リアルセル選択回
路207 によりリアルセル208 の読み出しが禁止され、代
わりに冗長セル選択回路205 により冗長セル206 の読み
出しが行われる。ここで、図２２および図２４の半導体
記憶装置のブロック図の比較から明らかなように、本実
施例の半導体記憶装置においては、アドレス入力（ブロ
ック選択アドレスＡn)が冗長セル選択回路205 にも供給
され、冗長回路200 におけるアドレスＡn の論理により
選択されるヒューズ201A,201B に対応した冗長セル206
A,206B を選択するようになっている。すなわち、冗長
セル選択回路205 には、ブロックアドレスＡn が入力さ
れ、該ブロックアドレスＡn により選択されるリアルセ
ルブロック208A,208B に対応した冗長セル206A,206B を
選択して冗長処理を行うようになっている。尚、図２４
において、参照符号209 は、冗長セル206 またはリアル
セル208 の選択されたセル（メモリセル）のデータを読
み出すデータ読み出し回路を示している。
使用した半導体記憶装置の一例を示すブロック図であ
る。同図に示す半導体記憶装置全体の構成図において、
冗長回路200 から冗長信号が出ると、リアルセル選択回
路207 によりリアルセル208 の読み出しが禁止され、代
わりに冗長セル選択回路205 により冗長セル206 の読み
出しが行われる。ここで、図２２および図２４の半導体
記憶装置のブロック図の比較から明らかなように、本実
施例の半導体記憶装置においては、アドレス入力（ブロ
ック選択アドレスＡn)が冗長セル選択回路205 にも供給
され、冗長回路200 におけるアドレスＡn の論理により
選択されるヒューズ201A,201B に対応した冗長セル206
A,206B を選択するようになっている。すなわち、冗長
セル選択回路205 には、ブロックアドレスＡn が入力さ
れ、該ブロックアドレスＡn により選択されるリアルセ
ルブロック208A,208B に対応した冗長セル206A,206B を
選択して冗長処理を行うようになっている。尚、図２４
において、参照符号209 は、冗長セル206 またはリアル
セル208 の選択されたセル（メモリセル）のデータを読
み出すデータ読み出し回路を示している。
【００５６】以上により、複数の冗長セル206A,20Bに対
してアドレス比較回路204 を共通に使用して、図２２に
示す従来の半導体記憶装置と同様に、欠陥のあるリアル
セル部分を冗長用セルで置き換えることができる。ここ
で、以上の説明では、１ビットのブロック選択アドレス
Ａn が２分割されたリアルセルの一方を選択するように
構成されているが、例えば、２ビットのブロック選択ア
ドレスＡn,Ａn-1 により４分割されたリアルセルの一つ
を選択すると共に、４分割された冗長セルの一つを選択
するように構成してもよい。
してアドレス比較回路204 を共通に使用して、図２２に
示す従来の半導体記憶装置と同様に、欠陥のあるリアル
セル部分を冗長用セルで置き換えることができる。ここ
で、以上の説明では、１ビットのブロック選択アドレス
Ａn が２分割されたリアルセルの一方を選択するように
構成されているが、例えば、２ビットのブロック選択ア
ドレスＡn,Ａn-1 により４分割されたリアルセルの一つ
を選択すると共に、４分割された冗長セルの一つを選択
するように構成してもよい。
【００５７】図２６は本発明に係る半導体記憶装置の第
２の形態における冗長回路の他の実施例200'を示すブロ
ック回路図である。同図において、参照符号220 はセル
選択回路,221,223は冗長情報記憶用セルアレイ,222,224
は読み出し回路を示している。
２の形態における冗長回路の他の実施例200'を示すブロ
ック回路図である。同図において、参照符号220 はセル
選択回路,221,223は冗長情報記憶用セルアレイ,222,224
は読み出し回路を示している。
【００５８】図２６に示されるように、本実施例の冗長
回路200'は、２組みの冗長情報記憶用セルアレイ221,22
3 および読み出し回路222,224 を備えている。
回路200'は、２組みの冗長情報記憶用セルアレイ221,22
3 および読み出し回路222,224 を備えている。
【００５９】冗長情報記憶用セルアレイ221,223 は、例
えば、ＥＰＲＯＭ等の複数の不揮発性メモリセルトラン
ジスタで構成され、外部からの入力アドレスにおいて欠
陥のあるアドレスにデータを書き込むために使用されて
いる。セル選択回路220 は、冗長情報記憶用セルアレイ
221,223 をアドレス入力により選択するようになってい
る。読み出し回路222,224 の出力は、アンドゲート225
A,225B,225C,225D およびインバータ226A,226B を介し
て、４つの冗長信号として出力されるようになってい
る。ここで、本実施例では、２つの冗長情報記憶用セル
アレイ221,223 から２ビット並列にデータを読み出すよ
うになっており、４個所の欠陥部分に対して冗長セルへ
の置き換えを行えるようになっているが、３ビット以上
のデータを並列に読み出すように構成することができる
のはいうまでもない。
えば、ＥＰＲＯＭ等の複数の不揮発性メモリセルトラン
ジスタで構成され、外部からの入力アドレスにおいて欠
陥のあるアドレスにデータを書き込むために使用されて
いる。セル選択回路220 は、冗長情報記憶用セルアレイ
221,223 をアドレス入力により選択するようになってい
る。読み出し回路222,224 の出力は、アンドゲート225
A,225B,225C,225D およびインバータ226A,226B を介し
て、４つの冗長信号として出力されるようになってい
る。ここで、本実施例では、２つの冗長情報記憶用セル
アレイ221,223 から２ビット並列にデータを読み出すよ
うになっており、４個所の欠陥部分に対して冗長セルへ
の置き換えを行えるようになっているが、３ビット以上
のデータを並列に読み出すように構成することができる
のはいうまでもない。
【００６０】図２７は本発明に係る半導体記憶装置の第
２の形態における冗長回路のさらに他の実施例200"を示
すブロック回路図であり、図２８は図２７に示す本発明
の冗長回路を使用した半導体記憶装置の一例を示すブロ
ック図である。
２の形態における冗長回路のさらに他の実施例200"を示
すブロック回路図であり、図２８は図２７に示す本発明
の冗長回路を使用した半導体記憶装置の一例を示すブロ
ック図である。
【００６１】図２６に示す冗長回路200'では、複数ビッ
ト（２ビット）を並列に読み出す方式を示したが、単一
ビットのみを読み出し、リアルセル208 における複数の
欠陥部分を冗長セル206 で置き換えることもできる。
ト（２ビット）を並列に読み出す方式を示したが、単一
ビットのみを読み出し、リアルセル208 における複数の
欠陥部分を冗長セル206 で置き換えることもできる。
【００６２】図２７に示す冗長回路200"では、アドレス
入力により単一ビットを読み出し、その論理により冗長
信号を出力するようになっている。そして、図２８は、
図２７に示す冗長回路200"を使用した半導体記憶装置の
構成を示す。ここで、冗長セル選択回路205'およびリア
ルセル選択回路207'には、冗長回路200"から冗長信号が
供給されると共に、アドレス入力の一部（リアルセルの
ブロック選択アドレスＡn)が供給されている。これによ
り、複数の冗長セルの内、どの冗長セルを使用してリア
ルセルの冗長を行うかが決定される。
入力により単一ビットを読み出し、その論理により冗長
信号を出力するようになっている。そして、図２８は、
図２７に示す冗長回路200"を使用した半導体記憶装置の
構成を示す。ここで、冗長セル選択回路205'およびリア
ルセル選択回路207'には、冗長回路200"から冗長信号が
供給されると共に、アドレス入力の一部（リアルセルの
ブロック選択アドレスＡn)が供給されている。これによ
り、複数の冗長セルの内、どの冗長セルを使用してリア
ルセルの冗長を行うかが決定される。
【００６３】次に、図２９〜図３２を参照して本発明に
係る半導体記憶装置の第３の形態を説明する。
係る半導体記憶装置の第３の形態を説明する。
【００６４】ところで、近年、電気的に情報の書き込み
／消去が可能な不揮発性半導体記憶装置、特に、フラッ
シュメモリと呼ばれるものにおいて、書き込み若しくは
消去を内部アルゴリズムによって自動的に行なうモード
を有するものが提案されている。
／消去が可能な不揮発性半導体記憶装置、特に、フラッ
シュメモリと呼ばれるものにおいて、書き込み若しくは
消去を内部アルゴリズムによって自動的に行なうモード
を有するものが提案されている。
【００６５】このような、フラッシュメモリにおいて、
書き込み（或いは、消去）は、まず、書き込みパルスを
印加してから読み出し処理（ベリファイ）を行ない、こ
の読み出し処理で十分な書き込み深さに達していなけれ
ば、再度書き込みパルスを印加するということを繰り返
し行なう方法が適用されている。そして、上記書き込み
パルスの最大印加回数（ベリファイの回数）を仕様上規
定しており、この制御は全て外部から制御されるように
なっている。
書き込み（或いは、消去）は、まず、書き込みパルスを
印加してから読み出し処理（ベリファイ）を行ない、こ
の読み出し処理で十分な書き込み深さに達していなけれ
ば、再度書き込みパルスを印加するということを繰り返
し行なう方法が適用されている。そして、上記書き込み
パルスの最大印加回数（ベリファイの回数）を仕様上規
定しており、この制御は全て外部から制御されるように
なっている。
【００６６】また、最近のフラッシュメモリでは、この
アルゴリズムを内部にもたせて自動的に書き込み若しく
は消去を行なわせるものが提案されている。この自動的
に書き込みや消去を行う方法ではユーザに対して、その
最大書き込み（消去）時間を提示するようになってい
る。
アルゴリズムを内部にもたせて自動的に書き込み若しく
は消去を行なわせるものが提案されている。この自動的
に書き込みや消去を行う方法ではユーザに対して、その
最大書き込み（消去）時間を提示するようになってい
る。
【００６７】しかし、例えば、半導体記憶装置（フラッ
シュメモリ）出荷試験において、最大時間だけでは、書
き換え回数の増大による書き換え回数の劣化に対する保
証ができず、出荷試験を通過した半導体記憶装置がユー
ザ側で不良になってしまう可能性がある。
シュメモリ）出荷試験において、最大時間だけでは、書
き換え回数の増大による書き換え回数の劣化に対する保
証ができず、出荷試験を通過した半導体記憶装置がユー
ザ側で不良になってしまう可能性がある。
【００６８】そこで、本発明に係る半導体記憶装置の第
３の形態は、ユーザ側での最大回数とは別に、製造側で
の試験（例えば、出荷試験）時には、劣化による書き換
え時間の増大を見込んだ最大回数で試験することによっ
て、ユーザ側での最大回数を保証することを目的とす
る。
３の形態は、ユーザ側での最大回数とは別に、製造側で
の試験（例えば、出荷試験）時には、劣化による書き換
え時間の増大を見込んだ最大回数で試験することによっ
て、ユーザ側での最大回数を保証することを目的とす
る。
【００６９】図２９は本発明に係る半導体記憶装置の第
３の形態における基礎となる内部書き込みアルゴリズム
の一例を示すフローチャートである。
３の形態における基礎となる内部書き込みアルゴリズム
の一例を示すフローチャートである。
【００７０】まず、書き込み処理が開始されると、ステ
ップＳ301 において、書き込みパルスが印加され、さら
に、ステップＳ302 に進んで、ベリファイを行う。すな
わち、ステップＳ302 において、読み出しが行われて、
十分な書き込み深さに達しているかどうかが判別され
る。このステップＳ302 において、十分な書き込み深さ
に達していると判別されると、書き込み処理は終了し、
また、十分な書き込み深さに達していないと判別される
と、ステップＳ303 に進んで、パルス回数がＮに達した
かどうかが判別される。すなわち、ステップＳ303 にお
いて、ベリファイの回数が予め定められたＮに達したか
どうかが判別され、Ｎに達していなければ、ステップ30
1 およびステップＳ302 の処理を繰り返し、また、Ｎに
達していれば、書き込み失敗となる。すなわち、書き込
みパルスをＮ回印加してもセルトランジスタに対する十
分な書き込み処理が行えないことになる。
ップＳ301 において、書き込みパルスが印加され、さら
に、ステップＳ302 に進んで、ベリファイを行う。すな
わち、ステップＳ302 において、読み出しが行われて、
十分な書き込み深さに達しているかどうかが判別され
る。このステップＳ302 において、十分な書き込み深さ
に達していると判別されると、書き込み処理は終了し、
また、十分な書き込み深さに達していないと判別される
と、ステップＳ303 に進んで、パルス回数がＮに達した
かどうかが判別される。すなわち、ステップＳ303 にお
いて、ベリファイの回数が予め定められたＮに達したか
どうかが判別され、Ｎに達していなければ、ステップ30
1 およびステップＳ302 の処理を繰り返し、また、Ｎに
達していれば、書き込み失敗となる。すなわち、書き込
みパルスをＮ回印加してもセルトランジスタに対する十
分な書き込み処理が行えないことになる。
【００７１】本発明の第３の形態においては、例えば、
書き込みパルスの最大パルス印加回数を通常のＮよりも
少ない数のｎにより出荷試験を行い、通常よりも厳しい
条件により出荷試験を行うようになっている。このよう
に、本発明の第３の形態によれば、劣化による書き換え
時間の増大を見込んだ最大回数ｎ（ｎ＜Ｎ）により出荷
試験を行うことによって、ユーザ側での最大回数Ｎを保
証することができる。
書き込みパルスの最大パルス印加回数を通常のＮよりも
少ない数のｎにより出荷試験を行い、通常よりも厳しい
条件により出荷試験を行うようになっている。このよう
に、本発明の第３の形態によれば、劣化による書き換え
時間の増大を見込んだ最大回数ｎ（ｎ＜Ｎ）により出荷
試験を行うことによって、ユーザ側での最大回数Ｎを保
証することができる。
【００７２】図３０は本発明の半導体記憶装置の第３の
形態の一実施例を示すブロック図である。同図におい
て、参照符号311 は書き込み制御回路,312は書き込みパ
ルス発生回路,313はセルアレイ,314はパルスカウンタ,3
15はスイッチ部,316は停止信号発生回路, そして,317は
高電圧検出回路を示している。
形態の一実施例を示すブロック図である。同図におい
て、参照符号311 は書き込み制御回路,312は書き込みパ
ルス発生回路,313はセルアレイ,314はパルスカウンタ,3
15はスイッチ部,316は停止信号発生回路, そして,317は
高電圧検出回路を示している。
【００７３】書き込み制御回路311 は、外部制御信号お
よび書き込み停止信号を受け取り、書き込みパルス発生
回路312 を制御してセルアレイ313 の各セルトランジス
タへの書き込み処理を行うようになっている。書き込み
パルス発生回路312 の出力（書き込みパルス）は、セル
アレイ313 に供給されると共に、パルスカウンタ314に
供給され、印加された書き込みパルスの回数（ベリファ
イの回数）をカウントするようになっている。尚、パル
スカウンタ314 は、容易にカウント数を加えられるよう
に、ナンド回路の入力に対して直接入力する配線と、イ
ンバータの出力の配線を予め作り込んでおき、製造工程
においてナンド回路とそれらの配線を選択的に接続して
もよい。
よび書き込み停止信号を受け取り、書き込みパルス発生
回路312 を制御してセルアレイ313 の各セルトランジス
タへの書き込み処理を行うようになっている。書き込み
パルス発生回路312 の出力（書き込みパルス）は、セル
アレイ313 に供給されると共に、パルスカウンタ314に
供給され、印加された書き込みパルスの回数（ベリファ
イの回数）をカウントするようになっている。尚、パル
スカウンタ314 は、容易にカウント数を加えられるよう
に、ナンド回路の入力に対して直接入力する配線と、イ
ンバータの出力の配線を予め作り込んでおき、製造工程
においてナンド回路とそれらの配線を選択的に接続して
もよい。
【００７４】スイッチ部315 は、通常の最大パルス印加
回数Ｎと、例えば、出荷試験時の最大パルス印加回数ｎ
（ｎ＞Ｎ）とを切り替えるようになっており、また、停
止信号発生回路316 は、上記選択された最大パルス印加
回数Ｎまたはｎに応じて書き込み停止信号ＷＳを書き込
み制御回路311 に供給する。ここで、スイッチ部315の
切り替え動作は、高電圧検出回路317 から外部高電圧が
印加されているかどうかを検出して出力されるスイッチ
制御信号ＳＣに応じて行われる。
回数Ｎと、例えば、出荷試験時の最大パルス印加回数ｎ
（ｎ＞Ｎ）とを切り替えるようになっており、また、停
止信号発生回路316 は、上記選択された最大パルス印加
回数Ｎまたはｎに応じて書き込み停止信号ＷＳを書き込
み制御回路311 に供給する。ここで、スイッチ部315の
切り替え動作は、高電圧検出回路317 から外部高電圧が
印加されているかどうかを検出して出力されるスイッチ
制御信号ＳＣに応じて行われる。
【００７５】図３１は図３０の半導体記憶装置における
要部の回路例を示す図であり、図３２は図３１の回路の
動作を説明するためのタイミング図である。ここで、図
３１および図３２において、参照符号QC0iはパルスカウ
ントの各段数出力を表わしている。
要部の回路例を示す図であり、図３２は図３１の回路の
動作を説明するためのタイミング図である。ここで、図
３１および図３２において、参照符号QC0iはパルスカウ
ントの各段数出力を表わしている。
【００７６】図３１および図３２に示されるように、通
常の最大パルス印加回数Ｎに対応するストップ信号ＷＳ
(N) は、パルスカウント出力QCO2,QCO3,QCO4から作成さ
れ、また、例えば、出荷試験時の最大パルス印加回数ｎ
に対応するストップ信号ＷＳ(n) は、パルスカウント出
力QCO0,QCO1,QCO2から作成されるようになっている。こ
こで、高電圧検出回路(EWCMGN)317 の出力（スイッチ制
御信号) ＳＣが低レベル“Ｌ”のとき、すなわち、高電
圧が印加されていないとき、通常の最大パルス印加回数
Ｎに対応するストップ信号ＷＳ(N) がパルス信号QCO0の
２１回目のタイミングで出力される。逆に、高電圧検出
回路317 の出力ＳＣが高レベル“Ｈ”のとき、すなわ
ち、所定の端子に対して高電圧が印加されているとき、
例えば、出荷試験時の最大パルス印加回数ｎに対応する
ストップ信号ＷＳ(n) がパルス信号QCO0の４回目のタイ
ミングで出力される。
常の最大パルス印加回数Ｎに対応するストップ信号ＷＳ
(N) は、パルスカウント出力QCO2,QCO3,QCO4から作成さ
れ、また、例えば、出荷試験時の最大パルス印加回数ｎ
に対応するストップ信号ＷＳ(n) は、パルスカウント出
力QCO0,QCO1,QCO2から作成されるようになっている。こ
こで、高電圧検出回路(EWCMGN)317 の出力（スイッチ制
御信号) ＳＣが低レベル“Ｌ”のとき、すなわち、高電
圧が印加されていないとき、通常の最大パルス印加回数
Ｎに対応するストップ信号ＷＳ(N) がパルス信号QCO0の
２１回目のタイミングで出力される。逆に、高電圧検出
回路317 の出力ＳＣが高レベル“Ｈ”のとき、すなわ
ち、所定の端子に対して高電圧が印加されているとき、
例えば、出荷試験時の最大パルス印加回数ｎに対応する
ストップ信号ＷＳ(n) がパルス信号QCO0の４回目のタイ
ミングで出力される。
【００７７】以上の説明では、例えば、ストップ信号Ｗ
Ｓが出力されるまでの書き込みパルスの印加回数を通常
時（ユーザ使用時）と、出荷試験時とで変化させるよう
に構成したが、書き込みパルスの印加回数の代わりに、
書き込みパルスのパルス幅を変化させるように構成して
もよい。すなわち、例えば、出荷試験時には、書き込み
パルスのパルス幅を通常よりも厳しい条件となるように
短くするように構成してもよい。尚、この場合にも、例
えば、出荷試験時における書き込みパルスのパルス幅の
短縮は、所定の端子に対する高電圧の印加を検出して行
うようにしてもよい。さらに、以上の説明は、書き込み
処理について説明したが、消去処理についても同様であ
る。
Ｓが出力されるまでの書き込みパルスの印加回数を通常
時（ユーザ使用時）と、出荷試験時とで変化させるよう
に構成したが、書き込みパルスの印加回数の代わりに、
書き込みパルスのパルス幅を変化させるように構成して
もよい。すなわち、例えば、出荷試験時には、書き込み
パルスのパルス幅を通常よりも厳しい条件となるように
短くするように構成してもよい。尚、この場合にも、例
えば、出荷試験時における書き込みパルスのパルス幅の
短縮は、所定の端子に対する高電圧の印加を検出して行
うようにしてもよい。さらに、以上の説明は、書き込み
処理について説明したが、消去処理についても同様であ
る。
【００７８】このように、本発明の半導体記憶装置の第
３の形態によれば、内部アルゴリズムにおけるメモリセ
ルに対する情報の書き込み若しくは消去の許容値を可変
にすることによって、例えば、出荷試験を通過した半導
体記憶装置がユーザ側で不良になることを防止すること
ができる。
３の形態によれば、内部アルゴリズムにおけるメモリセ
ルに対する情報の書き込み若しくは消去の許容値を可変
にすることによって、例えば、出荷試験を通過した半導
体記憶装置がユーザ側で不良になることを防止すること
ができる。
【００７９】次に、図３３〜図３６を参照して本発明に
係る半導体記憶装置の第４の形態を説明する。
係る半導体記憶装置の第４の形態を説明する。
【００８０】図３３は本発明に係る半導体記憶装置の第
４の形態におけるメモリセル（ＭＣ 0)を示し、電気的一
括消去型不揮発性半導体記憶装置（フラッシュメモリ）
におけるセルトランジスタ（メモリセルＭＣ0)の動作を
説明するための図である。同図に示されるように、セル
トランジスタは、ソース−ドレイン間にどの領域とも絶
縁されたフローティングゲートＦＧが設けられ、該フロ
ーティングゲートＦＧの上にコントロールゲートＣＧを
形成して構成されている。
４の形態におけるメモリセル（ＭＣ 0)を示し、電気的一
括消去型不揮発性半導体記憶装置（フラッシュメモリ）
におけるセルトランジスタ（メモリセルＭＣ0)の動作を
説明するための図である。同図に示されるように、セル
トランジスタは、ソース−ドレイン間にどの領域とも絶
縁されたフローティングゲートＦＧが設けられ、該フロ
ーティングゲートＦＧの上にコントロールゲートＣＧを
形成して構成されている。
【００８１】まず、読み出し時には、ゲート電圧Ｖg を
電源電圧Ｖccとし、ドレイン電圧Ｖd をほぼ１ボルト程
度とし、そして、ソース電圧Ｖs をグランドレベルＶss
として、ドレイン電流が流れるか否かでセルトランジス
タに書き込まれているデータが“１”か“０”かを判別
する。
電源電圧Ｖccとし、ドレイン電圧Ｖd をほぼ１ボルト程
度とし、そして、ソース電圧Ｖs をグランドレベルＶss
として、ドレイン電流が流れるか否かでセルトランジス
タに書き込まれているデータが“１”か“０”かを判別
する。
【００８２】また、書き込み時には、ドレイン領域ＤＤ
に印加するドレイン電圧Ｖd を高電圧（通常、Ｖcc＜高
電圧＜Ｖpp）とし、コントロールゲートＣＧに印加する
ゲート電圧Ｖg を書き込み用電圧Ｖpp（〜＋10ボルト程
度) とし、ソース領域ＳＳに印加するソース電圧Ｖs を
グランドレベルＶssとして、ドレイン端子(DD)からフロ
ーティングゲート(FG)に電子を注入してデータ“０”を
書き込む。ここで、近年の書き込み用電圧の低電圧化に
伴って、書き込み用電圧を効率よくドレイン端子に印加
する必要性が強くなっている。
に印加するドレイン電圧Ｖd を高電圧（通常、Ｖcc＜高
電圧＜Ｖpp）とし、コントロールゲートＣＧに印加する
ゲート電圧Ｖg を書き込み用電圧Ｖpp（〜＋10ボルト程
度) とし、ソース領域ＳＳに印加するソース電圧Ｖs を
グランドレベルＶssとして、ドレイン端子(DD)からフロ
ーティングゲート(FG)に電子を注入してデータ“０”を
書き込む。ここで、近年の書き込み用電圧の低電圧化に
伴って、書き込み用電圧を効率よくドレイン端子に印加
する必要性が強くなっている。
【００８３】図３４は本発明の半導体記憶装置の第４の
形態に対応する関連技術としての半導体記憶装置（フラ
ッシュメモリ）の一例を示すブロック回路図である。同
図において、参照符号411 はロウアドレスバッファ,412
はロウデコーダ,413はコラムアドレスバッファ,414はコ
ラムデコーダ,415はバッファ回路,416は書き込み電圧供
給用トランジスタ, 417 はセンスアンプ, そして,418は
バス線を示している。また、参照符号ＢＬはビット線,
ＷＬはワード線を示し、また、／ＷＤは書き込みデータ
（反転レベル）、Ｗは書き込み制御信号を示している。
形態に対応する関連技術としての半導体記憶装置（フラ
ッシュメモリ）の一例を示すブロック回路図である。同
図において、参照符号411 はロウアドレスバッファ,412
はロウデコーダ,413はコラムアドレスバッファ,414はコ
ラムデコーダ,415はバッファ回路,416は書き込み電圧供
給用トランジスタ, 417 はセンスアンプ, そして,418は
バス線を示している。また、参照符号ＢＬはビット線,
ＷＬはワード線を示し、また、／ＷＤは書き込みデータ
（反転レベル）、Ｗは書き込み制御信号を示している。
【００８４】図３４に示す半導体記憶装置において、読
み出し時には、ロウアドレスおよびコラムアドレスによ
りワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ
選択され、センスアンプ417 によりその選択されたメモ
リセルＭＣ0(セルトランジスタ）が電流を流すか否かに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。
み出し時には、ロウアドレスおよびコラムアドレスによ
りワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ
選択され、センスアンプ417 によりその選択されたメモ
リセルＭＣ0(セルトランジスタ）が電流を流すか否かに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。
【００８５】データ書き込み時には、書き込み制御信号
Ｗにより、各ワード線およびビット線の選択信号が書き
込み用電圧Ｖppとされる。このとき、書き込みデータ／
ＷＤが入力されるとトランジスタ416 がオンして、バス
線418(セルトランジスタMC0のドレイン端子）に対して
書き込み用電圧Ｖpp（トランジスタ416 の閾値電圧分だ
け低い電圧）が印加される。ここで、図３４に示すフラ
ッシュメモリ（半導体記憶装置）においては、例えば、
書き込み用電圧Ｖppとして十分に高い電圧を使用するこ
とが可能だったので、書き込み電圧供給用トランジスタ
416 は、Ｎチャネル型ＭＯＳトランジスタで構成するこ
とができた。すなわち、書き込み電圧供給用トランジス
タ416 としてＮチャネル型ＭＯＳトランジスタを使用す
ると、書き込み用電圧Ｖppは、該Ｎチャネル型ＭＯＳト
ランジスタの閾値電圧分だけ低くなってセルトランジス
タMC0 のドレインに印加されることになる。
Ｗにより、各ワード線およびビット線の選択信号が書き
込み用電圧Ｖppとされる。このとき、書き込みデータ／
ＷＤが入力されるとトランジスタ416 がオンして、バス
線418(セルトランジスタMC0のドレイン端子）に対して
書き込み用電圧Ｖpp（トランジスタ416 の閾値電圧分だ
け低い電圧）が印加される。ここで、図３４に示すフラ
ッシュメモリ（半導体記憶装置）においては、例えば、
書き込み用電圧Ｖppとして十分に高い電圧を使用するこ
とが可能だったので、書き込み電圧供給用トランジスタ
416 は、Ｎチャネル型ＭＯＳトランジスタで構成するこ
とができた。すなわち、書き込み電圧供給用トランジス
タ416 としてＮチャネル型ＭＯＳトランジスタを使用す
ると、書き込み用電圧Ｖppは、該Ｎチャネル型ＭＯＳト
ランジスタの閾値電圧分だけ低くなってセルトランジス
タMC0 のドレインに印加されることになる。
【００８６】ところで、近年、フラッシュメモリを使用
する場合にも、例えば、５ボルト単一電源化の要求に応
じて、書き込み用電圧を低電圧化する必要が生じてい
る。このように、例えば、５ボルト単一電源によりフラ
ッシュメモリを駆動する場合には、書き込み電圧供給用
トランジスタ416 の閾値電圧により供給電圧が書き込み
用電圧Ｖppよりも低下して効率のよい書き込み用電圧の
ドレイン端子への供給が難しくなる。
する場合にも、例えば、５ボルト単一電源化の要求に応
じて、書き込み用電圧を低電圧化する必要が生じてい
る。このように、例えば、５ボルト単一電源によりフラ
ッシュメモリを駆動する場合には、書き込み電圧供給用
トランジスタ416 の閾値電圧により供給電圧が書き込み
用電圧Ｖppよりも低下して効率のよい書き込み用電圧の
ドレイン端子への供給が難しくなる。
【００８７】本発明に係る半導体記憶装置の第４の形態
は、書き込み電圧供給用トランジスタでの閾値電圧によ
る書き込みドレイン電圧の低下を防止することによっ
て、書き込み用電圧の低電圧化においても良好なデータ
の書き込みを実現することを目的とする。
は、書き込み電圧供給用トランジスタでの閾値電圧によ
る書き込みドレイン電圧の低下を防止することによっ
て、書き込み用電圧の低電圧化においても良好なデータ
の書き込みを実現することを目的とする。
【００８８】図３５は本発明の半導体記憶装置の第４の
形態の一実施例を示すブロック回路図である。図３４に
示す関連技術としての半導体記憶装置との比較から明ら
かなように、本実施例の半導体記憶装置においては、書
き込み電圧供給用トランジスタをＰチャネル型ＭＯＳト
ランジスタ406 で構成し、バッファ回路405 に供給する
書き込みデータを正論理の信号ＷＤとしている。ここ
で、図３５に示す本実施例のロウアドレスバッファ401,
ロウデコーダ402,コラムアドレスバッファ403,コラムデ
コーダ404,および, バッファ回路405 は、図３４に示す
関連技術のロウアドレスバッファ411,ロウデコーダ412,
コラムアドレスバッファ413,コラムデコーダ414,およ
び, バッファ回路415 に対応している。尚、参照符号Ｂ
Ｌはビット線, ＷＬはワード線, そして, Ｗは書き込み
制御信号を示している。
形態の一実施例を示すブロック回路図である。図３４に
示す関連技術としての半導体記憶装置との比較から明ら
かなように、本実施例の半導体記憶装置においては、書
き込み電圧供給用トランジスタをＰチャネル型ＭＯＳト
ランジスタ406 で構成し、バッファ回路405 に供給する
書き込みデータを正論理の信号ＷＤとしている。ここ
で、図３５に示す本実施例のロウアドレスバッファ401,
ロウデコーダ402,コラムアドレスバッファ403,コラムデ
コーダ404,および, バッファ回路405 は、図３４に示す
関連技術のロウアドレスバッファ411,ロウデコーダ412,
コラムアドレスバッファ413,コラムデコーダ414,およ
び, バッファ回路415 に対応している。尚、参照符号Ｂ
Ｌはビット線, ＷＬはワード線, そして, Ｗは書き込み
制御信号を示している。
【００８９】図３５に示す半導体記憶装置において、読
み出し時には、ロウアドレスおよびコラムアドレスによ
りワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ
選択され、センスアンプ407 によりその選択されたメモ
リセルＭＣ0(セルトランジスタ）が電流を流すか否かに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。
み出し時には、ロウアドレスおよびコラムアドレスによ
りワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ
選択され、センスアンプ407 によりその選択されたメモ
リセルＭＣ0(セルトランジスタ）が電流を流すか否かに
より、該選択されたセルトランジスタに書き込まれてい
る内容がデータ“１”或いはデータ“０”かを判別して
出力する。
【００９０】データ書き込み時には、書き込み制御信号
Ｗにより、各ワード線およびビット線の選択信号が書き
込み用電圧Ｖppとされる。このとき、書き込みデータＷ
Ｄは、バッファ回路405 により書き込み用電圧Ｖppのレ
ベルの信号に変換される。そして、書き込み電圧供給用
トランジスタ406 のゲート信号が低レベル“Ｌ”になる
と、該トランジスタ406 がオンして書き込み用電圧Ｖpp
がバス線408 に供給される。ここで、図３５に示す本実
施例のフラッシュメモリ（半導体記憶装置）において
は、書き込み電圧供給用トランジスタ406 がＰチャネル
型ＭＯＳトランジスタで構成されているので、該トラン
ジスタ406 のソースに印加される書き込み用電圧Ｖpp
は、該トランジスタ406 の閾値電圧分だけ電圧降下され
ることなく、バス線408 の電位を書き込み用電圧Ｖpp付
近まで上昇させることができ、セルトランジスタMC0 の
ドレイン端子に対して効率よく書き込み用電圧Ｖppを印
加させることができる。従って、例えば、フラッシュメ
モリを５ボルト単一電源で使用する場合にも、低電圧化
された書き込み用電圧Ｖppを使用して有効にデータの書
き込み処理を行なうことが可能となる。
Ｗにより、各ワード線およびビット線の選択信号が書き
込み用電圧Ｖppとされる。このとき、書き込みデータＷ
Ｄは、バッファ回路405 により書き込み用電圧Ｖppのレ
ベルの信号に変換される。そして、書き込み電圧供給用
トランジスタ406 のゲート信号が低レベル“Ｌ”になる
と、該トランジスタ406 がオンして書き込み用電圧Ｖpp
がバス線408 に供給される。ここで、図３５に示す本実
施例のフラッシュメモリ（半導体記憶装置）において
は、書き込み電圧供給用トランジスタ406 がＰチャネル
型ＭＯＳトランジスタで構成されているので、該トラン
ジスタ406 のソースに印加される書き込み用電圧Ｖpp
は、該トランジスタ406 の閾値電圧分だけ電圧降下され
ることなく、バス線408 の電位を書き込み用電圧Ｖpp付
近まで上昇させることができ、セルトランジスタMC0 の
ドレイン端子に対して効率よく書き込み用電圧Ｖppを印
加させることができる。従って、例えば、フラッシュメ
モリを５ボルト単一電源で使用する場合にも、低電圧化
された書き込み用電圧Ｖppを使用して有効にデータの書
き込み処理を行なうことが可能となる。
【００９１】図３６は本発明の半導体記憶装置の第４の
形態の他の実施例の要部を示す回路図であり、図３４に
示す関連技術の半導体記憶装置における書き込み電圧供
給用トランジスタおよびバッファ回路に対応する部分を
示す回路図である。
形態の他の実施例の要部を示す回路図であり、図３４に
示す関連技術の半導体記憶装置における書き込み電圧供
給用トランジスタおよびバッファ回路に対応する部分を
示す回路図である。
【００９２】図３６に示されるように、本実施例におい
ては、書き込み電圧供給用トランジスタ426 を、図３４
に示す関連技術の半導体記憶装置と同様に、Ｎチャネル
型ＭＯＳトランジスタで構成している。しかし、図３４
に示す関連技術の半導体記憶装置におけるバッファ回路
417 を、Ｎチャネル型ＭＯＳトランジスタ4251,4252,42
53, インバータ4255,4256,4257, および, 容量4253によ
るブートストラップ回路で構成するようになっている。
ここで、図３６に示すブートストラップ回路は、書き込
みデータＷＤが高レベル“Ｈ”から低レベル“Ｌ”へ変
化すると、トランジスタ4251のゲートは高レベル“Ｈ”
となり、その後、トランジスタ4252のゲートは低レベル
“Ｌ”となることによりノードＮ40の電位が上昇する。
このとき、容量4253によりトランジスタ4251のゲートは
さらに昇圧され、最終的には、約Ｖpp＋Ｖccのレベルま
で上昇することになる。この電位を書き込み電圧供給用
トランジスタ426 のゲートに印加すれば、バス線(418)
の電位はほぼ書き込み用電圧Ｖppまで上昇することにな
る。
ては、書き込み電圧供給用トランジスタ426 を、図３４
に示す関連技術の半導体記憶装置と同様に、Ｎチャネル
型ＭＯＳトランジスタで構成している。しかし、図３４
に示す関連技術の半導体記憶装置におけるバッファ回路
417 を、Ｎチャネル型ＭＯＳトランジスタ4251,4252,42
53, インバータ4255,4256,4257, および, 容量4253によ
るブートストラップ回路で構成するようになっている。
ここで、図３６に示すブートストラップ回路は、書き込
みデータＷＤが高レベル“Ｈ”から低レベル“Ｌ”へ変
化すると、トランジスタ4251のゲートは高レベル“Ｈ”
となり、その後、トランジスタ4252のゲートは低レベル
“Ｌ”となることによりノードＮ40の電位が上昇する。
このとき、容量4253によりトランジスタ4251のゲートは
さらに昇圧され、最終的には、約Ｖpp＋Ｖccのレベルま
で上昇することになる。この電位を書き込み電圧供給用
トランジスタ426 のゲートに印加すれば、バス線(418)
の電位はほぼ書き込み用電圧Ｖppまで上昇することにな
る。
【００９３】これにより、Ｎチャネル型ＭＯＳトランジ
スタで構成した書き込み電圧供給用トランジスタ426 の
ゲートに対して、書き込み用電圧Ｖpp以上に昇圧された
データ信号を印加し、バス線に対して書き込み用電圧Ｖ
ppと同等の電圧を供給して低電圧化された書き込み用電
圧Ｖppを使用して有効にデータの書き込み処理を行なう
ことが可能となる。
スタで構成した書き込み電圧供給用トランジスタ426 の
ゲートに対して、書き込み用電圧Ｖpp以上に昇圧された
データ信号を印加し、バス線に対して書き込み用電圧Ｖ
ppと同等の電圧を供給して低電圧化された書き込み用電
圧Ｖppを使用して有効にデータの書き込み処理を行なう
ことが可能となる。
【００９４】上述したように、本発明の半導体記憶装置
の第４の形態によれば、書き込み電圧供給用トランジス
タでの閾値電圧による書き込みドレイン電圧の低下を防
止することによって、書き込み電圧の低電圧化において
も良好なデータの書き込みを実現することができる。
の第４の形態によれば、書き込み電圧供給用トランジス
タでの閾値電圧による書き込みドレイン電圧の低下を防
止することによって、書き込み電圧の低電圧化において
も良好なデータの書き込みを実現することができる。
【００９５】次に、図３７〜図４５を参照して本発明に
係る半導体記憶装置の第５の形態を説明する。
係る半導体記憶装置の第５の形態を説明する。
【００９６】図３７は本発明に係る半導体記憶装置の第
５の形態に対応する従来の半導体記憶装置（フラッシュ
メモリ）の一例を示すブロック回路図である。同図にお
いて、参照符号512 はロウデコーダ,514はコラムデコー
ダ,517はセンスアンプ, そして,519はソース電源回路を
示している。また、参照符号ＭＣはＮチャネル型ＭＩＳ
トランジスタで構成されたメモリセルトランジスタ（メ
モリセル),ＷＬはワード線，ＢＬはビット線，そして，
ＳＬはソース線を示している。ここで、ソース電源回路
519 は、ソース線ＳＬを介してメモリセルアレイにおけ
る各メモリセルトランジスタのソースに接続され、電気
的に一括消去を行えるようになっている。また、メモリ
セルＭＣは図３３に示すものと同様である。
５の形態に対応する従来の半導体記憶装置（フラッシュ
メモリ）の一例を示すブロック回路図である。同図にお
いて、参照符号512 はロウデコーダ,514はコラムデコー
ダ,517はセンスアンプ, そして,519はソース電源回路を
示している。また、参照符号ＭＣはＮチャネル型ＭＩＳ
トランジスタで構成されたメモリセルトランジスタ（メ
モリセル),ＷＬはワード線，ＢＬはビット線，そして，
ＳＬはソース線を示している。ここで、ソース電源回路
519 は、ソース線ＳＬを介してメモリセルアレイにおけ
る各メモリセルトランジスタのソースに接続され、電気
的に一括消去を行えるようになっている。また、メモリ
セルＭＣは図３３に示すものと同様である。
【００９７】図３８は図３７の半導体記憶装置における
ロウデコーダ512 の構成を示す回路図、図３９はコラム
デコーダ514 の構成を示す回路図、そして、図４０はコ
ラムデコーダ514 におけるビット線トランスファーゲー
ト5145の構成を示す回路図である。
ロウデコーダ512 の構成を示す回路図、図３９はコラム
デコーダ514 の構成を示す回路図、そして、図４０はコ
ラムデコーダ514 におけるビット線トランスファーゲー
ト5145の構成を示す回路図である。
【００９８】図３８に示されるように、ロウデコーダ51
2 は、電源回路5121, ロウアドレスが供給されるゲート
ＲＧ1 〜ＲＧn,該ゲートＲＧ1 〜ＲＧn と電源回路5121
との間に設けられたトランジスタ5122, および, 電源回
路5121と低電位電源Ｖss（グランドレベルGND:０ボル
ト）との間に設けられワード線ＷＬのレベルを制御する
インバータ（トランジスタ5123,5124)を備えている。こ
れにより、例えば、入力されるロウアドレスが全て高レ
ベル“Ｈ”となってゲートＲＧ1 〜ＲＧn がオンするア
ドレスに対応したワード線（選択ワード線）ＷＬには、
トランジスタ5123を介して電源回路5121の出力（Ｖcc)
を印加し、他の非選択ワード線ＷＬには、トランジスタ
5124を介して低電位電圧（Ｖss：０ボルト）を印加する
ようになっている。
2 は、電源回路5121, ロウアドレスが供給されるゲート
ＲＧ1 〜ＲＧn,該ゲートＲＧ1 〜ＲＧn と電源回路5121
との間に設けられたトランジスタ5122, および, 電源回
路5121と低電位電源Ｖss（グランドレベルGND:０ボル
ト）との間に設けられワード線ＷＬのレベルを制御する
インバータ（トランジスタ5123,5124)を備えている。こ
れにより、例えば、入力されるロウアドレスが全て高レ
ベル“Ｈ”となってゲートＲＧ1 〜ＲＧn がオンするア
ドレスに対応したワード線（選択ワード線）ＷＬには、
トランジスタ5123を介して電源回路5121の出力（Ｖcc)
を印加し、他の非選択ワード線ＷＬには、トランジスタ
5124を介して低電位電圧（Ｖss：０ボルト）を印加する
ようになっている。
【００９９】図３９に示されるように、コラムデコーダ
514 は、電源回路5141, コラムアドレスが供給されるゲ
ートＣＧ1 〜ＣＧm,該ゲートＣＧ1 〜ＣＧm と電源回路
5141との間に設けられたトランジスタ5142, ビット線ト
ランスファーゲート5145, および, 電源回路5121と低電
位電源Ｖssとの間に設けられビット線トランスファーゲ
ート5145を制御するインバータ（トランジスタ5143,514
4)を備えている。これにより、例えば、入力されるコラ
ムアドレスが全て高レベル“Ｈ”となってゲートＣＧ1
〜ＣＧm がオンするアドレスに対応したビット線（選択
ビット線）ＢＬをセンスアンプ517 に接続するようにな
っている。
514 は、電源回路5141, コラムアドレスが供給されるゲ
ートＣＧ1 〜ＣＧm,該ゲートＣＧ1 〜ＣＧm と電源回路
5141との間に設けられたトランジスタ5142, ビット線ト
ランスファーゲート5145, および, 電源回路5121と低電
位電源Ｖssとの間に設けられビット線トランスファーゲ
ート5145を制御するインバータ（トランジスタ5143,514
4)を備えている。これにより、例えば、入力されるコラ
ムアドレスが全て高レベル“Ｈ”となってゲートＣＧ1
〜ＣＧm がオンするアドレスに対応したビット線（選択
ビット線）ＢＬをセンスアンプ517 に接続するようにな
っている。
【０１００】ここで、図４０に示されるように、複数の
ビット線トランスファーゲート51451 〜5145m がバス線
(BUS) を介して１つのセンスアンプ517 に接続され、ビ
ット線トランスファーゲート51451 〜5145m における選
択された１つのビット線（選択ビット線）だけがセンス
アンプ517 に接続されるようになっている。そして、上
述した選択ワード線と選択ビット線との交点に一するメ
モリセルＭＣの内容がセンスアンプ517 を介して出力さ
れるようになっている。
ビット線トランスファーゲート51451 〜5145m がバス線
(BUS) を介して１つのセンスアンプ517 に接続され、ビ
ット線トランスファーゲート51451 〜5145m における選
択された１つのビット線（選択ビット線）だけがセンス
アンプ517 に接続されるようになっている。そして、上
述した選択ワード線と選択ビット線との交点に一するメ
モリセルＭＣの内容がセンスアンプ517 を介して出力さ
れるようになっている。
【０１０１】ところで、フラッシュメモリは、電気的に
全ビットの一括消去が可能であり、一括消去を行う際に
は回路技術上の簡便さから一般的に全てのセルトランジ
スタ（メモリセルＭＣ）に対して同時に同様の消去動作
を行う。そして、この消去動作は、全てのセルトランジ
スタが消去されるまで繰り返される。しかしながら、セ
ルアレイ中には統計的な理由により、比較的消去が容易
なセルトランジスタおよび比較的消去が困難なセルトラ
ンジスタが混在している。そのため、上述したような方
法で全ビットの一括消去を行うと、消去が容易なセルト
ランジスタと消去が困難なセルトランジスタの特性的な
差が非常に大きい場合、消去が容易なセルトランジスタ
に対する消去動作が必要以上になされてしまう。ここ
で、セルトランジスタの特性的な差は、ウエハープロセ
ス的なゆらぎや、長時間にわたる書き込み／消去の繰り
返しによるストレス等により、比較的容易に出現し得
る。
全ビットの一括消去が可能であり、一括消去を行う際に
は回路技術上の簡便さから一般的に全てのセルトランジ
スタ（メモリセルＭＣ）に対して同時に同様の消去動作
を行う。そして、この消去動作は、全てのセルトランジ
スタが消去されるまで繰り返される。しかしながら、セ
ルアレイ中には統計的な理由により、比較的消去が容易
なセルトランジスタおよび比較的消去が困難なセルトラ
ンジスタが混在している。そのため、上述したような方
法で全ビットの一括消去を行うと、消去が容易なセルト
ランジスタと消去が困難なセルトランジスタの特性的な
差が非常に大きい場合、消去が容易なセルトランジスタ
に対する消去動作が必要以上になされてしまう。ここ
で、セルトランジスタの特性的な差は、ウエハープロセ
ス的なゆらぎや、長時間にわたる書き込み／消去の繰り
返しによるストレス等により、比較的容易に出現し得
る。
【０１０２】また、フラシュメモリのセルトランジスタ
に対する書き込みおよび消去動作は、通常、セルトラン
ジスタのフローティングゲートに対する電荷の注入およ
び放出により行われる。そのため、上述したような必要
以上に消去動作のなされたメモリセルＭＣは、見掛け
上、書き込まれた際とは逆の極性の電荷がフローティン
グゲートに注入される（フローティングゲートが正に帯
電する）ことになる。このような状態を過剰消去（オー
バーイレース）の状態と呼ぶ。
に対する書き込みおよび消去動作は、通常、セルトラン
ジスタのフローティングゲートに対する電荷の注入およ
び放出により行われる。そのため、上述したような必要
以上に消去動作のなされたメモリセルＭＣは、見掛け
上、書き込まれた際とは逆の極性の電荷がフローティン
グゲートに注入される（フローティングゲートが正に帯
電する）ことになる。このような状態を過剰消去（オー
バーイレース）の状態と呼ぶ。
【０１０３】さて、不揮発性半導体記憶装置（フラッシ
ュメモリ）の場合、一般的に、セルアレイはＮＯＲ型と
呼ばれる構成を取っている。このＮＯＲ型の不揮発性半
導体記憶装置において、セルトランジスタ（Ｎチャネル
型ＭＩＳトランジスタ）のドレインは、ビット線毎に共
通接続され、一様にバイアスを与えた状態で、選択する
セルトランジスタのゲートにだけバイアス（正の電圧）
を与え、且つ、非選択のセルトランジスタのゲートには
バイアスを与えない（０ボルト）ことより、所定のセル
トランジスタ（メモリセル）を選択するようになってい
る。尚、全てのセルトランジスタのソースはソース電源
回路519 を介して接地されている。ここで、セルトラン
ジスタは、エンハンスメント型のＭＩＳトランジスタ
（Ｎチャネル型ＭＩＳトランジスタ）を用いるため、非
選択のセルトランジスタは電流を流さず、選択されたセ
ルトランジスタのみがフローティングゲート中の電荷の
量に応じて電流を流したり或いは流さなかったりする。
この選択されたセルトランジスタを流れる電流に応じて
データ“０”およびデータ“１”が割り当てられるよう
になっている。
ュメモリ）の場合、一般的に、セルアレイはＮＯＲ型と
呼ばれる構成を取っている。このＮＯＲ型の不揮発性半
導体記憶装置において、セルトランジスタ（Ｎチャネル
型ＭＩＳトランジスタ）のドレインは、ビット線毎に共
通接続され、一様にバイアスを与えた状態で、選択する
セルトランジスタのゲートにだけバイアス（正の電圧）
を与え、且つ、非選択のセルトランジスタのゲートには
バイアスを与えない（０ボルト）ことより、所定のセル
トランジスタ（メモリセル）を選択するようになってい
る。尚、全てのセルトランジスタのソースはソース電源
回路519 を介して接地されている。ここで、セルトラン
ジスタは、エンハンスメント型のＭＩＳトランジスタ
（Ｎチャネル型ＭＩＳトランジスタ）を用いるため、非
選択のセルトランジスタは電流を流さず、選択されたセ
ルトランジスタのみがフローティングゲート中の電荷の
量に応じて電流を流したり或いは流さなかったりする。
この選択されたセルトランジスタを流れる電流に応じて
データ“０”およびデータ“１”が割り当てられるよう
になっている。
【０１０４】フラッシュメモリにおいては、エンハンス
メント型のセルトランジスタに対して上述した過剰消去
が生じると、セルトランジスタは見掛け上デプリション
型に特性が変じてしまう。そして、ＮＯＲ型のセルアレ
イを用いた場合、非選択のセルトランジスタはゲートに
バイアスを与えない状態では電流を流さないようにして
いるが、過剰消去が生じたセルトランジスタは見掛け上
デプリション型の特性を示すため、非選択のセルトラン
ジスタであっても電流を流してしまう。このため、例
え、選択されたセルトランジスタが電流を流さない状態
であっても、過剰消去の非選択のセルトランジスタが電
流を流すため、データ“０”とデータ“１”とが誤って
判定される場合が生じるという問題がある。
メント型のセルトランジスタに対して上述した過剰消去
が生じると、セルトランジスタは見掛け上デプリション
型に特性が変じてしまう。そして、ＮＯＲ型のセルアレ
イを用いた場合、非選択のセルトランジスタはゲートに
バイアスを与えない状態では電流を流さないようにして
いるが、過剰消去が生じたセルトランジスタは見掛け上
デプリション型の特性を示すため、非選択のセルトラン
ジスタであっても電流を流してしまう。このため、例
え、選択されたセルトランジスタが電流を流さない状態
であっても、過剰消去の非選択のセルトランジスタが電
流を流すため、データ“０”とデータ“１”とが誤って
判定される場合が生じるという問題がある。
【０１０５】本発明に係る半導体記憶装置の第５の形態
は、過剰消去を起こしたセルトランジスタが存在しても
データを正確に読み出すことを目的とする。
は、過剰消去を起こしたセルトランジスタが存在しても
データを正確に読み出すことを目的とする。
【０１０６】図４１は本発明に係る半導体記憶装置（フ
ラッシュメモリ）の第５の形態の一実施例を示すブロッ
ク回路図である。同図において、参照符号502 はロウデ
コーダ,504はコラムデコーダ,507はセンスアンプ, そし
て,509はソース電源回路を示している。ここで、本実施
例の半導体記憶装置は、基本的には、図３７を参照して
説明した半導体記憶装置と同様であり、その説明は省略
するが、ロウデコーダ502 の構成が異なっている。
ラッシュメモリ）の第５の形態の一実施例を示すブロッ
ク回路図である。同図において、参照符号502 はロウデ
コーダ,504はコラムデコーダ,507はセンスアンプ, そし
て,509はソース電源回路を示している。ここで、本実施
例の半導体記憶装置は、基本的には、図３７を参照して
説明した半導体記憶装置と同様であり、その説明は省略
するが、ロウデコーダ502 の構成が異なっている。
【０１０７】図４２は図４１の半導体記憶装置における
ロウデコーダ502 の構成を示す回路図である。同図に示
されるように、本実施例のロウデコーダ502 は、所定の
正電圧を発生する正電源回路5021, ロウアドレスが供給
されるゲートＲＧ1 〜ＲＧn,該ゲートＲＧ1 〜ＲＧn と
正電源回路5021との間に設けられたトランジスタ5022,
負電源回路5025, および, 正電源回路5021と負電源回路
5025との間に設けられワード線ＷＬのレベルを制御する
インバータ（トランジスタ5023,5024)を備えている。こ
れにより、例えば、入力されるロウアドレスが全て高レ
ベル“Ｈ”となってゲートＲＧ1 〜ＲＧn がオンするア
ドレスに対応したワード線（選択ワード線）ＷＬには、
トランジスタ5123を介して正電源回路5021の出力（Ｖc
c) を印加し、他の非選択ワード線ＷＬには、トランジ
スタ5024を介して負電源回路5025の出力（負の電圧）を
印加するようになっている。尚、負電源回路5025の具体
的な回路としては、図５に示す関連技術としての半導体
記憶装置における負電圧発生回路118 を適用して構成す
ることができるのはもちろんである。
ロウデコーダ502 の構成を示す回路図である。同図に示
されるように、本実施例のロウデコーダ502 は、所定の
正電圧を発生する正電源回路5021, ロウアドレスが供給
されるゲートＲＧ1 〜ＲＧn,該ゲートＲＧ1 〜ＲＧn と
正電源回路5021との間に設けられたトランジスタ5022,
負電源回路5025, および, 正電源回路5021と負電源回路
5025との間に設けられワード線ＷＬのレベルを制御する
インバータ（トランジスタ5023,5024)を備えている。こ
れにより、例えば、入力されるロウアドレスが全て高レ
ベル“Ｈ”となってゲートＲＧ1 〜ＲＧn がオンするア
ドレスに対応したワード線（選択ワード線）ＷＬには、
トランジスタ5123を介して正電源回路5021の出力（Ｖc
c) を印加し、他の非選択ワード線ＷＬには、トランジ
スタ5024を介して負電源回路5025の出力（負の電圧）を
印加するようになっている。尚、負電源回路5025の具体
的な回路としては、図５に示す関連技術としての半導体
記憶装置における負電圧発生回路118 を適用して構成す
ることができるのはもちろんである。
【０１０８】ここで、負電源回路5025の出力は、過剰消
去を起こしてデプリション型となっているセルトランジ
スタＭＣのゲートに印加された場合に、該過剰消去のセ
ルトランジスタＭＣを非選択状態にして電流を流さない
ようにする電圧となっている。すなわち、負電源回路50
25の出力は、デプリション型のＮチャネル型ＭＩＳトラ
ンジスタ（過剰消去のセルトランジスタ）におけるゲー
ト電圧が、閾値電圧以下となるような負の電圧となって
いる。これにより、例え、選択されたビット線に過剰消
去のセルトランジスタが存在していても、ワード線によ
り選択されたセルトランジスタに書き込まれた内容がセ
ンスアンプ507 を介して正確に出力されることになる。
去を起こしてデプリション型となっているセルトランジ
スタＭＣのゲートに印加された場合に、該過剰消去のセ
ルトランジスタＭＣを非選択状態にして電流を流さない
ようにする電圧となっている。すなわち、負電源回路50
25の出力は、デプリション型のＮチャネル型ＭＩＳトラ
ンジスタ（過剰消去のセルトランジスタ）におけるゲー
ト電圧が、閾値電圧以下となるような負の電圧となって
いる。これにより、例え、選択されたビット線に過剰消
去のセルトランジスタが存在していても、ワード線によ
り選択されたセルトランジスタに書き込まれた内容がセ
ンスアンプ507 を介して正確に出力されることになる。
【０１０９】図４３は本発明に係る半導体記憶装置の第
５の形態の他の実施例を示すブロック回路図である。同
図において、参照符号5221は、図４１におけるロウデコ
ーダ502 に対応する第１のロウデコーダ、5222は図４１
におけるソース電源回路509の機能および非選択のワー
ド線ＷＬに対応するソース線ＳＬに対して選択ビット線
のレベル以上の電圧を印加するための第２のロウデコー
ダを示している。ここで、コラムデコーダ524,センスア
ンプ527 等の構成は、前述した図４１に示すものと同様
である。
５の形態の他の実施例を示すブロック回路図である。同
図において、参照符号5221は、図４１におけるロウデコ
ーダ502 に対応する第１のロウデコーダ、5222は図４１
におけるソース電源回路509の機能および非選択のワー
ド線ＷＬに対応するソース線ＳＬに対して選択ビット線
のレベル以上の電圧を印加するための第２のロウデコー
ダを示している。ここで、コラムデコーダ524,センスア
ンプ527 等の構成は、前述した図４１に示すものと同様
である。
【０１１０】本実施例の半導体記憶装置において、第１
のロウデコーダ5221は、読み出し時の選択ワード線ＷＬ
に対して通常の電圧Ｖccを印加し、該選択ワード線ＷＬ
に接続されたメモリセル（セルトランジスタ）ＭＣを選
択する。また、第２のロウデコーダ5222は、選択ワード
線に接続されたセルトランジスタのソース（ＳＷＬ）に
対して低電位の電源電圧Ｖss：０ボルト）を印加すると
共に、読み出し時の非選択ワード線に接続された全ての
セルトランジスタのソースに対して、選択されたビット
線のレベル（ドレイン電圧）以上の電圧を印加するよう
になっている。これにより、非選択状態とされている場
合、一括消去により過剰消去状態になったセルトランジ
スタに対しても、ゲート電圧がソース電圧よりも低くな
るためカットオフ（非選択状態）させることができる。
ここで、読み出し時の非選択ワード線に接続されたメモ
リセルのソースに印加する電圧としては、選択されたビ
ット線のレベルと同じ電圧に設定してもよい。すなわ
ち、過剰消去により、例え、チャネルが生成されていて
も、ドレインとソースとの間に電位差がなければ電流は
流れないので、非選択の過剰消去のセルトランジスタが
読み出し動作に影響を与えることない。
のロウデコーダ5221は、読み出し時の選択ワード線ＷＬ
に対して通常の電圧Ｖccを印加し、該選択ワード線ＷＬ
に接続されたメモリセル（セルトランジスタ）ＭＣを選
択する。また、第２のロウデコーダ5222は、選択ワード
線に接続されたセルトランジスタのソース（ＳＷＬ）に
対して低電位の電源電圧Ｖss：０ボルト）を印加すると
共に、読み出し時の非選択ワード線に接続された全ての
セルトランジスタのソースに対して、選択されたビット
線のレベル（ドレイン電圧）以上の電圧を印加するよう
になっている。これにより、非選択状態とされている場
合、一括消去により過剰消去状態になったセルトランジ
スタに対しても、ゲート電圧がソース電圧よりも低くな
るためカットオフ（非選択状態）させることができる。
ここで、読み出し時の非選択ワード線に接続されたメモ
リセルのソースに印加する電圧としては、選択されたビ
ット線のレベルと同じ電圧に設定してもよい。すなわ
ち、過剰消去により、例え、チャネルが生成されていて
も、ドレインとソースとの間に電位差がなければ電流は
流れないので、非選択の過剰消去のセルトランジスタが
読み出し動作に影響を与えることない。
【０１１１】図４４は図４３の半導体記憶装置における
第１のロウデコーダ5221および第２のロウデコーダ5222
の一例を示す回路図であり、図４５は図４４の第２のロ
ウデコーダの一部を示す回路図である。
第１のロウデコーダ5221および第２のロウデコーダ5222
の一例を示す回路図であり、図４５は図４４の第２のロ
ウデコーダの一部を示す回路図である。
【０１１２】図４４に示されるように、第１のロウデコ
ーダ5221は、電源回路（Ｖcc)52211, ロウアドレスが供
給されたナンドゲート52212,および，インバータ52213
で構成され、また、第２のロウデコーダ5222は、電源回
路（Ｖcc)52221, ロウアドレスが供給されたナンドゲー
ト52222,インバータ52223,52224,および, 電源回路5225
で構成されている。ここで、電源回路52225 は、読み出
し時の非選択ワード線に接続されたセルトランジスタの
ソースに対して印加する選択されたビット線のレベル
（ドレイン電圧）以上の電圧を供給するためのものであ
リ、図４５にその一例の回路を示す。
ーダ5221は、電源回路（Ｖcc)52211, ロウアドレスが供
給されたナンドゲート52212,および，インバータ52213
で構成され、また、第２のロウデコーダ5222は、電源回
路（Ｖcc)52221, ロウアドレスが供給されたナンドゲー
ト52222,インバータ52223,52224,および, 電源回路5225
で構成されている。ここで、電源回路52225 は、読み出
し時の非選択ワード線に接続されたセルトランジスタの
ソースに対して印加する選択されたビット線のレベル
（ドレイン電圧）以上の電圧を供給するためのものであ
リ、図４５にその一例の回路を示す。
【０１１３】以上、説明したように、本発明の半導体記
憶装置の第５の形態によれば、例えば、フラッシュメモ
リにおける一括消去により過剰消去のメモリセルが生じ
た場合であっても、正常にデータ“０”或いはデータ
“１”を正確に読み出すことができ、ウエハープロセス
上のゆらぎや、長時間に渡る書き込み／消去の繰り返し
に等による過剰消去が存在してもデータを正確に読み出
すことで歩留りの向上およびデバイスの信頼性の大幅な
向上が期待できる。
憶装置の第５の形態によれば、例えば、フラッシュメモ
リにおける一括消去により過剰消去のメモリセルが生じ
た場合であっても、正常にデータ“０”或いはデータ
“１”を正確に読み出すことができ、ウエハープロセス
上のゆらぎや、長時間に渡る書き込み／消去の繰り返し
に等による過剰消去が存在してもデータを正確に読み出
すことで歩留りの向上およびデバイスの信頼性の大幅な
向上が期待できる。
【０１１４】次に、図４６〜図４９を参照して本発明に
係る半導体記憶装置の第６の形態を説明する。まず、本
第６の形態においても、前述した本発明の半導体記憶装
置の第５の形態と同様に、フラッシュメモリにおける一
括消去により過剰消去のメモリセルが生じた場合におい
ても正確なデータを読み出すようにしたものである。
係る半導体記憶装置の第６の形態を説明する。まず、本
第６の形態においても、前述した本発明の半導体記憶装
置の第５の形態と同様に、フラッシュメモリにおける一
括消去により過剰消去のメモリセルが生じた場合におい
ても正確なデータを読み出すようにしたものである。
【０１１５】すなわち、図３７〜図４０を参照して説明
したように、フラッシュメモリは、電気的に全ビットの
一括消去が可能であり、一括消去を行う際には回路技術
上の簡便さから一般的に全てのセルトランジスタ（メモ
リセルＭＣ）に対して同時に同様の消去動作を行い、こ
の消去動作を全てのセルトランジスタが消去されるまで
繰り返すようになっている。しかしながら、セルアレイ
中には、比較的消去が容易なセルトランジスタおよび比
較的消去が困難なセルトランジスタが混在しているた
め、全ビットの一括消去を行うと、消去が容易なセルト
ランジスタに対する消去動作が必要以上になされて過剰
消去となってしまう。そして、セルトランジスタの特性
的な差は、ウエハープロセス的なゆらぎや長時間にわた
る書き込み／消去の繰り返しによるストレス等により比
較的容易に出現し得るため、過剰消去セルの出現も比較
的頻繁に生じることになっている。ここで、フラッシュ
メモリのセルトランジスタに対する書き込みおよび消去
動作は、図３７〜図４０を参照して説明した通りであ
る。
したように、フラッシュメモリは、電気的に全ビットの
一括消去が可能であり、一括消去を行う際には回路技術
上の簡便さから一般的に全てのセルトランジスタ（メモ
リセルＭＣ）に対して同時に同様の消去動作を行い、こ
の消去動作を全てのセルトランジスタが消去されるまで
繰り返すようになっている。しかしながら、セルアレイ
中には、比較的消去が容易なセルトランジスタおよび比
較的消去が困難なセルトランジスタが混在しているた
め、全ビットの一括消去を行うと、消去が容易なセルト
ランジスタに対する消去動作が必要以上になされて過剰
消去となってしまう。そして、セルトランジスタの特性
的な差は、ウエハープロセス的なゆらぎや長時間にわた
る書き込み／消去の繰り返しによるストレス等により比
較的容易に出現し得るため、過剰消去セルの出現も比較
的頻繁に生じることになっている。ここで、フラッシュ
メモリのセルトランジスタに対する書き込みおよび消去
動作は、図３７〜図４０を参照して説明した通りであ
る。
【０１１６】また、フラッシュメモリの場合、一般的
に、セルアレイはＮＯＲ型と呼ばれる構成を取ってお
り、Ｎチャネル型ＭＩＳトランジスタ（セルトランジス
タ）のドレインは、ビット線毎に共通接続され、一様に
バイアスを与えた状態で、選択するセルトランジスタの
ゲートにだけ正のバイアス電圧を与え、且つ、非選択の
セルトランジスタのゲートにはバイアスを与えない（０
ボルト）ことより、所定のセルトランジスタを選択する
ようになっている。ここで、セルトランジスタは、エン
ハンスメント型のＮチャネル型ＭＩＳトランジスタを用
いるため、非選択のセルトランジスタは電流を流さず、
選択されたセルトランジスタのみがフローティングゲー
ト中の電荷の量に応じて電流を流したり或いは流さなか
ったりする。この選択されたセルトランジスタを流れる
電流に応じてデータ“０”およびデータ“１”が割り当
てられるようになっている。
に、セルアレイはＮＯＲ型と呼ばれる構成を取ってお
り、Ｎチャネル型ＭＩＳトランジスタ（セルトランジス
タ）のドレインは、ビット線毎に共通接続され、一様に
バイアスを与えた状態で、選択するセルトランジスタの
ゲートにだけ正のバイアス電圧を与え、且つ、非選択の
セルトランジスタのゲートにはバイアスを与えない（０
ボルト）ことより、所定のセルトランジスタを選択する
ようになっている。ここで、セルトランジスタは、エン
ハンスメント型のＮチャネル型ＭＩＳトランジスタを用
いるため、非選択のセルトランジスタは電流を流さず、
選択されたセルトランジスタのみがフローティングゲー
ト中の電荷の量に応じて電流を流したり或いは流さなか
ったりする。この選択されたセルトランジスタを流れる
電流に応じてデータ“０”およびデータ“１”が割り当
てられるようになっている。
【０１１７】フラッシュメモリにおいては、エンハンス
メント型のセルトランジスタに対して上述した過剰消去
が生じると、セルトランジスタは見掛け上デプリション
型に特性が変じてしまう。そして、ＮＯＲ型のセルアレ
イを用いた場合、非選択のセルトランジスタはゲートに
バイアスを与えない状態では電流を流さないようにして
いるが、過剰消去が生じたセルトランジスタは見掛け上
デプリション型の特性を示すため、非選択のセルトラン
ジスタであっても電流を流してしまう。このため、例
え、選択されたセルトランジスタが電流を流さない状態
であっても、過剰消去の非選択のセルトランジスタが電
流を流すため、データ“０”とデータ“１”とが誤って
判定される場合が生じるという問題がある。
メント型のセルトランジスタに対して上述した過剰消去
が生じると、セルトランジスタは見掛け上デプリション
型に特性が変じてしまう。そして、ＮＯＲ型のセルアレ
イを用いた場合、非選択のセルトランジスタはゲートに
バイアスを与えない状態では電流を流さないようにして
いるが、過剰消去が生じたセルトランジスタは見掛け上
デプリション型の特性を示すため、非選択のセルトラン
ジスタであっても電流を流してしまう。このため、例
え、選択されたセルトランジスタが電流を流さない状態
であっても、過剰消去の非選択のセルトランジスタが電
流を流すため、データ“０”とデータ“１”とが誤って
判定される場合が生じるという問題がある。
【０１１８】本発明に係る半導体記憶装置の第６の形態
は、過剰消去を起こしたセルトランジスタが生じたら、
該過剰消去セルを救済して、正確なデータを読み出すよ
うにすることを目的とする。
は、過剰消去を起こしたセルトランジスタが生じたら、
該過剰消去セルを救済して、正確なデータを読み出すよ
うにすることを目的とする。
【０１１９】図４６は本発明に係る半導体記憶装置の第
６の形態の要部を示す回路図である。同図において、参
照符号602 はロウデコーダ,604はコラムデコーダ, そし
て,607はセンスアンプを示している。また、参照符号Ｍ
ＣはＮチャネル型ＭＩＳトランジスタで構成されたメモ
リセルトランジスタ（メモリセル),ＷＬ1,ＷＬ2 はワー
ド線，そして, ＢＬはビット線を示している。ここで、
メモリセルＭＣは図３３に示すものと同様である。
６の形態の要部を示す回路図である。同図において、参
照符号602 はロウデコーダ,604はコラムデコーダ, そし
て,607はセンスアンプを示している。また、参照符号Ｍ
ＣはＮチャネル型ＭＩＳトランジスタで構成されたメモ
リセルトランジスタ（メモリセル),ＷＬ1,ＷＬ2 はワー
ド線，そして, ＢＬはビット線を示している。ここで、
メモリセルＭＣは図３３に示すものと同様である。
【０１２０】図４７は図４６における半導体記憶装置の
センスアンプ607 の一例を示す回路図であり、Ｎチャネ
ル型ＭＯＳトランジスタ6071,6072,6073,6074,6075,607
7 およびＰチャネル型ＭＯＳトランジスタ6076,6078 で
構成されている。
センスアンプ607 の一例を示す回路図であり、Ｎチャネ
ル型ＭＯＳトランジスタ6071,6072,6073,6074,6075,607
7 およびＰチャネル型ＭＯＳトランジスタ6076,6078 で
構成されている。
【０１２１】本第６の形態において、例えば、一括消去
により過剰消去を起こしたセルトランジスタ（過剰消去
セル）を検出するには、一括消去処理が行われたメモリ
セルアレイに対して、まず、ロウデコーダ602 により全
てのワード線ＷＬ1,ＷＬ2,…を低レベル“Ｌ”とし、次
に、コラムデコーダ604 によりコラムゲートＧ601,Ｇ60
2,…を順次選択してビット線ＢＬ1,ＢＬ2,…を順次セン
スアンプ607 に接続する。このとき、センスアンプ607
の出力は、過剰消去セルが接続されているビット線が選
択されたときに低レベル“Ｌ”となるため、センスアン
プ607 の出力が低レベル“Ｌ”となるビット線を選択
し、その状態において、センスアンプ607のトランジス
タ6077をオンとして該センスアンプ607 の駆動電流を増
大して、過剰消去セルが電流を流さないようにする。さ
らに、ロウデコーダ602 によりワード線ＷＬ1,ＷＬ2,…
をスキャンして、センスアンプ607 の出力が高レベル
“Ｈ”となるセルトランジスタが過剰消去セルとして検
出される。
により過剰消去を起こしたセルトランジスタ（過剰消去
セル）を検出するには、一括消去処理が行われたメモリ
セルアレイに対して、まず、ロウデコーダ602 により全
てのワード線ＷＬ1,ＷＬ2,…を低レベル“Ｌ”とし、次
に、コラムデコーダ604 によりコラムゲートＧ601,Ｇ60
2,…を順次選択してビット線ＢＬ1,ＢＬ2,…を順次セン
スアンプ607 に接続する。このとき、センスアンプ607
の出力は、過剰消去セルが接続されているビット線が選
択されたときに低レベル“Ｌ”となるため、センスアン
プ607 の出力が低レベル“Ｌ”となるビット線を選択
し、その状態において、センスアンプ607のトランジス
タ6077をオンとして該センスアンプ607 の駆動電流を増
大して、過剰消去セルが電流を流さないようにする。さ
らに、ロウデコーダ602 によりワード線ＷＬ1,ＷＬ2,…
をスキャンして、センスアンプ607 の出力が高レベル
“Ｈ”となるセルトランジスタが過剰消去セルとして検
出される。
【０１２２】図４８は本発明に係る半導体記憶装置の第
６の形態が適用されるシステムの一例を概略的に示すブ
ロック図である。同図において、参照符号610 はフラッ
シュメモリ,620は読み出し専用メモリ（ＲＯＭ),そし
て,630は中央処理装置（ＣＰＵ) を示している。
６の形態が適用されるシステムの一例を概略的に示すブ
ロック図である。同図において、参照符号610 はフラッ
シュメモリ,620は読み出し専用メモリ（ＲＯＭ),そし
て,630は中央処理装置（ＣＰＵ) を示している。
【０１２３】図４８に示すシステムでは、後述する図４
９に示すアルゴリズムをＲＯＭ620に格納しておき、Ｃ
ＰＵ630 が該アルゴリズムに従ってフラッシュメモリ61
0 を制御するようになっている。すなわち、ＣＰＵ630
は、ＲＯＭ620 に格納されたアルゴリズムに従って、フ
ラッシュメモリ610 における過剰消去セルを救済するよ
うになっている。
９に示すアルゴリズムをＲＯＭ620に格納しておき、Ｃ
ＰＵ630 が該アルゴリズムに従ってフラッシュメモリ61
0 を制御するようになっている。すなわち、ＣＰＵ630
は、ＲＯＭ620 に格納されたアルゴリズムに従って、フ
ラッシュメモリ610 における過剰消去セルを救済するよ
うになっている。
【０１２４】図４９は本発明に係る半導体記憶装置の第
６の形態における処理の一例を説明するためのフローチ
ャートである。同図に示されるように、フラッシュメモ
リの消去処理が開始されると、ステップＳ611 におい
て、消去前書き込み処理を行う。この消去前書き込み処
理は、フラッシュメモリのメモリセルアレイを一括消去
する前に、メモリセルアレイの全てのセルトランジスタ
に対してデータ“０”の書き込み処理を行うものであ
る。
６の形態における処理の一例を説明するためのフローチ
ャートである。同図に示されるように、フラッシュメモ
リの消去処理が開始されると、ステップＳ611 におい
て、消去前書き込み処理を行う。この消去前書き込み処
理は、フラッシュメモリのメモリセルアレイを一括消去
する前に、メモリセルアレイの全てのセルトランジスタ
に対してデータ“０”の書き込み処理を行うものであ
る。
【０１２５】次に、ステップＳ612 において一括消去を
行うと共に、ステップＳ613 において消去ベリファイを
行う。すなわち、メモリセルアレイの全てのセルトラン
ジスタに対して、一括的に、少しずつフローティングゲ
ートからの電子の放出を行わせるようにして、消去処理
を実効する。さらに、ステップＳ614 に進んで、過剰消
去セルが存在するかどうかの過剰消去チェックを行う。
ここで、ステップＳ614 において、過剰消去セルが存在
しないと判別されると（過剰消去チェックをパスする
と）消去処理は終了し、また、過剰消去セルが存在する
と判別されると（過剰消去チェックでフェイルになる
と）ステップＳ615 に進む。尚、ステップＳ614 におけ
る過剰消去チェックは、図４６および図４７を参照して
説明したように、過剰消去となっているセルトランジス
タを１つだけ検出することになる。
行うと共に、ステップＳ613 において消去ベリファイを
行う。すなわち、メモリセルアレイの全てのセルトラン
ジスタに対して、一括的に、少しずつフローティングゲ
ートからの電子の放出を行わせるようにして、消去処理
を実効する。さらに、ステップＳ614 に進んで、過剰消
去セルが存在するかどうかの過剰消去チェックを行う。
ここで、ステップＳ614 において、過剰消去セルが存在
しないと判別されると（過剰消去チェックをパスする
と）消去処理は終了し、また、過剰消去セルが存在する
と判別されると（過剰消去チェックでフェイルになる
と）ステップＳ615 に進む。尚、ステップＳ614 におけ
る過剰消去チェックは、図４６および図４７を参照して
説明したように、過剰消去となっているセルトランジス
タを１つだけ検出することになる。
【０１２６】ステップＳ615 において、ステップＳ614
で検出された１つの過剰消去セル（過剰消去ビット）に
対して書き込み処理を行い、ステップＳ616 に進んで、
ステップＳ614 と同様な過剰消去チェックを行う。ここ
で、ステップＳ615 における書き込み処理により、ステ
ップＳ614 で検出された１つの過剰消去セルの過剰消去
状態がなくなり正常な消去の状態になったとすると、他
に過剰消去セルがなければ、ステップＳ617 に進んで、
ステップＳ613 と同様な消去ベリファイを行う。そし
て、ステップＳ617 の消去ベリファイをパスすれば、消
去処理は終了し、また、ステップＳ617 の消去ベリファ
イでファイルになると、ステップＳ618 およびＳ619 に
おいて、消去および消去ベリファイを行う。
で検出された１つの過剰消去セル（過剰消去ビット）に
対して書き込み処理を行い、ステップＳ616 に進んで、
ステップＳ614 と同様な過剰消去チェックを行う。ここ
で、ステップＳ615 における書き込み処理により、ステ
ップＳ614 で検出された１つの過剰消去セルの過剰消去
状態がなくなり正常な消去の状態になったとすると、他
に過剰消去セルがなければ、ステップＳ617 に進んで、
ステップＳ613 と同様な消去ベリファイを行う。そし
て、ステップＳ617 の消去ベリファイをパスすれば、消
去処理は終了し、また、ステップＳ617 の消去ベリファ
イでファイルになると、ステップＳ618 およびＳ619 に
おいて、消去および消去ベリファイを行う。
【０１２７】一方、ステップＳ615 における書き込み処
理により、ステップＳ614 で検出された１つの過剰消去
セルの過剰消去状態がなくなり正常な消去の状態になっ
たが、他にも過剰消去セルが存在すれば、ステップＳ61
6 において、ステップＳ614で検出された過剰消去セル
とは異なる他の１つの過剰消去セルが検出され、ステッ
プＳ615 に戻って書き込み処理が行われる。このように
して、メモリセルアレイにおける全ての過剰消去セルに
対して１つずつ書き込み処理が行われて、全ての過剰消
去セルを正常な消去状態にする。
理により、ステップＳ614 で検出された１つの過剰消去
セルの過剰消去状態がなくなり正常な消去の状態になっ
たが、他にも過剰消去セルが存在すれば、ステップＳ61
6 において、ステップＳ614で検出された過剰消去セル
とは異なる他の１つの過剰消去セルが検出され、ステッ
プＳ615 に戻って書き込み処理が行われる。このように
して、メモリセルアレイにおける全ての過剰消去セルに
対して１つずつ書き込み処理が行われて、全ての過剰消
去セルを正常な消去状態にする。
【０１２８】ここで、図４９に示す消去処理は、前述し
たように、例えば、図４８に示すシステムのＲＯＭ620
に格納しておき、それをＣＰＵ630 が読み出して処理す
ることもできるが、フラッシュメモリ自体に図４９に示
す消去処理を実現するような論理回路等を内蔵してハー
ド的に構成することも可能である。
たように、例えば、図４８に示すシステムのＲＯＭ620
に格納しておき、それをＣＰＵ630 が読み出して処理す
ることもできるが、フラッシュメモリ自体に図４９に示
す消去処理を実現するような論理回路等を内蔵してハー
ド的に構成することも可能である。
【０１２９】上述したように、本発明の半導体記憶装置
の第６の形態によれば、過剰消去を起こしたセルトラン
ジスタを救済して、正確なデータを読み出すようにする
ことができ、ウエハープロセス上のゆらぎや、長時間に
渡る書き込み／消去の繰り返しに等による過剰消去が存
在してもデータを正確に読み出すことで歩留りの向上お
よびデバイスの信頼性の大幅な向上が期待できる。
の第６の形態によれば、過剰消去を起こしたセルトラン
ジスタを救済して、正確なデータを読み出すようにする
ことができ、ウエハープロセス上のゆらぎや、長時間に
渡る書き込み／消去の繰り返しに等による過剰消去が存
在してもデータを正確に読み出すことで歩留りの向上お
よびデバイスの信頼性の大幅な向上が期待できる。
【０１３０】次に、図５０〜図６１を参照して本発明に
係る半導体記憶装置の第７の形態を説明する。
係る半導体記憶装置の第７の形態を説明する。
【０１３１】図５０は本発明の半導体記憶装置の第７の
形態に使用するメモリセル（ＭＣ）を示し、電気的一括
消去型不揮発性半導体記憶装置（フラッシュメモリ）に
おけるセルトランジスタ（メモリセルＭＣ）の動作を説
明するための図である。同図に示されるように、セルト
ランジスタは、ソース−ドレイン間にどの領域とも絶縁
されたフローティングゲートＦＧが設けられ、該フロー
ティングゲートＦＧの上にコントロールゲートＣＧを形
成して構成されている。
形態に使用するメモリセル（ＭＣ）を示し、電気的一括
消去型不揮発性半導体記憶装置（フラッシュメモリ）に
おけるセルトランジスタ（メモリセルＭＣ）の動作を説
明するための図である。同図に示されるように、セルト
ランジスタは、ソース−ドレイン間にどの領域とも絶縁
されたフローティングゲートＦＧが設けられ、該フロー
ティングゲートＦＧの上にコントロールゲートＣＧを形
成して構成されている。
【０１３２】書き込み時には、ドレイン領域ＤＤに印加
するドレイン電圧Ｖd を、例えば、６ボルトとし、コン
トロールゲートＣＧに印加するゲート電圧Ｖg を書き込
み用電圧（消去用電圧）Ｖppとし、ソース領域ＳＳに印
加するソース電圧Ｖs を零ボルトとして、ドレイン端子
(DD)からフローティングゲート(FG)に電子を注入してデ
ータ“０”を書き込む。
するドレイン電圧Ｖd を、例えば、６ボルトとし、コン
トロールゲートＣＧに印加するゲート電圧Ｖg を書き込
み用電圧（消去用電圧）Ｖppとし、ソース領域ＳＳに印
加するソース電圧Ｖs を零ボルトとして、ドレイン端子
(DD)からフローティングゲート(FG)に電子を注入してデ
ータ“０”を書き込む。
【０１３３】消去時には、ゲート電圧Ｖg およびドレイ
ン電圧Ｖd をオープン（フローティング状態）とし、ソ
ース電圧Ｖs を消去用電圧Ｖppとして、フローティング
ゲート(FG)からソース端子(SS)に電子を引き抜いて消去
（データ“１”の書き込み）を行う。また、読み出し時
には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイン電
圧Ｖd を１ボルト程度とし、そして、ソース電圧Ｖs を
零ボルトとして、ドレイン電流が流れるか否かでセルト
ランジスタに書き込まれているデータが“１”か“０”
かを判別する。
ン電圧Ｖd をオープン（フローティング状態）とし、ソ
ース電圧Ｖs を消去用電圧Ｖppとして、フローティング
ゲート(FG)からソース端子(SS)に電子を引き抜いて消去
（データ“１”の書き込み）を行う。また、読み出し時
には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイン電
圧Ｖd を１ボルト程度とし、そして、ソース電圧Ｖs を
零ボルトとして、ドレイン電流が流れるか否かでセルト
ランジスタに書き込まれているデータが“１”か“０”
かを判別する。
【０１３４】図５１は本発明に係る半導体記憶装置の第
７の形態に対応する関連技術の半導体記憶装置の一例を
示すブロック回路図である。同図において、参照符号71
0 はブロックアドレスバッファ,7101,7102はブロック選
択ゲート,711はロウアドレスバッファ,712はロウデコー
ダ,713はコラムアドレスバッファ,714はコラムデコー
ダ,715はデータI/O バッファ,716は書き込み回路,717は
センスアンプ, そして,7191,7192はソース電源回路を示
している。また、参照符号ＢＬはビット線, ＷＬはワー
ド線, ＭＣはメモリセルを示し、また、Ｗは書き込み時
に高レベル“Ｈ”となる書き込み制御信号, Ｅは消去時
に高レベル“Ｈ”となる消去制御信号を示している。
７の形態に対応する関連技術の半導体記憶装置の一例を
示すブロック回路図である。同図において、参照符号71
0 はブロックアドレスバッファ,7101,7102はブロック選
択ゲート,711はロウアドレスバッファ,712はロウデコー
ダ,713はコラムアドレスバッファ,714はコラムデコー
ダ,715はデータI/O バッファ,716は書き込み回路,717は
センスアンプ, そして,7191,7192はソース電源回路を示
している。また、参照符号ＢＬはビット線, ＷＬはワー
ド線, ＭＣはメモリセルを示し、また、Ｗは書き込み時
に高レベル“Ｈ”となる書き込み制御信号, Ｅは消去時
に高レベル“Ｈ”となる消去制御信号を示している。
【０１３５】図５１に示す半導体記憶装置における動作
は、例えば、前述した図２に示す関連技術の半導体記憶
装置と基本的には同様であるが、図５１に示す半導体記
憶装置では、ブロックアドレスバッファ710 およびブロ
ック選択ゲート7101,7102 がさらに設けられている。す
なわち、図５１に示す半導体記憶装置においては、複数
のブロックＢ1,Ｂ2 が設けられ、ブロックアドレスバッ
ファ710 からのブロック選択信号によりブロック選択ゲ
ート7101,7102 を選択して任意の一つのブロックを書き
込み回路716 或いはセンスアンプ717 に接続するように
なっている。ここで、メモリセルアレイは、ソースを共
通にした２つのブロックＢ1,Ｂ2 で構成され、各ブロッ
クＢ1,Ｂ2 に設けられたソース電源回路7191,7192 によ
りブロック毎に消去（ブロック消去）が行えるようにな
っている。
は、例えば、前述した図２に示す関連技術の半導体記憶
装置と基本的には同様であるが、図５１に示す半導体記
憶装置では、ブロックアドレスバッファ710 およびブロ
ック選択ゲート7101,7102 がさらに設けられている。す
なわち、図５１に示す半導体記憶装置においては、複数
のブロックＢ1,Ｂ2 が設けられ、ブロックアドレスバッ
ファ710 からのブロック選択信号によりブロック選択ゲ
ート7101,7102 を選択して任意の一つのブロックを書き
込み回路716 或いはセンスアンプ717 に接続するように
なっている。ここで、メモリセルアレイは、ソースを共
通にした２つのブロックＢ1,Ｂ2 で構成され、各ブロッ
クＢ1,Ｂ2 に設けられたソース電源回路7191,7192 によ
りブロック毎に消去（ブロック消去）が行えるようにな
っている。
【０１３６】図５１の半導体記憶装置において、消去時
には、高レベル“Ｈ”となる消去信号Ｅがロウアドレス
バッファ711,コラムアドレスバッファ713 に入力され、
ロウアドレスバッファ711 およびコラムアドレスバッフ
ァ713 の出力を非選択論理（例えば、相補出力が共に低
レベル“Ｌ”）とし、全てのワード線ＷＬおよびビット
線ＢＬが非選択となる。さらに、消去信号Ｅはブロック
アドレスバッファ710からのブロック選択信号と共にソ
ース電源回路7191,7192 に入力され、例えば、該ブロッ
ク選択信号が高レベル“Ｈ”となる所定の１つのソース
電源回路を消去用電圧Ｖppとして、所定のブロックの消
去が実行される。
には、高レベル“Ｈ”となる消去信号Ｅがロウアドレス
バッファ711,コラムアドレスバッファ713 に入力され、
ロウアドレスバッファ711 およびコラムアドレスバッフ
ァ713 の出力を非選択論理（例えば、相補出力が共に低
レベル“Ｌ”）とし、全てのワード線ＷＬおよびビット
線ＢＬが非選択となる。さらに、消去信号Ｅはブロック
アドレスバッファ710からのブロック選択信号と共にソ
ース電源回路7191,7192 に入力され、例えば、該ブロッ
ク選択信号が高レベル“Ｈ”となる所定の１つのソース
電源回路を消去用電圧Ｖppとして、所定のブロックの消
去が実行される。
【０１３７】また、書き込み時には、高レベル“Ｈ”と
なる書き込み制御信号Ｗがロウアドレスバッファ711,コ
ラムアドレスバッファ713 に入力され、ロウデコーダ71
2 およびコラムデコーダ714 に入力され、これにより、
ワード線ＷＬは書き込みレベルＶppとされ、また、ビッ
ト線ＢＬはブロック選択信号により選択されたブロック
選択ゲート7101,7102 を介して書き込み回路716 に接線
される。ここで、書き込み回路716 から選択されたブロ
ックの所定のビット線ＢＬには、書き込み電圧（例え
ば、６ボルト）が供給され、書き込みが実行される。
なる書き込み制御信号Ｗがロウアドレスバッファ711,コ
ラムアドレスバッファ713 に入力され、ロウデコーダ71
2 およびコラムデコーダ714 に入力され、これにより、
ワード線ＷＬは書き込みレベルＶppとされ、また、ビッ
ト線ＢＬはブロック選択信号により選択されたブロック
選択ゲート7101,7102 を介して書き込み回路716 に接線
される。ここで、書き込み回路716 から選択されたブロ
ックの所定のビット線ＢＬには、書き込み電圧（例え
ば、６ボルト）が供給され、書き込みが実行される。
【０１３８】上述した図５１に示す関連技術の半導体記
憶装置では、ブロック消去を実行することは可能である
が、両ブロック（複数ブロック）を同時に消去すること
は不可能である。すなわち、図５１の半導体記憶装置で
は、各ブロック毎の消去をシーケンシャルに行って、複
数ブロックの消去を行うようになっている。さらに、消
去後のベリファイに関しても、消去を行ったブロック毎
のべリファイをシーケンシャルに行うようになってい
る。そのため、複数ブロックを消去する場合には、長時
間を要すると共に、ベリファイ処理も複雑化することに
なっている。
憶装置では、ブロック消去を実行することは可能である
が、両ブロック（複数ブロック）を同時に消去すること
は不可能である。すなわち、図５１の半導体記憶装置で
は、各ブロック毎の消去をシーケンシャルに行って、複
数ブロックの消去を行うようになっている。さらに、消
去後のベリファイに関しても、消去を行ったブロック毎
のべリファイをシーケンシャルに行うようになってい
る。そのため、複数ブロックを消去する場合には、長時
間を要すると共に、ベリファイ処理も複雑化することに
なっている。
【０１３９】本発明に係る半導体記憶装置の第７の形態
は、複数ブロックを同時に消去すると共に、複数ブロッ
クを同時に消去した場合でも簡単にベリファイを実効す
ることを目的とする。
は、複数ブロックを同時に消去すると共に、複数ブロッ
クを同時に消去した場合でも簡単にベリファイを実効す
ることを目的とする。
【０１４０】図５２は本発明に係る半導体記憶装置の第
７の形態の一実施例を示すブロック回路図である。同図
において、参照符号701 はブロックアドレスバッファ,7
021,7022は期待値データ格納回路,7031,7032は一致回
路,704は論理回路（ナンドゲート),721 はロウアドレス
バッファ,722はロウデコーダ,723はコラムアドレスバッ
ファ,724はコラムデコーダ,725はデータI/O バッファ,7
261,7262は書き込み回路,7271,7272はセンスアンプ, そ
して,7091,7092はソース電源回路を示している。また、
参照符号ＢＬはビット線, ＷＬはワード線, ＭＣはメモ
リセルを示し、また、Ｗは書き込み時に高レベル“Ｈ”
となる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”
となる消去制御信号を示している。すなわち、図５２に
示す実施例は、図５１の関連技術の半導体記憶装置に対
して、期待値データ格納回路7021,7022,一致回路7031,7
032,マルチプレクサ（データI/O バッファ)725, およ
び, ナンドゲート704 が追加された構成となっている。
７の形態の一実施例を示すブロック回路図である。同図
において、参照符号701 はブロックアドレスバッファ,7
021,7022は期待値データ格納回路,7031,7032は一致回
路,704は論理回路（ナンドゲート),721 はロウアドレス
バッファ,722はロウデコーダ,723はコラムアドレスバッ
ファ,724はコラムデコーダ,725はデータI/O バッファ,7
261,7262は書き込み回路,7271,7272はセンスアンプ, そ
して,7091,7092はソース電源回路を示している。また、
参照符号ＢＬはビット線, ＷＬはワード線, ＭＣはメモ
リセルを示し、また、Ｗは書き込み時に高レベル“Ｈ”
となる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”
となる消去制御信号を示している。すなわち、図５２に
示す実施例は、図５１の関連技術の半導体記憶装置に対
して、期待値データ格納回路7021,7022,一致回路7031,7
032,マルチプレクサ（データI/O バッファ)725, およ
び, ナンドゲート704 が追加された構成となっている。
【０１４１】まず、消去時においては、ブロックアドレ
スバッファ701 からの出力信号で選択されるソース電源
回路7091,7092 のいずれかに選択信号をラッチ制御信号
ＬＴを高レベル“Ｈ”としてラッチさせる。この後、消
去制御信号Ｅを高レベル“Ｈ”として選択信号がラッチ
されたソース電源回路の全てを動作させ、これにより複
数ブロックの消去処理を同時に実効する。
スバッファ701 からの出力信号で選択されるソース電源
回路7091,7092 のいずれかに選択信号をラッチ制御信号
ＬＴを高レベル“Ｈ”としてラッチさせる。この後、消
去制御信号Ｅを高レベル“Ｈ”として選択信号がラッチ
されたソース電源回路の全てを動作させ、これにより複
数ブロックの消去処理を同時に実効する。
【０１４２】図５３は図５２の半導体記憶装置における
ソース電源回路の一例を示す回路図であり、図５４は期
待値データ格納回路の一例を示す回路図、そして、図５
５は一致回路の一例を示す回路図である。
ソース電源回路の一例を示す回路図であり、図５４は期
待値データ格納回路の一例を示す回路図、そして、図５
５は一致回路の一例を示す回路図である。
【０１４３】図５３に示されるように、ソース電源回路
7091(7092)は、ブロックアドレス信号（ブロック選択信
号）およびラッチ制御信号が入力されたナンドゲート73
1 と、ラッチ回路を構成するナンドゲート732 およびイ
ンバータ733 と、該ラッチ回路の出力および消去制御信
号Ｅが入力されたナンドゲート734 と、消去用電源(Vp
p) が印加されたＰチャネル型ＭＯＳトランジスタ736,7
37 およびＮチャネル型ＭＯＳトランジスタ738 を備え
て構成されている。また、図５４に示されるように、期
待値データ格納回路7021(7022)は、インバータ741,744,
745,746,750,および, ナンドゲート742,743,747,748,74
9 を備えて構成されている。ここで、ナンドゲート743
およびインバータ744 はラッチ回路を構成し、該ラッチ
回路の出力は反転制御信号INV に応じて制御されるよう
になっている。さらに、図５５に示されるように、一致
回路7031(7032)は、インバータ753,ナンドゲート751,75
2,755,および, エクスクルーシブオアゲート754 を備え
て構成されている。ここで、ナンドゲート752 およびイ
ンバータ753 はラッチ回路を構成し、センスアンプ7271
(7272)の出力（センスアンプデータ）と期待値データ格
納回路7021(7022)の出力（リファレンスデータ）とが一
致するか否かの判定を行うようになっている。
7091(7092)は、ブロックアドレス信号（ブロック選択信
号）およびラッチ制御信号が入力されたナンドゲート73
1 と、ラッチ回路を構成するナンドゲート732 およびイ
ンバータ733 と、該ラッチ回路の出力および消去制御信
号Ｅが入力されたナンドゲート734 と、消去用電源(Vp
p) が印加されたＰチャネル型ＭＯＳトランジスタ736,7
37 およびＮチャネル型ＭＯＳトランジスタ738 を備え
て構成されている。また、図５４に示されるように、期
待値データ格納回路7021(7022)は、インバータ741,744,
745,746,750,および, ナンドゲート742,743,747,748,74
9 を備えて構成されている。ここで、ナンドゲート743
およびインバータ744 はラッチ回路を構成し、該ラッチ
回路の出力は反転制御信号INV に応じて制御されるよう
になっている。さらに、図５５に示されるように、一致
回路7031(7032)は、インバータ753,ナンドゲート751,75
2,755,および, エクスクルーシブオアゲート754 を備え
て構成されている。ここで、ナンドゲート752 およびイ
ンバータ753 はラッチ回路を構成し、センスアンプ7271
(7272)の出力（センスアンプデータ）と期待値データ格
納回路7021(7022)の出力（リファレンスデータ）とが一
致するか否かの判定を行うようになっている。
【０１４４】上述した各回路により、まず、ブロックア
ドレス信号をラッチして行う消去動作においては、その
ラッチした消去回路のみを消去制御信号“Ｅ”で動作さ
せるようになっており、また、消去前書き込みでは、同
様にラッチ制御信号ＬＴを高レベル“Ｈ”とすることに
より書き込みデータ“０”を期待値データ格納回路7021
(7022)にラッチするようになっている。この場合、ブロ
ックアドレス信号によって選択された期待値データ格納
回路7021(7022)にデータＩ／Ｏバッファ725 からデータ
“０”を転送し、該データ“０”をラッチ制御信号ＬＴ
を高レベル“Ｈ”とすることでラッチするようになって
いる。ここで、一致回路7031(7032)の出力は、選択され
たブロック以外では強制的に高レベル“Ｈ”を出力させ
るようになっている。以上により、書き込み制御信号Ｗ
を高レベル“Ｈ”として書き込みを実行させると、選択
された複数のブロックは同時に書き込みが実行される。
ドレス信号をラッチして行う消去動作においては、その
ラッチした消去回路のみを消去制御信号“Ｅ”で動作さ
せるようになっており、また、消去前書き込みでは、同
様にラッチ制御信号ＬＴを高レベル“Ｈ”とすることに
より書き込みデータ“０”を期待値データ格納回路7021
(7022)にラッチするようになっている。この場合、ブロ
ックアドレス信号によって選択された期待値データ格納
回路7021(7022)にデータＩ／Ｏバッファ725 からデータ
“０”を転送し、該データ“０”をラッチ制御信号ＬＴ
を高レベル“Ｈ”とすることでラッチするようになって
いる。ここで、一致回路7031(7032)の出力は、選択され
たブロック以外では強制的に高レベル“Ｈ”を出力させ
るようになっている。以上により、書き込み制御信号Ｗ
を高レベル“Ｈ”として書き込みを実行させると、選択
された複数のブロックは同時に書き込みが実行される。
【０１４５】次に、ベリファイ時には、期待値データ格
納回路7021(7022)に格納された期待値データと、センス
アンプ7271(7272)の出力とが比較されナンドゲート704
へ一致回路7031および7032の出力が送られる。もし、書
き込みが充分に行なわれればセンスアンプ出力は低レベ
ル“Ｌ”となるから、一致信号出力は高レベル“Ｈ”と
なり、全てのセルブロックにデータが書き込まれると、
ナンドゲート704 のベリファイ出力VER は低レベル
“Ｌ”となって書き込みが全ブロックの所定アドレスで
終了したことが確認できる。ここで、消去ベリファイ時
には、反転信号INVにより期待値データを反転してベリ
ファイすれば、もし、全ての選択されたブロック中の所
定のアドレスデータがデータ“１”となった場合、書き
込みと同様にベリファイ出力VER が低レベル“Ｌ”とな
ってデータ消去が行なわれたことが検出できる。このよ
うに、本実施例の半導体記憶装置によれば、一致回路70
31(7032)の全ての出力が高レベル“Ｈ”の時だけ、ナン
ドゲート704 の出力が低レベル“Ｌ”となり、一つでも
出力が低レベル“Ｌ”となる一致回路が存在すれば、不
良ビットが存在することが確認されることになる。
納回路7021(7022)に格納された期待値データと、センス
アンプ7271(7272)の出力とが比較されナンドゲート704
へ一致回路7031および7032の出力が送られる。もし、書
き込みが充分に行なわれればセンスアンプ出力は低レベ
ル“Ｌ”となるから、一致信号出力は高レベル“Ｈ”と
なり、全てのセルブロックにデータが書き込まれると、
ナンドゲート704 のベリファイ出力VER は低レベル
“Ｌ”となって書き込みが全ブロックの所定アドレスで
終了したことが確認できる。ここで、消去ベリファイ時
には、反転信号INVにより期待値データを反転してベリ
ファイすれば、もし、全ての選択されたブロック中の所
定のアドレスデータがデータ“１”となった場合、書き
込みと同様にベリファイ出力VER が低レベル“Ｌ”とな
ってデータ消去が行なわれたことが検出できる。このよ
うに、本実施例の半導体記憶装置によれば、一致回路70
31(7032)の全ての出力が高レベル“Ｈ”の時だけ、ナン
ドゲート704 の出力が低レベル“Ｌ”となり、一つでも
出力が低レベル“Ｌ”となる一致回路が存在すれば、不
良ビットが存在することが確認されることになる。
【０１４６】図５６は本発明に係る半導体記憶装置の第
７の形態の他の実施例を示すブロック回路図である。図
５６に示す半導体記憶装置は、上述した図５２の半導体
記憶装置における期待値データ格納回路7021(7022)を、
期待値データ発生回路7041(7042)に置き換えるようにし
たものである。
７の形態の他の実施例を示すブロック回路図である。図
５６に示す半導体記憶装置は、上述した図５２の半導体
記憶装置における期待値データ格納回路7021(7022)を、
期待値データ発生回路7041(7042)に置き換えるようにし
たものである。
【０１４７】図５２に示す半導体記憶装置においては、
消去前の書き込みおよび消去するのに必要なリファレン
スデータは、全ビットともデータ“０”或いはデータ
“１”であるため、ランダムデータを格納する手段を使
用しなくても実現は可能である。しかしながら、図５６
に示す本実施例においては、ブロックアドレス信号によ
り選択された期待値データ発生回路7041(7042)にその選
択信号をラッチ制御信号ＬＴを高レベル“Ｈ”とするこ
とによってラッチするようになっている。そして、ラッ
チされた期待値データ発生回路7041(7042)からは、強制
的にデータ“０”が発生される。また、消去時には、反
転制御信号INV によりその期待値データを反転させれ
ば、前述したのと同様な消去ベリファイも可能となる。
消去前の書き込みおよび消去するのに必要なリファレン
スデータは、全ビットともデータ“０”或いはデータ
“１”であるため、ランダムデータを格納する手段を使
用しなくても実現は可能である。しかしながら、図５６
に示す本実施例においては、ブロックアドレス信号によ
り選択された期待値データ発生回路7041(7042)にその選
択信号をラッチ制御信号ＬＴを高レベル“Ｈ”とするこ
とによってラッチするようになっている。そして、ラッ
チされた期待値データ発生回路7041(7042)からは、強制
的にデータ“０”が発生される。また、消去時には、反
転制御信号INV によりその期待値データを反転させれ
ば、前述したのと同様な消去ベリファイも可能となる。
【０１４８】図５７は図５６の半導体記憶装置における
期待値データ発生回路の一例を示す回路図である。同図
に示されるように、期待値データ発生回路7041(7042)
は、インバータ763,764,767,768,ナンドゲート761,762,
766,769,770,および, ノアゲート765 を備えて構成され
ている。ここで、ナンドゲート762 およびインバータ76
3 はラッチ回路を構成している。この図５７に示す期待
値データ発生回路7041(7042)では、アドレスデータ信号
（ブロック選択信号）をラッチ回路(762,763) にラッチ
すると、リファレンスデータは強制的に低レベル“Ｌ”
となり、また、反転制御信号INV を高レベル“Ｈ”とす
ると、リファレンスデータは高レベル“Ｈ”となる。
期待値データ発生回路の一例を示す回路図である。同図
に示されるように、期待値データ発生回路7041(7042)
は、インバータ763,764,767,768,ナンドゲート761,762,
766,769,770,および, ノアゲート765 を備えて構成され
ている。ここで、ナンドゲート762 およびインバータ76
3 はラッチ回路を構成している。この図５７に示す期待
値データ発生回路7041(7042)では、アドレスデータ信号
（ブロック選択信号）をラッチ回路(762,763) にラッチ
すると、リファレンスデータは強制的に低レベル“Ｌ”
となり、また、反転制御信号INV を高レベル“Ｈ”とす
ると、リファレンスデータは高レベル“Ｈ”となる。
【０１４９】図５８は本発明に係る半導体記憶装置の第
７の形態のさらに他の実施例を示すブロック回路図であ
る。図５８に示す実施例においては、図５２の期待値デ
ータ格納回路7021(7022), 書き込み回路7261(7262)およ
び一致回路7031(7032)を、ブロック選択信号格納回路70
51(7052), 書き込み回路7161(7162)およびデータ反転回
路7061(7062)に置き換えた構成となっている。すなわ
ち、本実施例では、ブロック選択信号格納回路7051(705
2)に格納された選択信号により、消去前書き込みおよび
そのベリファイと消去ベリファイを制御するようになっ
ている。
７の形態のさらに他の実施例を示すブロック回路図であ
る。図５８に示す実施例においては、図５２の期待値デ
ータ格納回路7021(7022), 書き込み回路7261(7262)およ
び一致回路7031(7032)を、ブロック選択信号格納回路70
51(7052), 書き込み回路7161(7162)およびデータ反転回
路7061(7062)に置き換えた構成となっている。すなわ
ち、本実施例では、ブロック選択信号格納回路7051(705
2)に格納された選択信号により、消去前書き込みおよび
そのベリファイと消去ベリファイを制御するようになっ
ている。
【０１５０】図５８に示す半導体記憶装置において、ま
ず、消去前書き込み時には、ブロック選択信号（ブロッ
クドレス信号）により所定のブロックのセルに書き込み
を行なう。ここで、データ反転回路7061(7062)は、セン
スアンプ7271(7272)のデータを消去ベリファイ時と書き
込みベリファイ時とで反転させる機能を持ち、書き込み
および消去が十分に行なわれると出力が高レベル“Ｈ”
となるようにされている。また、このとき非選択のブロ
ックにおいては、ブロック選択信号格納回路7051(7052)
の出力信号により常に高レベル“Ｈ”となるようにされ
ている。これにより、前述のような消去前書き込みおよ
び消去を実現することができる。
ず、消去前書き込み時には、ブロック選択信号（ブロッ
クドレス信号）により所定のブロックのセルに書き込み
を行なう。ここで、データ反転回路7061(7062)は、セン
スアンプ7271(7272)のデータを消去ベリファイ時と書き
込みベリファイ時とで反転させる機能を持ち、書き込み
および消去が十分に行なわれると出力が高レベル“Ｈ”
となるようにされている。また、このとき非選択のブロ
ックにおいては、ブロック選択信号格納回路7051(7052)
の出力信号により常に高レベル“Ｈ”となるようにされ
ている。これにより、前述のような消去前書き込みおよ
び消去を実現することができる。
【０１５１】図５９は図５８の半導体記憶装置における
ブロック選択信号格納回路の一例を示す回路図、図６０
は書き込み回路の一例を示す回路図、そして、図６１は
データ反転回路の一例を示す回路図である。
ブロック選択信号格納回路の一例を示す回路図、図６０
は書き込み回路の一例を示す回路図、そして、図６１は
データ反転回路の一例を示す回路図である。
【０１５２】図５９に示されるように、ブロック選択信
号格納回路7051(7052)は、ブロックアドレス信号（ブロ
ック選択信号）およびラッチ制御信号が入力されたナン
ドゲート771 と、ラッチ回路を構成するナンドゲート77
2 およびインバータ773 で構成されている。また、図６
０に示されるように、書き込み回路7161(7162)は、イン
バータ781,ノアゲート782,ナンドゲート783,および, 書
き込み用電源(Vpp) が印加されたＰチャネル型ＭＯＳト
ランジスタ785,786 およびＮチャネル型ＭＯＳトランジ
スタ787 を備えて構成されている。さらに、図６１に示
されるように、データ反転回路7061(7062)は、インバー
タ792,793 およびナンドゲート791,794,795,796 を備え
て構成されている。そして、反転信号INV に応じてセン
スアンプ7271(7272)の出力を反転してナンドゲート704
へ供給するようになっている。
号格納回路7051(7052)は、ブロックアドレス信号（ブロ
ック選択信号）およびラッチ制御信号が入力されたナン
ドゲート771 と、ラッチ回路を構成するナンドゲート77
2 およびインバータ773 で構成されている。また、図６
０に示されるように、書き込み回路7161(7162)は、イン
バータ781,ノアゲート782,ナンドゲート783,および, 書
き込み用電源(Vpp) が印加されたＰチャネル型ＭＯＳト
ランジスタ785,786 およびＮチャネル型ＭＯＳトランジ
スタ787 を備えて構成されている。さらに、図６１に示
されるように、データ反転回路7061(7062)は、インバー
タ792,793 およびナンドゲート791,794,795,796 を備え
て構成されている。そして、反転信号INV に応じてセン
スアンプ7271(7272)の出力を反転してナンドゲート704
へ供給するようになっている。
【０１５３】図５９に示すブロック選択信号格納回路70
51(7052)において、ブロックアドレス信号をラッチ制御
信号ＬＴの高レベル“Ｈ”に従ってラッチ回路(772,77
3) にラッチする構成となっている。そして、選択信号
のラッチされたブロックでは、入力データのレベルにか
かわらず、書き込み制御信号Ｗを高レベル“Ｈ”とする
ことによりバス線に書き込み電圧Ｖppを印加するように
なっている。
51(7052)において、ブロックアドレス信号をラッチ制御
信号ＬＴの高レベル“Ｈ”に従ってラッチ回路(772,77
3) にラッチする構成となっている。そして、選択信号
のラッチされたブロックでは、入力データのレベルにか
かわらず、書き込み制御信号Ｗを高レベル“Ｈ”とする
ことによりバス線に書き込み電圧Ｖppを印加するように
なっている。
【０１５４】図６１に示すデータ反転回路7061(7062)に
おいて、書き込みベリファイ時には反転制御信号INV を
低レベル“Ｌ”とすると、センスアンプ7271(7272)の出
力が低レベル“Ｌ”（書き込みが行なわれた状態）とな
って、ナンドゲート704 への出力が高レベル“Ｈ”とな
る。また、消去ベリファイ時には、反転制御信号INVを
高レベル“Ｈ”とする。ここで、非選択ブロックにおい
てはブロック選択信号（ブロックアドレス信号）が低レ
ベル“Ｌ”となり、ナンドゲート704 への出力は強制的
に高レベル“Ｈ”となる。これにより、任意のブロック
を同時に消去を実行できるようになる。尚、マルチプレ
クサ725 は、書き込みデータおよびセンスアンプデータ
をブロック選択アドレスに従って、所定のブロックに供
給し、また、所定のブロックのデータを出力するかを制
御するものである。
おいて、書き込みベリファイ時には反転制御信号INV を
低レベル“Ｌ”とすると、センスアンプ7271(7272)の出
力が低レベル“Ｌ”（書き込みが行なわれた状態）とな
って、ナンドゲート704 への出力が高レベル“Ｈ”とな
る。また、消去ベリファイ時には、反転制御信号INVを
高レベル“Ｈ”とする。ここで、非選択ブロックにおい
てはブロック選択信号（ブロックアドレス信号）が低レ
ベル“Ｌ”となり、ナンドゲート704 への出力は強制的
に高レベル“Ｈ”となる。これにより、任意のブロック
を同時に消去を実行できるようになる。尚、マルチプレ
クサ725 は、書き込みデータおよびセンスアンプデータ
をブロック選択アドレスに従って、所定のブロックに供
給し、また、所定のブロックのデータを出力するかを制
御するものである。
【０１５５】以上、説明したように、本発明に係る半導
体記憶装置の第７の形態によれば、各セルブロックのソ
ース電源回路にブロック選択信号のラッチ回路を備え、
同時に各セルソース電源回路を動作させると共に、各セ
ルブロックにセンスアンプとベリファイの期待値データ
発生回路とセンスアンプ出力と期待値の一致を確認する
回路を備え、且つ、該一致回路の出力の論理積をとる回
路を備えることによって、同時に消去およびベリファイ
を行なうことが可能となる。
体記憶装置の第７の形態によれば、各セルブロックのソ
ース電源回路にブロック選択信号のラッチ回路を備え、
同時に各セルソース電源回路を動作させると共に、各セ
ルブロックにセンスアンプとベリファイの期待値データ
発生回路とセンスアンプ出力と期待値の一致を確認する
回路を備え、且つ、該一致回路の出力の論理積をとる回
路を備えることによって、同時に消去およびベリファイ
を行なうことが可能となる。
【０１５６】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置の第１の形態によれば、ワード線冗長を有効に
導入できるとともに、安定した書き込みおよび各ベリフ
ァイが可能となり、高歩留りで高性能なデバイスを実現
することができる。
記憶装置の第１の形態によれば、ワード線冗長を有効に
導入できるとともに、安定した書き込みおよび各ベリフ
ァイが可能となり、高歩留りで高性能なデバイスを実現
することができる。
【０１５７】本発明の半導体記憶装置の第２の形態によ
れば、リアルセルにおける複数の欠陥を冗長セルで置き
換える場合に回路の増大を少なくして対応することがで
き、チップ面積を小さくすることができる。また、リア
ルセルにおける複数の欠陥を置き換えることができるた
め、大容量の半導体記憶装置を高歩留りで且つ低コスト
で提供することができる。
れば、リアルセルにおける複数の欠陥を冗長セルで置き
換える場合に回路の増大を少なくして対応することがで
き、チップ面積を小さくすることができる。また、リア
ルセルにおける複数の欠陥を置き換えることができるた
め、大容量の半導体記憶装置を高歩留りで且つ低コスト
で提供することができる。
【０１５８】本発明の半導体記憶装置の第３の形態によ
れば、劣化による書き換え時間の増大を見込んだ最大回
数ｎ（ｎ＜Ｎ）により出荷試験を行うことによって、ユ
ーザ側での最大回数Ｎを保証することができる。
れば、劣化による書き換え時間の増大を見込んだ最大回
数ｎ（ｎ＜Ｎ）により出荷試験を行うことによって、ユ
ーザ側での最大回数Ｎを保証することができる。
【０１５９】本発明の半導体記憶装置の第４の形態によ
れば、書き込み電圧供給用トランジスタでの閾値電圧に
よる書き込みドレイン電圧の低下を防止することによっ
て、書き込み電圧の低電圧化においても良好なデータの
書き込みを実現することができる。
れば、書き込み電圧供給用トランジスタでの閾値電圧に
よる書き込みドレイン電圧の低下を防止することによっ
て、書き込み電圧の低電圧化においても良好なデータの
書き込みを実現することができる。
【０１６０】本発明の半導体記憶装置の第５の形態によ
れば、過剰消去を起こしたセルトランジスタが存在して
もデータを正確に読み出すことができる。
れば、過剰消去を起こしたセルトランジスタが存在して
もデータを正確に読み出すことができる。
【０１６１】本発明の半導体記憶装置の第６の形態によ
れば、過剰消去を起こしたセルトランジスタを救済し
て、正確なデータを読み出すようにすることができる。
れば、過剰消去を起こしたセルトランジスタを救済し
て、正確なデータを読み出すようにすることができる。
【０１６２】本発明に係る半導体記憶装置の第７の形態
によれば、複数ブロックを同時に消去すると共に、複数
ブロックを同時に消去した場合でも簡単にベリファイを
実効することができる。
によれば、複数ブロックを同時に消去すると共に、複数
ブロックを同時に消去した場合でも簡単にベリファイを
実効することができる。
【図１】本発明に係る半導体記憶装置の第１の形態の一
実施例を示すブロック回路図である。
実施例を示すブロック回路図である。
【図２】本発明に係る半導体記憶装置の第１の形態に対
応する関連技術の半導体記憶装置の一例を示すブロック
回路図である。
応する関連技術の半導体記憶装置の一例を示すブロック
回路図である。
【図３】図２の半導体記憶装置におけるコラムアドレス
バッファの一例を示す回路図である。
バッファの一例を示す回路図である。
【図４】図２の半導体記憶装置におけるロウアドレスバ
ッファの一例を示す回路図である。
ッファの一例を示す回路図である。
【図５】図２の半導体記憶装置におけるロウデコーダの
一例を示す回路図である。
一例を示す回路図である。
【図６】図２の半導体記憶装置におけるコラムデコーダ
の一例を示す回路図である。
の一例を示す回路図である。
【図７】図２の半導体記憶装置における書き込み回路の
一例を示す回路図である。
一例を示す回路図である。
【図８】図２の半導体記憶装置におけるソース電源回路
の一例を示す回路図である。
の一例を示す回路図である。
【図９】図２の半導体記憶装置におけるセンスアンプの
一例を示す回路図である。
一例を示す回路図である。
【図１０】図２の半導体記憶装置における書き込み特性
曲線の一例を示す図である。
曲線の一例を示す図である。
【図１１】本発明が適用される半導体記憶装置に使用す
るメモリセルの動作を説明するための図である。
るメモリセルの動作を説明するための図である。
【図１２】図１の半導体記憶装置におけるロウアドレス
バッファの一例を示す回路図である。
バッファの一例を示す回路図である。
【図１３】図１の半導体記憶装置におけるロウデコーダ
の一例の要部を示す回路図である。
の一例の要部を示す回路図である。
【図１４】図１の半導体記憶装置における一致回路の一
例を示す回路図である。
例を示す回路図である。
【図１５】図１の半導体記憶装置におけるロウデコーダ
の一例の要部を示す回路図である。
の一例の要部を示す回路図である。
【図１６】図１５の回路に印加される信号の波形を示す
図である。
図である。
【図１７】図１の半導体記憶装置におけるベリファイ電
圧発生回路の一例を示す回路図である。
圧発生回路の一例を示す回路図である。
【図１８】図１の半導体記憶装置におけるセンスアンプ
の一例を示す回路図である。
の一例を示す回路図である。
【図１９】図１８のセンスアンプに供給する制御信号を
作成する論理回路の一例を示す回路図である。
作成する論理回路の一例を示す回路図である。
【図２０】本発明に係る半導体記憶装置の第２の形態に
対応する従来の半導体記憶装置における冗長回路の一例
を示すブロック回路図である。
対応する従来の半導体記憶装置における冗長回路の一例
を示すブロック回路図である。
【図２１】図２０に示す従来の冗長回路の構成例を示す
図である。
図である。
【図２２】図２０に示す従来の冗長回路を使用した半導
体記憶装置の一例を示すブロック図である。
体記憶装置の一例を示すブロック図である。
【図２３】本発明に係る半導体記憶装置の第２の形態に
おける冗長回路の一実施例を示すブロック回路図であ
る。
おける冗長回路の一実施例を示すブロック回路図であ
る。
【図２４】図２３に示す本発明の冗長回路が適用される
半導体記憶装置におけるリアルセルおよび冗長セルの構
成を示すブロック図である。
半導体記憶装置におけるリアルセルおよび冗長セルの構
成を示すブロック図である。
【図２５】図２３に示す本発明の冗長回路を使用した半
導体記憶装置の一例を示すブロック図である。
導体記憶装置の一例を示すブロック図である。
【図２６】本発明に係る半導体記憶装置の第２の形態に
おける冗長回路の他の実施例を示すブロック回路図であ
る。
おける冗長回路の他の実施例を示すブロック回路図であ
る。
【図２７】本発明に係る半導体記憶装置の第２の形態に
おける冗長回路のさらに他の実施例を示すブロック回路
図である。
おける冗長回路のさらに他の実施例を示すブロック回路
図である。
【図２８】図２７に示す本発明の冗長回路を使用した半
導体記憶装置の一例を示すブロック図である。
導体記憶装置の一例を示すブロック図である。
【図２９】本発明に係る半導体記憶装置の第３の形態に
おける内部書き込みアルゴリズムを示すフローチャート
である。
おける内部書き込みアルゴリズムを示すフローチャート
である。
【図３０】本発明の半導体記憶装置の第３の形態の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図３１】図３０の半導体記憶装置における要部の回路
例を示す図である。
例を示す図である。
【図３２】図３１の回路の動作を説明するためのタイミ
ング図である。
ング図である。
【図３３】本発明に係る半導体記憶装置の第４の形態に
おけるメモリセルの動作を説明するための図である。
おけるメモリセルの動作を説明するための図である。
【図３４】本発明の半導体記憶装置の第４の形態に対応
する関連技術としての半導体記憶装置の一例を示すブロ
ック回路図である。
する関連技術としての半導体記憶装置の一例を示すブロ
ック回路図である。
【図３５】本発明の半導体記憶装置の第４の形態の一実
施例を示すブロック回路図である。
施例を示すブロック回路図である。
【図３６】本発明の半導体記憶装置の第４の形態の他の
実施例の要部を示す回路図である。
実施例の要部を示す回路図である。
【図３７】本発明に係る半導体記憶装置の第５の形態に
対応する従来の半導体記憶装置の一例を示すブロック回
路図である。
対応する従来の半導体記憶装置の一例を示すブロック回
路図である。
【図３８】図３７の半導体記憶装置におけるロウデコー
ダの構成を示す回路図である。
ダの構成を示す回路図である。
【図３９】図３７の半導体記憶装置におけるコラムデコ
ーダの構成を示す回路図である。
ーダの構成を示す回路図である。
【図４０】図３９のコラムデコーダにおけるビット線ト
ランスファーゲートの構成を示す回路図である。
ランスファーゲートの構成を示す回路図である。
【図４１】本発明に係る半導体記憶装置の第５の形態の
一実施例を示すブロック回路図である。
一実施例を示すブロック回路図である。
【図４２】図４１の半導体記憶装置におけるロウデコー
ダの構成を示す回路図である。
ダの構成を示す回路図である。
【図４３】本発明に係る半導体記憶装置の第５の形態の
他の実施例を示すブロック回路図である。
他の実施例を示すブロック回路図である。
【図４４】図４３の半導体記憶装置における第１および
第２のロウデコーダの一例を示す回路図である。
第２のロウデコーダの一例を示す回路図である。
【図４５】図４４の第２のロウデコーダの一部を示す回
路図である。
路図である。
【図４６】本発明に係る半導体記憶装置の第６の形態の
要部を示す回路図である。
要部を示す回路図である。
【図４７】図４６における半導体記憶装置のセンスアン
プの一例を示す回路図である。
プの一例を示す回路図である。
【図４８】本発明に係る半導体記憶装置の第６の形態が
適用されるシステムの一例を概略的に示すブロック図で
ある。
適用されるシステムの一例を概略的に示すブロック図で
ある。
【図４９】本発明に係る半導体記憶装置の第６の形態に
おける処理の一例を説明するためのフローチャートであ
る。
おける処理の一例を説明するためのフローチャートであ
る。
【図５０】本発明の半導体記憶装置の第７の形態に使用
するメモリセルの動作を説明するための図である。
するメモリセルの動作を説明するための図である。
【図５１】本発明に係る半導体記憶装置の第７の形態に
対応する関連技術の半導体記憶装置の一例を示すブロッ
ク回路図である。
対応する関連技術の半導体記憶装置の一例を示すブロッ
ク回路図である。
【図５２】本発明に係る半導体記憶装置の第７の形態の
一実施例を示すブロック回路図である。
一実施例を示すブロック回路図である。
【図５３】図５２の半導体記憶装置におけるソース電源
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図５４】図５２の半導体記憶装置における期待値デー
タ格納回路の一例を示す回路図である。
タ格納回路の一例を示す回路図である。
【図５５】図５２の半導体記憶装置における一致回路の
一例を示す回路図である。
一例を示す回路図である。
【図５６】本発明に係る半導体記憶装置の第７の形態の
他の実施例を示すブロック回路図である。
他の実施例を示すブロック回路図である。
【図５７】図５６の半導体記憶装置における期待値デー
タ発生回路の一例を示す回路図である。
タ発生回路の一例を示す回路図である。
【図５８】本発明に係る半導体記憶装置の第７の形態の
さらに他の実施例を示すブロック回路図である。
さらに他の実施例を示すブロック回路図である。
【図５９】図５８の半導体記憶装置におけるブロック選
択信号格納回路の一例を示す回路図である。
択信号格納回路の一例を示す回路図である。
【図６０】図５８の半導体記憶装置における書き込み回
路の一例を示す回路図である。
路の一例を示す回路図である。
【図６１】図５８の半導体記憶装置におけるデータ反転
回路の一例を示す回路図である。
回路の一例を示す回路図である。
101 …ロウアドレスバッファ
102 …ロウデコーダ
103 …コラムアドレスバッファ
104 …コラムデコーダ
105 …データI/O バッファ
106 …書き込み回路
107 …センスアンプ
108 …負電圧発生回路
109 …ソース電源回路
120 …一致回路
130 …冗長ロウデコーダ
140 …ベリファイ電圧発生回路
200 …冗長回路
201A,201B …ヒューズ
202 …抵抗器
203 …インバータ
204 …アドレス比較回路
205 …冗長セル選択回路
206 …冗長セル
207 …リアルセル選択回路
208 …リアルセル
209 …データ読み出し回路
311 …書き込み制御回路
312 …書き込みパルス発生回路
313 …セルアレイ
314 …パルスカウンタ
315 …スイッチ部
316 …停止信号発生回路
317 …高電圧検出回路
401 …ロウアドレスバッファ
402 …ロウデコーダ
403 …コラムアドレスバッファ
404 …コラムデコーダ
405 …バッファ回路
406 …書き込み電圧供給用トランジスタ（Ｐチャネル型
ＭＯＳトランジスタ） 407 …センスアンプ 408 …バス線 502 …ロウデコーダ 504 …コラムデコーダ 507 …センスアンプ 509 …ソース電源回路 5221…第１のロウデコーダ 5222…第２のロウデコーダ 602 …ロウデコーダ 604 …コラムデコーダ 607 …センスアンプ 610 …フラッシュメモリ 620 …ＲＯＭ 630 …ＣＰＵ 704 …論理回路（ナンドゲート） 721 …ロウアドレスバッファ 722 …ロウデコーダ 723 …コラムアドレスバッファ 724 …コラムデコーダ 725 …データI/O バッファ（マルチプレクサ） 7021,7022 …期待値データ格納回路 7031,7032 …一致回路 7041,7042 …期待値データ発生回路 7051,7052 …ブロック選択信号格納回路 7061,7062 …データ反転回路
ＭＯＳトランジスタ） 407 …センスアンプ 408 …バス線 502 …ロウデコーダ 504 …コラムデコーダ 507 …センスアンプ 509 …ソース電源回路 5221…第１のロウデコーダ 5222…第２のロウデコーダ 602 …ロウデコーダ 604 …コラムデコーダ 607 …センスアンプ 610 …フラッシュメモリ 620 …ＲＯＭ 630 …ＣＰＵ 704 …論理回路（ナンドゲート） 721 …ロウアドレスバッファ 722 …ロウデコーダ 723 …コラムアドレスバッファ 724 …コラムデコーダ 725 …データI/O バッファ（マルチプレクサ） 7021,7022 …期待値データ格納回路 7031,7032 …一致回路 7041,7042 …期待値データ発生回路 7051,7052 …ブロック選択信号格納回路 7061,7062 …データ反転回路
フロントページの続き
(72)発明者 高品 信昭
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 山下 実
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 笠 靖
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 板野 清義
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
Ｆターム(参考） 5B025 AA01 AD13 AE06 AE08
5L106 AA10 CC02 CC17 FF04 FF05
GG05
Claims (3)
- 【請求項１】 複数のメモリセルを有し、複数のブロッ
クに分割されたリアルセルと、 該リアルセルにおける欠陥個所を置き換える冗長セル
と、 前記リアルセルの各ブロックにおける欠陥アドレスを示
す複数の欠陥アドレス指定手段と、 該複数の欠陥アドレス指定手段に対して共通に設けら
れ、前記複数の欠陥アドレスと前記リアルセルの各ブロ
ックにおけるアドレスとを比較するアドレス比較手段と
を具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、 前記欠陥アドレス指定手段および前記アドレス比較手段
を有する冗長回路と、 該冗長回路の出力および前記分割されたリアルセルのブ
ロックを指定するブロックアドレスが供給され、該指定
されたリアルセルのブロックにおけるメモリセルの選択
および非選択を制御するリアルセル選択手段と、 前記冗長回路の出力および前記ブロックアドレスが供給
され、前記冗長セルの選択および非選択を制御する冗長
セル選択手段とを具備することを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項３】 複数のメモリセルを有するリアルセルア
レイと、 リアルセルにおける欠陥個所を置き換える冗長セルと、 外部からのアドレス入力において欠陥のあるアドレスに
データを書き込む冗長情報記憶用セルアレイと、 該冗長情報記憶用セルアレイを前記アドレス入力により
選択するセル選択回路と、 該セル選択回路の出力に対応した前記冗長情報記憶用セ
ルアレイの出力を読み出して、冗長信号を出力する読み
出し回路とを具備する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191007A JP2003077292A (ja) | 2002-06-28 | 2002-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191007A JP2003077292A (ja) | 2002-06-28 | 2002-06-28 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00030493A Division JP3392165B2 (ja) | 1992-12-03 | 1993-01-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003077292A true JP2003077292A (ja) | 2003-03-14 |
Family
ID=19195501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002191007A Pending JP2003077292A (ja) | 2002-06-28 | 2002-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003077292A (ja) |
-
2002
- 2002-06-28 JP JP2002191007A patent/JP2003077292A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5666314A (en) | Semiconductor memory device for selecting and deselecting blocks of word lines | |
| US7362616B2 (en) | NAND flash memory with erase verify based on shorter evaluation time | |
| KR100967007B1 (ko) | 불휘발성 메모리 소자의 프로그램 검증 방법 | |
| JP3080743B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06203590A (ja) | 半導体記憶装置 | |
| JP5085058B2 (ja) | プログラムの検証読み取り中に列スキャンを通じてプログラム時間を短縮させうるフラッシュメモリ装置のプログラム方法 | |
| JP3708912B2 (ja) | 半導体集積回路装置 | |
| JP2689939B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2001143489A (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
| JP4049779B2 (ja) | 半導体記憶装置 | |
| JP3703782B2 (ja) | 半導体記憶装置 | |
| JP3737070B2 (ja) | 半導体記憶装置 | |
| JP5538196B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3703783B2 (ja) | 半導体記憶装置 | |
| JP2005243232A (ja) | 半導体記憶装置 | |
| JP2003077292A (ja) | 半導体記憶装置 | |
| KR0140902B1 (ko) | 전기적 및 일괄적으로 소거가능한 특성을 갖는 비휘발성 반도체 메모리장치 | |
| JP2005196966A (ja) | 半導体記憶装置 | |
| JPH0917189A (ja) | 不揮発性半導体メモリ | |
| JPH06309886A (ja) | 不揮発性半導体記憶装置及びその使用方法 | |
| JPH0982093A (ja) | 不揮発性半導体記憶装置 | |
| KR20130097406A (ko) | 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템 | |
| JPH08106794A (ja) | 不揮発性メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050816 |