JPH0935485A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0935485A JPH0935485A JP18289695A JP18289695A JPH0935485A JP H0935485 A JPH0935485 A JP H0935485A JP 18289695 A JP18289695 A JP 18289695A JP 18289695 A JP18289695 A JP 18289695A JP H0935485 A JPH0935485 A JP H0935485A
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Abstract
(57)【要約】
【課題】 プログラム回路にＮＭＯＳトランジスタを備
え、消費電流を小さくした半導体メモリを提供すること
を目的とする。 【解決手段】 プログラム制御信号とデータ（ＤＩＮ）
とに基づいて不揮発性記憶セルへのプログラムのために
電源供給を選択的に行うプログラム回路１を備えた半導
体メモリであり、前記プログラム回路１は、ＮＭＯＳプ
ッシュプル回路から成るプログラムトランジスタ制御回
路１３と、不揮発性記憶セル３のドレイン側と電源ＶPP
側との間に接続され、制御用電極に前記プログラムトラ
ンジスタ制御回路１３からの所定電位が印加されるＮＭ
ＯＳプログラムトランジスタ１２と、電流制限用の抵抗
体１１とを備えた。
え、消費電流を小さくした半導体メモリを提供すること
を目的とする。 【解決手段】 プログラム制御信号とデータ（ＤＩＮ）
とに基づいて不揮発性記憶セルへのプログラムのために
電源供給を選択的に行うプログラム回路１を備えた半導
体メモリであり、前記プログラム回路１は、ＮＭＯＳプ
ッシュプル回路から成るプログラムトランジスタ制御回
路１３と、不揮発性記憶セル３のドレイン側と電源ＶPP
側との間に接続され、制御用電極に前記プログラムトラ
ンジスタ制御回路１３からの所定電位が印加されるＮＭ
ＯＳプログラムトランジスタ１２と、電流制限用の抵抗
体１１とを備えた。
Description
【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、フローティングゲ
ートを有する不揮発性記憶セルを用いた半導体メモリに
関する。 【０００２】 【従来の技術】従来の不揮発性記憶セルを用いた半導体
メモリでは、データ書込に際してプログラム用電源から
高い電位を不揮発性記憶セルに選択的に供給することが
必要であるため、プログラム制御信号とデータとに基づ
いて前記不揮発性記憶セルへのプログラムのために電力
供給を選択的に行うプログラム回路を備えている。そし
て、従来のプログラム回路は、プログラムトランジスタ
としてＰＭＯＳトランジスタ又はＮＭＯＳトランジスタ
のいずれかを備えて構成されるものであった。 【０００３】前記プログラム回路にＰＭＯＳトランジス
タを備える半導体メモリとしては、例えば、特公平５−
２９９９６号公報、特開昭６２−３１０９７号公報、特
公平５−９８７９号公報、特開平４−７４３９１号公
報、或いは米国特許４，８５８，１８７等に開示された
ものが知られている。しかし、プログラム回路にＰＭＯ
Ｓトランジスタを備える半導体メモリでは、以下に説明
するように、消費電流が大きくなるという欠点がある。 【０００４】図９は、記憶セルのプログラム特性（実
線）と、ＰＭＯＳトランジスタの負荷特性（点線，
）を示したグラフである。そして、記憶セルがデータ
を記憶するために必要な最低電位をＶIJとして示してい
る。負荷特性が点線で示されるＰＭＯＳトランジスタ
と記憶セルとを直列に接続した場合には、それらには交
点Ａの電流が流れることになるが、そのときの電位はＶ
IJに満たないため、記憶セルにデータを記憶させること
ができない。また、負荷特性が点線で示されるＰＭＯ
Ｓと記憶セルとを直列に接続した場合には、それらには
交点Ｂの電流が流れ、そのときの電位はＶIJを越えるの
で記憶セルにデータを記憶させることができるが、最低
電位ＶIJにおける電流ＩIJよりも数倍大きな電流が流れ
るため、消費電流が大きくなる。 【０００５】一方、プログラム回路にＮＭＯＳトランジ
スタを備える半導体メモリは、上記ＰＭＯＳトランジス
タの場合のような欠点はない。このようにプログラム回
路にＮＭＯＳトランジスタを備える半導体メモリとして
は、例えば、特開平２−１８７９９４号公報、特開平５
−２８７７７号公報、或いは米国特許４，９７７，５４
１等に開示されたものが知られている。 【０００６】図１０は、記憶セルのプログラム特性（実
線）と、ＮＭＯＳトランジスタの負荷特性（点線，
，，，）を示したグラフである。そして、記憶
セルがデータを記憶するために必要な最低電位をＶIJと
して示している。また、ＶST1 乃至ＶST5 は、各々の特
性においてＮＭＯＳトランジスタに電流が流れはじめる
電位を表している。負荷特性が点線乃至のいずれの
特性を採るかは、ＮＭＯＳトランジスタの制御用電極で
あるゲート電極にどのような電位を与えるかで決まる。
従って、ゲート電極に適当な電位を与えることで、点線
のような特性をＮＭＯＳトランジスタに与えることが
でき、動作点が最低電位ＶIJを越えるとともに、電流を
当該最低電位ＶIJにおける電流ＩIJとすることができ
る。 【０００７】 【発明が解決しようとする課題】しかしながら、上記プ
ログラム回路にＮＭＯＳトランジスタを備える特開平２
−１８７９９４号公報と特開平５−２８７７７号公報に
開示された半導体メモリでは、ＮＭＯＳトランジスタに
電流が流れはじめる電位ＶSTを設定するために電圧降下
回路を備えているので、コスト高になる。 【０００８】また、米国特許４，９７７，５４１に開示
された半導体メモリでは、２段に設けたＮＭＯＳトラン
ジスタの閾値電位ＶTNにより、電位ＶSTを（ＶPP−２×
Ｖ
TN）に設定しているが、レシオ回路となっているため、
貫通電流が流れて電流消費量が大きいという欠点がある
。また、各ビットラインに対して一つのデコード回路を
有するので、回路規模が大きくなる。 【０００９】
本発明は、上記の事情に鑑み、プログラム回路にＮＭＯ
Ｓトランジスタを備えるとともに、電位Ｖ ST を設定する
ために電圧降下回路を備えることなく、且つ消費電流が
小さい半導体メモリを提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明の半導体メモリ
は、フローティングゲートを有する不揮発性記憶セル
と、読出用の第１の電源と、不揮発性記憶セルのプログ
ラム用の第２の電源と、接地レベルにある第３の電源
と、前記不揮発性記憶セルを選択する選択トランジスタ
と、前記選択トランジスタを介して前記不揮発性記憶セ
ルに接続され、プログラム制御信号とデータとに基づい
て前記不揮発性記憶セルへのプログラムのために電源供
給を選択的に行うプログラム回路とを備えた半導体メモ
リにおいて、前記プログラム回路は、前記第２の電源の
電位と前記第３の電源の電位の中間レベルの電位を出力
するＮＭＯＳプッシュプル回路から成るプログラムトラ
ンジスタ制御回路と、前記不揮発性記憶セルのドレイン
側と前記第２の電源側との間に接続され、制御用電極に
前記プログラムトランジスタ制御回路からの中間レベル
電位が印加されるＮＭＯＳプログラムトランジスタとか
ら成ることを特徴とする。 【００１１】このように、前記プログラムトランジスタ
制御回路がＮＭＯＳプッシュプル回路を備えたことによ
り、当該プログラムトランジスタ制御回路において電流
の消費を無くすことが可能となる。 【００１２】また、本発明の半導体メモリは、フローテ
ィングゲートを有する不揮発性記憶セルと、読出用の第
１の電源と、不揮発性記憶セルのプログラム用の第２の
電源と、接地レベルにある第３の電源と、前記不揮発性
記憶セルを選択する選択トランジスタと、前記選択トラ
ンジスタを介して前記不揮発性記憶セルに接続され、プ
ログラム制御信号とデータとに基づいて前記不揮発性記
憶セルへのプログラムのために電源供給を選択的に行う
プログラム回路とを備えた半導体メモリにおいて、前記
プログラム回路は、前記第２の電源の電位と前記第３の
電源の電位の中間レベルの電位をＰＭＯＳトランジスタ
のＯＮ抵抗により出力するプログラムトランジスタ制御
回路と、前記不揮発性記憶セルのドレイン側と前記第２
の電源側との間に接続され、制御用電極に前記プログラ
ムトランジスタ制御回路からの中間レベル電位が印加さ
れるＮＭＯＳプログラムトランジスタとから成ることを
特徴とする。 【００１３】これにより、ＮＭＯＳプログラムトランジ
スタの制御用電極には、ＰＭＯＳトランジスタのＯＮ抵
抗により前記第２の電源の電位と前記第３の電源の電位
の中間レベルの電位が印加される。 【００１４】また、本発明の半導体メモリは、フローテ
ィングゲートを有する不揮発性記憶セルと、読出用の第
１の電源と、不揮発性記憶セルのプログラム用の第２の
電源と、接地レベルにある第３の電源と、前記不揮発性
記憶セルを選択する選択トランジスタと、前記選択トラ
ンジスタを介して前記不揮発性記憶セルに接続され、プ
ログラム制御信号とデータとに基づいて前記不揮発性記
憶セルへのプログラムのために電源供給を選択的に行う
プログラム回路とを備えた半導体メモリにおいて、前記
プログラム回路は、前記不揮発性記憶セルのドレイン側
と前記第２の電源との間に直列に設けられたＮＭＯＳプ
ログラムトランジスタ及びＰＭＯＳトランジスタと、前
記第２の電源の電位と前記第３の電源の電位の中間レベ
ルの電位を前記ＮＭＯＳプログラムトランジスタの制御
用電極に印加すると共に所定の電位を前記ＰＭＯＳトラ
ンジスタの制御用電極に印加するプログラムトランジス
タ制御回路とから成ることを特徴とする。 【００１５】ここで、不揮発性記憶セルの特性にばらつ
きがあると、当該不揮発性記憶セルの特性における凹部
領域を越えた急峻な立ち上がり領域においてＮＭＯＳプ
ログラムトランジスタの静特性とが交わり、大きな電流
が流れるおそれがある。しかし、上記の構成の半導体メ
モリであれば、ＰＭＯＳトランジスタの静特性における
線形領域に交わり点（動作点）を設定することが可能で
あり、大きな電流が流れるのを回避することができる。 【００１６】また、前記ＮＭＯＳプログラムトランジス
タが電流制限回路を介して前記第２の電源に接続されて
いてもよい。これによれば、不揮発性記憶セルに流れる
電流を制限して消費量を低減することができる。前記電
流制限回路としては抵抗体やトランジスタが適する。ま
た、その抵抗値は、不揮発性記憶セルの変動を補償する
抵抗値に設定される。 【００１７】また、前記ＮＭＯＳプログラムトランジス
タの制御用電極にプルダウン素子が接続されていてもよ
い。これにより、制御用電極に与える電位を前記プルダ
ウン素子の抵抗値により自由に設定することができる。
プルダウン素子に電流が流れるが、その量は僅かであ
る。 【００１８】また、本発明の半導体メモリは、フローテ
ィングゲートを有する不揮発性記憶セルと、読出用の第
１の電源と、不揮発性記憶セルのプログラム用の第２の
電源と、接地レベルにある第３の電源と、前記不揮発性
記憶セルを選択する選択トランジスタと、前記選択トラ
ンジスタを介して前記不揮発性記憶セルに接続され、プ
ログラム制御信号とデータとに基づいて前記不揮発性記
憶セルへのプログラムのために電源供給を選択的に行う
プログラム回路とを備えた半導体メモリにおいて、前記
第２の電源として前記第１の電源が用いられている。 【００１９】ここで、半導体メモリの微細化に伴い、不
揮発性記憶セルがデータを記憶するために必要な最低電
位をＶIJの値は、低くなり、例えばチャネル長が０．８
μｍ以下のデバイスでは、ＶIJ＝４Ｖ前後となってい
る。この点に着目し、第２の電源として第１の電源（い
わゆるＶCC）を用い、前記プログラム回路を複雑化する
ことなく低消費電流化が図れる。 【００２０】 【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。 【００２１】（実施の形態１）図１は、本発明の半導体
メモリを示す回路図である。第２の電源であるプログラ
ム電源（ＶPP）には、プログラム回路１及び選択トラン
ジスタ２がこの順に接続されている。選択トランジスタ
２のゲート電極には列選択信号が入力され、また、選択
トランジスタ２のソース側のライン（ビットライン）に
は、フローティングゲートを有する不揮発性記憶セル３
のドレイン側が接続されている。不揮発性記憶セル３の
ソース側は、接地レベルの第３の電源に接続されてい
る。また、不揮発性記憶セル３の制御用電極には、行選
択信号が入力されるようになっている。 【００２２】プログラム回路１は、電流制限回路である
抵抗体１１とＮＭＯＳプログラムトランジスタ１２と、
プログラムトランジスタ制御回路（以下、プログラムＴ
ｒ制御回路と略記する）１３とから成る。 【００２３】ＮＭＯＳプログラムトランジスタ１２のド
レイン側は、前記抵抗体１１を介して前記第２の電源Ｖ
PPに接続され、ソース側は選択トランジスタ２（不揮発
性記憶セル３のドレイン側）に接続されている。前記抵
抗体１１は、前記不揮発性記憶セル３の変動を補償する
抵抗値を有する。 【００２４】プログラムＴｒ制御回路１３は、プログラ
ム制御信号とデータ（ＤＩＮ）とに基づいて前記不揮発
性記憶セルへのプログラムのために、前記第２の電源Ｖ
PPの電位と前記第３の電源の電位の中間レベルの電位を
前記ＮＭＯＳプログラムトランジスタ１２の制御用電極
に選択的に与えるようになっている。 【００２５】図２はプログラムＴｒ制御回路１３の詳細
を示した回路図である。第２の電源ＶPPと第３の電源と
の間には、ＮＭＯＳトランジスタＮ１，Ｎ２が直列に接
続され、両者の接続点がＮＭＯＳプログラムトランジス
タ１２の制御用電極に接続されている。ＮＭＯＳトラン
ジスタＮ２のゲート電極には、プログラム制御信号とデ
ータ（ＤＩＮ）とを入力するＯＲ回路１５の出力点が接
続され、ＮＭＯＳトランジスタＮ１のゲート電極には、
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３
とから成るＣＭＯＳ構成体の出力点が接続されている。 【００２６】前記ＣＭＯＳ構成体には、前記第２の電源
ＶPPが印加される。また、前記ＣＭＯＳ構成体の出力点
は、ＰＭＯＳトランジスタＰ２のゲート電極に接続され
ている。ＰＭＯＳトランジスタＰ２は、前記第２の電源
ＶPPとＣＭＯＳ構成体の入力側に接続されている。ま
た、ＣＭＯＳ構成体の入力側は、ＮＭＯＳトランジスタ
Ｎ４を介して前記ＯＲ回路１５の出力点に接続されてい
る。 【００２７】次に、当該半導体メモリの動作を説明す
る。図１の選択トランジスタ２が選択されるとき、ＮＭ
ＯＳプログラムトランジスタ１２のソース側の電位（Ｖ
CL）と不揮発性記憶セル３のドレイン電位（ビットライ
ン側）の電位（ＶBL）とが等しくなる（ＶCL＝ＶBL）。
そして、ＮＭＯＳプログラムトランジスタ１２の制御用
電極の電位（ＶG ）と、ＮＭＯＳプログラムトランジス
タ１２の閾値電位（ＶTN）と、前記の電位（Ｖ CL）との
関係においては、ＶG −ＶCL＝ＶTNが成立するので、Ｖ
BL＝ＶCL＝ＶG −ＶTNとなる。 【００２８】即ち、不揮発性記憶セル３のドレイン電位
（ＶBL）は、ＮＭＯＳプログラムトランジスタ１２の制
御用電極の電位ＶG の値によって所望の値に設定するこ
とができ、上記の場合には、ＶG は、ＶPP−ＶTNの値と
される。 【００２９】ここで、図３に示すように、不揮発性記憶
セル３の特性が特性，，のごとくばらつきがあっ
たとする。この場合に、ＮＭＯＳプログラムトランジス
タ１２の静特性が点線で示された特性（ＮＭＯＳプログ
ラムトランジスタ１２に電流が流れはじめる電位をＶST
とする特性）だとすると、不揮発性記憶セル３は過電流
Ｉ1 を消費することになる。一方、ＮＭＯＳプログラム
トランジスタ１２の静特性が点線で示された特性（ＮＭ
ＯＳプログラムトランジスタ１２に電流が流れはじめる
電位をＶST′とする特性）に設定してしまうと、記憶セ
ル３がデータを記憶するために必要な最低電位ＶIJを確
保できないおそれがある。 【００３０】図１に示した半導体メモリであれば、電流
制限用の抵抗体１１を設けているので、ＮＭＯＳプログ
ラムトランジスタ１２の特性が前記点線で示される特性
でも、特性の不揮発性記憶セル３に対しては過電流が
生じるときにＶSTが補正され、過電流が回避されること
になる。なお、抵抗体１１の抵抗値としては、図３にお
けるΔＶ及びＩ１に基づき、ΔＶ／Ｉ１程度としてい
る。 【００３１】更に、図２に示したように、プログラムＴ
ｒ制御回路１３は、ＮＭＯＳプッシュプル回路から成る
ので、電流の消費を無くすことができる。即ち、ＯＲ回
路１５の出力がＨｉｇｈであれば、ＮＭＯＳトランジス
タＮ２はＯＮ、ＮＭＯＳトランジスタＮ１はＣＭＯＳ構
成体の反転動作によりＬｏｗ信号を入力し、ＯＦＦとな
るので、第２の電源ＶPPから第３の電源への電流は流れ
ない。一方、ＯＲ回路１５の出力がＬｏｗであれば、Ｎ
ＭＯＳトランジスタＮ１はＣＭＯＳ構成体の反転動作に
よりＨｉｇｈ信号を入力してＯＮとなるが、ＮＭＯＳト
ランジスタＮ２はＯＦＦするので、第２の電源ＶPPから
第３の電源への電流は流れない。 【００３２】なお、図２において、点線で示しているよ
うに、前記ＮＭＯＳプログラムトランジスタの第３の電
極にプルダウン素子１６が接続されていてもよく、これ
によれば、ＶG は、ＶPP−ＶTN−Ｖαの値とされること
になる。 【００３３】また、この半導体メモリは、図１に示すよ
うに、各ビットラインＢＬ1 ，ＢＬ2 ，…の選択トラン
ジスタや不揮発性記憶セルは一つのデコード回路で駆動
されるので、半導体メモリの回路規模を小さくすること
ができる。 【００３４】（実施の形態２）図４は、前記プログラム
Ｔｒ制御回路１３の他の例を示している。このプログラ
ムＴｒ制御回路１３は、ＮＭＯＳトランジスタＮ１１と
ＰＭＯＳトランジスタＰ１２から成るＣＭＯＳ構成体を
有し、このＣＭＯＳ構成体にＰＭＯＳトランジスタＰ１
１を介して第２の電源ＶPPに接続させている。また、前
記ＣＭＯＳ構成体の出力点（ＮＭＯＳプログラムトラン
ジスタ１２（図４には示していない）の制御用電極に接
続される点）と第３の電源との間には、プルダウン素子
１６が接続され、更に、当該ＣＭＯＳ構成体の出力点
は、ＰＭＯＳトランジスタＰ１３のゲート電極に接続さ
れている。そして、前記ＰＭＯＳトランジスタＰ１３の
ソース側は、ＰＭＯＳトランジスタＰ１１とＰＭＯＳト
ランジスタＰ１２との接続点に接続され、ドレイン側は
ＣＭＯＳ構成体の入力側に接続されている。 【００３５】かかる構成においては、ＯＲ回路１５の出
力がＨｉｇｈであれば、ＣＭＯＳ構成体の反転動作によ
り当該プログラムＴｒ制御回路１３の出力はＬｏｗとな
る。このとき、ＰＭＯＳトランジスタＰ１３はＯＮし、
ＣＭＯＳ構成体の入力点にＶPPと略同電位の電位を与え
る。一方、ＯＲ回路１５の出力がＬｏｗであれば、ＣＭ
ＯＳ構成体の反転動作により当該プログラムＴｒ制御回
路１３の出力はＨｉｇｈとなる。このとき、ＶG の電位
は、ＰＭＯＳトランジスタＰ１１のＯＮ抵抗と、プルダ
ウン素子１６の抵抗値で設定されることになる。なお、
このとき、ＰＭＯＳトランジスタＰ１３をＯＮさせない
必要があるので、ＰＭＯＳトランジスタＰ１２のソース
・ドレイン間の電位（ＰＭＯＳトランジスタＰ１３のソ
ース・ゲート間の電位）が、ＰＭＯＳトランジスタＰ１
３の閾値電位以下となるようにしている。 【００３６】（実施の形態３）図５は、他の半導体メモ
リの構成例を示している。この実施の形態の半導体メモ
リにおけるプログラム回路１は、不揮発性記憶セル３の
ドレインと第２の電源ＶPPとの間に直列に設けられたＮ
ＭＯＳプログラムトランジスタ１２及びＰＭＯＳトラン
ジスタＰ２１と、プログラムＴｒ制御回路１３とから成
る。 【００３７】プログラムＴｒ制御回路１３は、前記第２
の電源ＶPPの電位と第３の電源の電位の中間レベルの電
位を前記ＮＭＯＳプログラムトランジスタ１２の制御用
電極に印加すると共に、接地電位を前記ＰＭＯＳトラン
ジスタＰ２１の制御用電極に印加する。プログラムＴｒ
制御回路１３における前記前記ＮＭＯＳプログラムトラ
ンジスタ１２の制御用電極に電位を印加する構成部分
は、実施の形態１や実施の形態２で示した構成を用いる
ことができる。勿論、これらの構成に限られるものでは
ない。 【００３８】以上のように、ＮＭＯＳプログラムトラン
ジスタ１２とＰＭＯＳトランジスタＰ２１とを直列に接
続した構成であれば、図６に示すように、両トランジス
タ１２，Ｐ２１を合成した静特性（実線で示す）が得ら
れる。図７は、前記静特性（点線で示す）と不揮発性記
憶セル３の特性，，（実線で示す）とを関係付け
たグラフである。この図７のグラフから分かるように、
記憶セル３がデータを記憶するために必要な最低電位Ｖ
IJを確保しつつ、不揮発性記憶セル３が特性であると
きでも、前記合成特性におけるＰＭＯＳトランジスタＰ
２１の線形領域で交点を生じさせ得ることになり、ＮＭ
ＯＳプログラムトランジスタ１２だけの特性に比べてΔ
Ｉだけ小さな電流とすることができる。 【００３９】なお、ＰＭＯＳトランジスタＰ２１の制御
用電極に印加する電位は、接地電位以外の定電位を印加
するようにしてもよく、この定電位の値を調整すること
により所望の合成特性を得ることができる。また、ＮＭ
ＯＳプログラムトランジスタ１２とＰＭＯＳトランジス
タＰ２１との直列順序は、逆でもよいが、図５に示した
接続順序とするのが望ましい。 【００４０】（実施の形態４）図８は、他の半導体メモ
リの構成例を示している。この実施の形態の半導体メモ
リは、フローティングゲートを有する不揮発性記憶セル
１３と、読出用の第１の電源（ＶCC）と、不揮発性記憶
セルのプログラム用の第２の電源（ＶPP）と、接地レベ
ルにある第３の電源と、前記不揮発性記憶セル３を選択
する選択トランジスタ２と、前記選択トランジスタ２を
介して前記不揮発性記憶セル３に接続され、プログラム
制御信号とデータとに基づいて前記不揮発性記憶セルへ
のプログラムのために電源供給を選択的に行うプログラ
ム回路１とを備えると共に、ビットラインに接続される
第２の電源として前記第１の電源が用いられている。 【００４１】ここで、半導体メモリの微細化に伴い、不
揮発性記憶セル３がデータを記憶するために必要な最低
電位をＶIJの値は低くなり、例えばチャネル長が０．８
μｍ以下のデバイスでは、ＶIJ＝４Ｖ前後となってい
る。そこで、この実施の形態では、この点に着目し、第
２の電源として第１の電源（ＶCC）を用い、前記プログ
ラム回路を複雑化することなく低消費電流化を図ってい
る。 【００４２】 【発明の効果】以上のように、本発明によれば、従来の
プログラム回路にＮＭＯＳトランジスタを備える半導体
メモリよりも更に消費電流が小さい半導体メモリを提供
できるという効果を奏する。
ートを有する不揮発性記憶セルを用いた半導体メモリに
関する。 【０００２】 【従来の技術】従来の不揮発性記憶セルを用いた半導体
メモリでは、データ書込に際してプログラム用電源から
高い電位を不揮発性記憶セルに選択的に供給することが
必要であるため、プログラム制御信号とデータとに基づ
いて前記不揮発性記憶セルへのプログラムのために電力
供給を選択的に行うプログラム回路を備えている。そし
て、従来のプログラム回路は、プログラムトランジスタ
としてＰＭＯＳトランジスタ又はＮＭＯＳトランジスタ
のいずれかを備えて構成されるものであった。 【０００３】前記プログラム回路にＰＭＯＳトランジス
タを備える半導体メモリとしては、例えば、特公平５−
２９９９６号公報、特開昭６２−３１０９７号公報、特
公平５−９８７９号公報、特開平４−７４３９１号公
報、或いは米国特許４，８５８，１８７等に開示された
ものが知られている。しかし、プログラム回路にＰＭＯ
Ｓトランジスタを備える半導体メモリでは、以下に説明
するように、消費電流が大きくなるという欠点がある。 【０００４】図９は、記憶セルのプログラム特性（実
線）と、ＰＭＯＳトランジスタの負荷特性（点線，
）を示したグラフである。そして、記憶セルがデータ
を記憶するために必要な最低電位をＶIJとして示してい
る。負荷特性が点線で示されるＰＭＯＳトランジスタ
と記憶セルとを直列に接続した場合には、それらには交
点Ａの電流が流れることになるが、そのときの電位はＶ
IJに満たないため、記憶セルにデータを記憶させること
ができない。また、負荷特性が点線で示されるＰＭＯ
Ｓと記憶セルとを直列に接続した場合には、それらには
交点Ｂの電流が流れ、そのときの電位はＶIJを越えるの
で記憶セルにデータを記憶させることができるが、最低
電位ＶIJにおける電流ＩIJよりも数倍大きな電流が流れ
るため、消費電流が大きくなる。 【０００５】一方、プログラム回路にＮＭＯＳトランジ
スタを備える半導体メモリは、上記ＰＭＯＳトランジス
タの場合のような欠点はない。このようにプログラム回
路にＮＭＯＳトランジスタを備える半導体メモリとして
は、例えば、特開平２−１８７９９４号公報、特開平５
−２８７７７号公報、或いは米国特許４，９７７，５４
１等に開示されたものが知られている。 【０００６】図１０は、記憶セルのプログラム特性（実
線）と、ＮＭＯＳトランジスタの負荷特性（点線，
，，，）を示したグラフである。そして、記憶
セルがデータを記憶するために必要な最低電位をＶIJと
して示している。また、ＶST1 乃至ＶST5 は、各々の特
性においてＮＭＯＳトランジスタに電流が流れはじめる
電位を表している。負荷特性が点線乃至のいずれの
特性を採るかは、ＮＭＯＳトランジスタの制御用電極で
あるゲート電極にどのような電位を与えるかで決まる。
従って、ゲート電極に適当な電位を与えることで、点線
のような特性をＮＭＯＳトランジスタに与えることが
でき、動作点が最低電位ＶIJを越えるとともに、電流を
当該最低電位ＶIJにおける電流ＩIJとすることができ
る。 【０００７】 【発明が解決しようとする課題】しかしながら、上記プ
ログラム回路にＮＭＯＳトランジスタを備える特開平２
−１８７９９４号公報と特開平５−２８７７７号公報に
開示された半導体メモリでは、ＮＭＯＳトランジスタに
電流が流れはじめる電位ＶSTを設定するために電圧降下
回路を備えているので、コスト高になる。 【０００８】また、米国特許４，９７７，５４１に開示
された半導体メモリでは、２段に設けたＮＭＯＳトラン
ジスタの閾値電位ＶTNにより、電位ＶSTを（ＶPP−２×
Ｖ
TN）に設定しているが、レシオ回路となっているため、
貫通電流が流れて電流消費量が大きいという欠点がある
。また、各ビットラインに対して一つのデコード回路を
有するので、回路規模が大きくなる。 【０００９】
本発明は、上記の事情に鑑み、プログラム回路にＮＭＯ
Ｓトランジスタを備えるとともに、電位Ｖ ST を設定する
ために電圧降下回路を備えることなく、且つ消費電流が
小さい半導体メモリを提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明の半導体メモリ
は、フローティングゲートを有する不揮発性記憶セル
と、読出用の第１の電源と、不揮発性記憶セルのプログ
ラム用の第２の電源と、接地レベルにある第３の電源
と、前記不揮発性記憶セルを選択する選択トランジスタ
と、前記選択トランジスタを介して前記不揮発性記憶セ
ルに接続され、プログラム制御信号とデータとに基づい
て前記不揮発性記憶セルへのプログラムのために電源供
給を選択的に行うプログラム回路とを備えた半導体メモ
リにおいて、前記プログラム回路は、前記第２の電源の
電位と前記第３の電源の電位の中間レベルの電位を出力
するＮＭＯＳプッシュプル回路から成るプログラムトラ
ンジスタ制御回路と、前記不揮発性記憶セルのドレイン
側と前記第２の電源側との間に接続され、制御用電極に
前記プログラムトランジスタ制御回路からの中間レベル
電位が印加されるＮＭＯＳプログラムトランジスタとか
ら成ることを特徴とする。 【００１１】このように、前記プログラムトランジスタ
制御回路がＮＭＯＳプッシュプル回路を備えたことによ
り、当該プログラムトランジスタ制御回路において電流
の消費を無くすことが可能となる。 【００１２】また、本発明の半導体メモリは、フローテ
ィングゲートを有する不揮発性記憶セルと、読出用の第
１の電源と、不揮発性記憶セルのプログラム用の第２の
電源と、接地レベルにある第３の電源と、前記不揮発性
記憶セルを選択する選択トランジスタと、前記選択トラ
ンジスタを介して前記不揮発性記憶セルに接続され、プ
ログラム制御信号とデータとに基づいて前記不揮発性記
憶セルへのプログラムのために電源供給を選択的に行う
プログラム回路とを備えた半導体メモリにおいて、前記
プログラム回路は、前記第２の電源の電位と前記第３の
電源の電位の中間レベルの電位をＰＭＯＳトランジスタ
のＯＮ抵抗により出力するプログラムトランジスタ制御
回路と、前記不揮発性記憶セルのドレイン側と前記第２
の電源側との間に接続され、制御用電極に前記プログラ
ムトランジスタ制御回路からの中間レベル電位が印加さ
れるＮＭＯＳプログラムトランジスタとから成ることを
特徴とする。 【００１３】これにより、ＮＭＯＳプログラムトランジ
スタの制御用電極には、ＰＭＯＳトランジスタのＯＮ抵
抗により前記第２の電源の電位と前記第３の電源の電位
の中間レベルの電位が印加される。 【００１４】また、本発明の半導体メモリは、フローテ
ィングゲートを有する不揮発性記憶セルと、読出用の第
１の電源と、不揮発性記憶セルのプログラム用の第２の
電源と、接地レベルにある第３の電源と、前記不揮発性
記憶セルを選択する選択トランジスタと、前記選択トラ
ンジスタを介して前記不揮発性記憶セルに接続され、プ
ログラム制御信号とデータとに基づいて前記不揮発性記
憶セルへのプログラムのために電源供給を選択的に行う
プログラム回路とを備えた半導体メモリにおいて、前記
プログラム回路は、前記不揮発性記憶セルのドレイン側
と前記第２の電源との間に直列に設けられたＮＭＯＳプ
ログラムトランジスタ及びＰＭＯＳトランジスタと、前
記第２の電源の電位と前記第３の電源の電位の中間レベ
ルの電位を前記ＮＭＯＳプログラムトランジスタの制御
用電極に印加すると共に所定の電位を前記ＰＭＯＳトラ
ンジスタの制御用電極に印加するプログラムトランジス
タ制御回路とから成ることを特徴とする。 【００１５】ここで、不揮発性記憶セルの特性にばらつ
きがあると、当該不揮発性記憶セルの特性における凹部
領域を越えた急峻な立ち上がり領域においてＮＭＯＳプ
ログラムトランジスタの静特性とが交わり、大きな電流
が流れるおそれがある。しかし、上記の構成の半導体メ
モリであれば、ＰＭＯＳトランジスタの静特性における
線形領域に交わり点（動作点）を設定することが可能で
あり、大きな電流が流れるのを回避することができる。 【００１６】また、前記ＮＭＯＳプログラムトランジス
タが電流制限回路を介して前記第２の電源に接続されて
いてもよい。これによれば、不揮発性記憶セルに流れる
電流を制限して消費量を低減することができる。前記電
流制限回路としては抵抗体やトランジスタが適する。ま
た、その抵抗値は、不揮発性記憶セルの変動を補償する
抵抗値に設定される。 【００１７】また、前記ＮＭＯＳプログラムトランジス
タの制御用電極にプルダウン素子が接続されていてもよ
い。これにより、制御用電極に与える電位を前記プルダ
ウン素子の抵抗値により自由に設定することができる。
プルダウン素子に電流が流れるが、その量は僅かであ
る。 【００１８】また、本発明の半導体メモリは、フローテ
ィングゲートを有する不揮発性記憶セルと、読出用の第
１の電源と、不揮発性記憶セルのプログラム用の第２の
電源と、接地レベルにある第３の電源と、前記不揮発性
記憶セルを選択する選択トランジスタと、前記選択トラ
ンジスタを介して前記不揮発性記憶セルに接続され、プ
ログラム制御信号とデータとに基づいて前記不揮発性記
憶セルへのプログラムのために電源供給を選択的に行う
プログラム回路とを備えた半導体メモリにおいて、前記
第２の電源として前記第１の電源が用いられている。 【００１９】ここで、半導体メモリの微細化に伴い、不
揮発性記憶セルがデータを記憶するために必要な最低電
位をＶIJの値は、低くなり、例えばチャネル長が０．８
μｍ以下のデバイスでは、ＶIJ＝４Ｖ前後となってい
る。この点に着目し、第２の電源として第１の電源（い
わゆるＶCC）を用い、前記プログラム回路を複雑化する
ことなく低消費電流化が図れる。 【００２０】 【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。 【００２１】（実施の形態１）図１は、本発明の半導体
メモリを示す回路図である。第２の電源であるプログラ
ム電源（ＶPP）には、プログラム回路１及び選択トラン
ジスタ２がこの順に接続されている。選択トランジスタ
２のゲート電極には列選択信号が入力され、また、選択
トランジスタ２のソース側のライン（ビットライン）に
は、フローティングゲートを有する不揮発性記憶セル３
のドレイン側が接続されている。不揮発性記憶セル３の
ソース側は、接地レベルの第３の電源に接続されてい
る。また、不揮発性記憶セル３の制御用電極には、行選
択信号が入力されるようになっている。 【００２２】プログラム回路１は、電流制限回路である
抵抗体１１とＮＭＯＳプログラムトランジスタ１２と、
プログラムトランジスタ制御回路（以下、プログラムＴ
ｒ制御回路と略記する）１３とから成る。 【００２３】ＮＭＯＳプログラムトランジスタ１２のド
レイン側は、前記抵抗体１１を介して前記第２の電源Ｖ
PPに接続され、ソース側は選択トランジスタ２（不揮発
性記憶セル３のドレイン側）に接続されている。前記抵
抗体１１は、前記不揮発性記憶セル３の変動を補償する
抵抗値を有する。 【００２４】プログラムＴｒ制御回路１３は、プログラ
ム制御信号とデータ（ＤＩＮ）とに基づいて前記不揮発
性記憶セルへのプログラムのために、前記第２の電源Ｖ
PPの電位と前記第３の電源の電位の中間レベルの電位を
前記ＮＭＯＳプログラムトランジスタ１２の制御用電極
に選択的に与えるようになっている。 【００２５】図２はプログラムＴｒ制御回路１３の詳細
を示した回路図である。第２の電源ＶPPと第３の電源と
の間には、ＮＭＯＳトランジスタＮ１，Ｎ２が直列に接
続され、両者の接続点がＮＭＯＳプログラムトランジス
タ１２の制御用電極に接続されている。ＮＭＯＳトラン
ジスタＮ２のゲート電極には、プログラム制御信号とデ
ータ（ＤＩＮ）とを入力するＯＲ回路１５の出力点が接
続され、ＮＭＯＳトランジスタＮ１のゲート電極には、
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３
とから成るＣＭＯＳ構成体の出力点が接続されている。 【００２６】前記ＣＭＯＳ構成体には、前記第２の電源
ＶPPが印加される。また、前記ＣＭＯＳ構成体の出力点
は、ＰＭＯＳトランジスタＰ２のゲート電極に接続され
ている。ＰＭＯＳトランジスタＰ２は、前記第２の電源
ＶPPとＣＭＯＳ構成体の入力側に接続されている。ま
た、ＣＭＯＳ構成体の入力側は、ＮＭＯＳトランジスタ
Ｎ４を介して前記ＯＲ回路１５の出力点に接続されてい
る。 【００２７】次に、当該半導体メモリの動作を説明す
る。図１の選択トランジスタ２が選択されるとき、ＮＭ
ＯＳプログラムトランジスタ１２のソース側の電位（Ｖ
CL）と不揮発性記憶セル３のドレイン電位（ビットライ
ン側）の電位（ＶBL）とが等しくなる（ＶCL＝ＶBL）。
そして、ＮＭＯＳプログラムトランジスタ１２の制御用
電極の電位（ＶG ）と、ＮＭＯＳプログラムトランジス
タ１２の閾値電位（ＶTN）と、前記の電位（Ｖ CL）との
関係においては、ＶG −ＶCL＝ＶTNが成立するので、Ｖ
BL＝ＶCL＝ＶG −ＶTNとなる。 【００２８】即ち、不揮発性記憶セル３のドレイン電位
（ＶBL）は、ＮＭＯＳプログラムトランジスタ１２の制
御用電極の電位ＶG の値によって所望の値に設定するこ
とができ、上記の場合には、ＶG は、ＶPP−ＶTNの値と
される。 【００２９】ここで、図３に示すように、不揮発性記憶
セル３の特性が特性，，のごとくばらつきがあっ
たとする。この場合に、ＮＭＯＳプログラムトランジス
タ１２の静特性が点線で示された特性（ＮＭＯＳプログ
ラムトランジスタ１２に電流が流れはじめる電位をＶST
とする特性）だとすると、不揮発性記憶セル３は過電流
Ｉ1 を消費することになる。一方、ＮＭＯＳプログラム
トランジスタ１２の静特性が点線で示された特性（ＮＭ
ＯＳプログラムトランジスタ１２に電流が流れはじめる
電位をＶST′とする特性）に設定してしまうと、記憶セ
ル３がデータを記憶するために必要な最低電位ＶIJを確
保できないおそれがある。 【００３０】図１に示した半導体メモリであれば、電流
制限用の抵抗体１１を設けているので、ＮＭＯＳプログ
ラムトランジスタ１２の特性が前記点線で示される特性
でも、特性の不揮発性記憶セル３に対しては過電流が
生じるときにＶSTが補正され、過電流が回避されること
になる。なお、抵抗体１１の抵抗値としては、図３にお
けるΔＶ及びＩ１に基づき、ΔＶ／Ｉ１程度としてい
る。 【００３１】更に、図２に示したように、プログラムＴ
ｒ制御回路１３は、ＮＭＯＳプッシュプル回路から成る
ので、電流の消費を無くすことができる。即ち、ＯＲ回
路１５の出力がＨｉｇｈであれば、ＮＭＯＳトランジス
タＮ２はＯＮ、ＮＭＯＳトランジスタＮ１はＣＭＯＳ構
成体の反転動作によりＬｏｗ信号を入力し、ＯＦＦとな
るので、第２の電源ＶPPから第３の電源への電流は流れ
ない。一方、ＯＲ回路１５の出力がＬｏｗであれば、Ｎ
ＭＯＳトランジスタＮ１はＣＭＯＳ構成体の反転動作に
よりＨｉｇｈ信号を入力してＯＮとなるが、ＮＭＯＳト
ランジスタＮ２はＯＦＦするので、第２の電源ＶPPから
第３の電源への電流は流れない。 【００３２】なお、図２において、点線で示しているよ
うに、前記ＮＭＯＳプログラムトランジスタの第３の電
極にプルダウン素子１６が接続されていてもよく、これ
によれば、ＶG は、ＶPP−ＶTN−Ｖαの値とされること
になる。 【００３３】また、この半導体メモリは、図１に示すよ
うに、各ビットラインＢＬ1 ，ＢＬ2 ，…の選択トラン
ジスタや不揮発性記憶セルは一つのデコード回路で駆動
されるので、半導体メモリの回路規模を小さくすること
ができる。 【００３４】（実施の形態２）図４は、前記プログラム
Ｔｒ制御回路１３の他の例を示している。このプログラ
ムＴｒ制御回路１３は、ＮＭＯＳトランジスタＮ１１と
ＰＭＯＳトランジスタＰ１２から成るＣＭＯＳ構成体を
有し、このＣＭＯＳ構成体にＰＭＯＳトランジスタＰ１
１を介して第２の電源ＶPPに接続させている。また、前
記ＣＭＯＳ構成体の出力点（ＮＭＯＳプログラムトラン
ジスタ１２（図４には示していない）の制御用電極に接
続される点）と第３の電源との間には、プルダウン素子
１６が接続され、更に、当該ＣＭＯＳ構成体の出力点
は、ＰＭＯＳトランジスタＰ１３のゲート電極に接続さ
れている。そして、前記ＰＭＯＳトランジスタＰ１３の
ソース側は、ＰＭＯＳトランジスタＰ１１とＰＭＯＳト
ランジスタＰ１２との接続点に接続され、ドレイン側は
ＣＭＯＳ構成体の入力側に接続されている。 【００３５】かかる構成においては、ＯＲ回路１５の出
力がＨｉｇｈであれば、ＣＭＯＳ構成体の反転動作によ
り当該プログラムＴｒ制御回路１３の出力はＬｏｗとな
る。このとき、ＰＭＯＳトランジスタＰ１３はＯＮし、
ＣＭＯＳ構成体の入力点にＶPPと略同電位の電位を与え
る。一方、ＯＲ回路１５の出力がＬｏｗであれば、ＣＭ
ＯＳ構成体の反転動作により当該プログラムＴｒ制御回
路１３の出力はＨｉｇｈとなる。このとき、ＶG の電位
は、ＰＭＯＳトランジスタＰ１１のＯＮ抵抗と、プルダ
ウン素子１６の抵抗値で設定されることになる。なお、
このとき、ＰＭＯＳトランジスタＰ１３をＯＮさせない
必要があるので、ＰＭＯＳトランジスタＰ１２のソース
・ドレイン間の電位（ＰＭＯＳトランジスタＰ１３のソ
ース・ゲート間の電位）が、ＰＭＯＳトランジスタＰ１
３の閾値電位以下となるようにしている。 【００３６】（実施の形態３）図５は、他の半導体メモ
リの構成例を示している。この実施の形態の半導体メモ
リにおけるプログラム回路１は、不揮発性記憶セル３の
ドレインと第２の電源ＶPPとの間に直列に設けられたＮ
ＭＯＳプログラムトランジスタ１２及びＰＭＯＳトラン
ジスタＰ２１と、プログラムＴｒ制御回路１３とから成
る。 【００３７】プログラムＴｒ制御回路１３は、前記第２
の電源ＶPPの電位と第３の電源の電位の中間レベルの電
位を前記ＮＭＯＳプログラムトランジスタ１２の制御用
電極に印加すると共に、接地電位を前記ＰＭＯＳトラン
ジスタＰ２１の制御用電極に印加する。プログラムＴｒ
制御回路１３における前記前記ＮＭＯＳプログラムトラ
ンジスタ１２の制御用電極に電位を印加する構成部分
は、実施の形態１や実施の形態２で示した構成を用いる
ことができる。勿論、これらの構成に限られるものでは
ない。 【００３８】以上のように、ＮＭＯＳプログラムトラン
ジスタ１２とＰＭＯＳトランジスタＰ２１とを直列に接
続した構成であれば、図６に示すように、両トランジス
タ１２，Ｐ２１を合成した静特性（実線で示す）が得ら
れる。図７は、前記静特性（点線で示す）と不揮発性記
憶セル３の特性，，（実線で示す）とを関係付け
たグラフである。この図７のグラフから分かるように、
記憶セル３がデータを記憶するために必要な最低電位Ｖ
IJを確保しつつ、不揮発性記憶セル３が特性であると
きでも、前記合成特性におけるＰＭＯＳトランジスタＰ
２１の線形領域で交点を生じさせ得ることになり、ＮＭ
ＯＳプログラムトランジスタ１２だけの特性に比べてΔ
Ｉだけ小さな電流とすることができる。 【００３９】なお、ＰＭＯＳトランジスタＰ２１の制御
用電極に印加する電位は、接地電位以外の定電位を印加
するようにしてもよく、この定電位の値を調整すること
により所望の合成特性を得ることができる。また、ＮＭ
ＯＳプログラムトランジスタ１２とＰＭＯＳトランジス
タＰ２１との直列順序は、逆でもよいが、図５に示した
接続順序とするのが望ましい。 【００４０】（実施の形態４）図８は、他の半導体メモ
リの構成例を示している。この実施の形態の半導体メモ
リは、フローティングゲートを有する不揮発性記憶セル
１３と、読出用の第１の電源（ＶCC）と、不揮発性記憶
セルのプログラム用の第２の電源（ＶPP）と、接地レベ
ルにある第３の電源と、前記不揮発性記憶セル３を選択
する選択トランジスタ２と、前記選択トランジスタ２を
介して前記不揮発性記憶セル３に接続され、プログラム
制御信号とデータとに基づいて前記不揮発性記憶セルへ
のプログラムのために電源供給を選択的に行うプログラ
ム回路１とを備えると共に、ビットラインに接続される
第２の電源として前記第１の電源が用いられている。 【００４１】ここで、半導体メモリの微細化に伴い、不
揮発性記憶セル３がデータを記憶するために必要な最低
電位をＶIJの値は低くなり、例えばチャネル長が０．８
μｍ以下のデバイスでは、ＶIJ＝４Ｖ前後となってい
る。そこで、この実施の形態では、この点に着目し、第
２の電源として第１の電源（ＶCC）を用い、前記プログ
ラム回路を複雑化することなく低消費電流化を図ってい
る。 【００４２】 【発明の効果】以上のように、本発明によれば、従来の
プログラム回路にＮＭＯＳトランジスタを備える半導体
メモリよりも更に消費電流が小さい半導体メモリを提供
できるという効果を奏する。
【図１】本発明の第１の実施の形態の半導体メモリの回
路図である。
路図である。
【図２】図１の半導体メモリのプログラムＴｒ制御回路
図である。
図である。
【図３】不揮発性記憶セルの特性のばらつきとＮＭＯＳ
プログラムトランジスタの静特性との関係を示すグラフ
である。
プログラムトランジスタの静特性との関係を示すグラフ
である。
【図４】本発明の第２の実施の形態の半導体メモリを示
す回路図である。
す回路図である。
【図５】本発明の第３の実施の形態の半導体メモリを示
す回路図である。
す回路図である。
【図６】図５の半導体メモリにおけるＮＭＯＳプログラ
ムトランジスタとＰＭＯＳトランジスタの合成特性を示
すグラフである。
ムトランジスタとＰＭＯＳトランジスタの合成特性を示
すグラフである。
【図７】図５の合成特性と不揮発性記憶セルの特性のば
らつきとの関係を示すグラフである。
らつきとの関係を示すグラフである。
【図８】本発明の第４の実施の形態の半導体メモリを示
す回路図である。
す回路図である。
【図９】不揮発性記憶セルのプログラム特性と、ＰＭＯ
Ｓトランジスタの負荷特性を示したグラフである。
Ｓトランジスタの負荷特性を示したグラフである。
【図１０】不揮発性記憶セルのプログラム特性と、ＰＭ
ＯＳトランジスタの負荷特性を示したグラフである。
ＯＳトランジスタの負荷特性を示したグラフである。
１ プログラム回路 ２ 選択トランジスタ ３ 不揮発性記憶セル １１ 抵抗体（電流制限用回路） １２ ＮＭＯＳプログラムトランジスタ １３ プログラムＴｒ制御回路
Claims (7)
- 【請求項１】 フローティングゲートを有する不揮発性
記憶セルと、読出用の第１の電源と、不揮発性記憶セル
のプログラム用の第２の電源と、接地レベルにある第３
の電源と、前記不揮発性記憶セルを選択する選択トラン
ジスタと、前記選択トランジスタを介して前記不揮発性
記憶セルに接続され、プログラム制御信号とデータとに
基づいて前記不揮発性記憶セルへのプログラムのために
電源供給を選択的に行うプログラム回路とを備えた半導
体メモリにおいて、 前記プログラム回路は、前記第２の電源の電位と前記第
３の電源の電位の中間レベルの電位を出力するＮＭＯＳ
プッシュプル回路から成るプログラムトランジスタ制御
回路と、前記不揮発性記憶セルのドレイン側と前記第２
の電源側との間に接続され、制御用電極に前記プログラ
ムトランジスタ制御回路からの中間レベル電位が印加さ
れるＮＭＯＳプログラムトランジスタとから成ることを
特徴とする半導体メモリ。 - 【請求項２】 フローティングゲートを有する不揮発性
記憶セルと、読出用の第１の電源と、不揮発性記憶セル
のプログラム用の第２の電源と、接地レベルにある第３
の電源と、前記不揮発性記憶セルを選択する選択トラン
ジスタと、前記選択トランジスタを介して前記不揮発性
記憶セルに接続され、プログラム制御信号とデータとに
基づいて前記不揮発性記憶セルへのプログラムのために
電源供給を選択的に行うプログラム回路とを備えた半導
体メモリにおいて、 前記プログラム回路は、前記第２の電源の電位と前記第
３の電源の電位の中間レベルの電位をＰＭＯＳトランジ
スタのＯＮ抵抗により出力するプログラムトランジスタ
制御回路と、前記不揮発性記憶セルのドレイン側と前記
第２の電源側との間に接続され、制御用電極に前記プロ
グラムトランジスタ制御回路からの中間レベル電位が印
加されるＮＭＯＳプログラムトランジスタとから成るこ
とを特徴とする半導体メモリ。 - 【請求項３】 フローティングゲートを有する不揮発性
記憶セルと、読出用の第１の電源と、不揮発性記憶セル
のプログラム用の第２の電源と、接地レベルにある第３
の電源と、前記不揮発性記憶セルを選択する選択トラン
ジスタと、前記選択トランジスタを介して前記不揮発性
記憶セルに接続され、プログラム制御信号とデータとに
基づいて前記不揮発性記憶セルへのプログラムのために
電源供給を選択的に行うプログラム回路とを備えた半導
体メモリにおいて、 前記プログラム回路は、前記不揮発性記憶セルのドレイ
ン側と前記第２の電源との間に直列に設けられたＮＭＯ
Ｓプログラムトランジスタ及びＰＭＯＳトランジスタ
と、前記第２の電源の電位と前記第３の電源の電位の中
間レベルの電位を前記ＮＭＯＳプログラムトランジスタ
の制御用電極に印加すると共に所定の電位を前記ＰＭＯ
Ｓトランジスタの制御用電極に印加するプログラムトラ
ンジスタ制御回路とから成ることを特徴とする半導体メ
モリ。 - 【請求項４】 前記ＮＭＯＳプログラムトランジスタが
電流制限回路を介して前記第２の電源に接続されている
ことを特徴とする請求項１乃至請求項３のいずれかに記
載の半導体メモリ。 - 【請求項５】 前記電流制限回路は、前記不揮発性記憶
セルの変動を補償する抵抗値を有する抵抗体から成るこ
とを特徴とする請求項４に記載の半導体メモリ。 - 【請求項６】 前記ＮＭＯＳプログラムトランジスタの
制御用電極にプルダウン素子が接続されていることを特
徴とする請求項１乃至請求項５のいずれかに記載の半導
体メモリ。 - 【請求項７】 フローティングゲートを有する不揮発性
記憶セルと、読出用の第１の電源と、不揮発性記憶セル
のプログラム用の第２の電源と、接地レベルにある第３
の電源と、前記不揮発性記憶セルを選択する選択トラン
ジスタと、前記選択トランジスタを介して前記不揮発性
記憶セルに接続され、プログラム制御信号とデータとに
基づいて前記不揮発性記憶セルへのプログラムのために
電源供給を選択的に行うプログラム回路とを備えた半導
体メモリにおいて、前記第２の電源として前記第１の電
源が用いられていることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18289695A JPH0935485A (ja) | 1995-07-19 | 1995-07-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18289695A JPH0935485A (ja) | 1995-07-19 | 1995-07-19 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935485A true JPH0935485A (ja) | 1997-02-07 |
Family
ID=16126288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18289695A Pending JPH0935485A (ja) | 1995-07-19 | 1995-07-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0935485A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-07-19 JP JP18289695A patent/JPH0935485A/ja active Pending
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