JPH01128459A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH01128459A JPH01128459A JP62285748A JP28574887A JPH01128459A JP H01128459 A JPH01128459 A JP H01128459A JP 62285748 A JP62285748 A JP 62285748A JP 28574887 A JP28574887 A JP 28574887A JP H01128459 A JPH01128459 A JP H01128459A
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- memory cell
- resistor
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- power supply
- load transistor
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- Granted
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、書き込み特性の改善された書き込み用負荷回
路を有した不揮発性半導体メモリに関する。
路を有した不揮発性半導体メモリに関する。
（従来の技術〕
不揮発性半導体記憶装置、特に浮遊ゲート構造を有する
二重ゲート型の不揮発性メモリ素子をメモリセルとして
用いるＥＰＲＯＭは、データの再書込みが可能であるこ
とから、マイクロコンビュータ・システムを始めとする
種々のシステムに利用されている。二重ゲート型の不揮
発性メモリ素子はよく知られているように、浮遊ゲート
と制御ｒ−トの二つのゲート電極を持つ。そして、浮遊
デートに電子が注入されている状態であればその閾値電
圧が高くされているので、制御ｒ−トに高レベルの電圧
、例えば５Ｖｉ印加してもメモリ素子は導通しない。他
方、浮遊ゲートに電子が注入されていす中性状態であれ
ば、閾値電圧は元の低い値のままであり、制御ゲートに
高レベルの電圧を印加すればメモリ素子は導通する。こ
のように制御ゲートに高レベル電圧を印加したときのメ
モリ素子の導通、非導通状態をデータの＠１１１１．＠
１０”に対応させることによってデータの記憶がなされ
る。また、浮遊ゲート及びドレインに通常の電源電圧（
５ｖ）よりも十分に高い電圧、例えば１２．５Ｖ〜２１
Ｖの電圧を印加することにょシミ子の注入は行なわれる
。このような高電圧を印加することで、ドレイ／近傍の
チャネル領域でインパクト・アイオナイゼーシ璽ン（Ｉ
ｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ ）が発生し、これ
によって生じる電子、正孔対のうちの電子が浮遊ゲート
に注入される。いったん浮遊ゲートに注入された電子は
消去動作が行なわれない限り浮遊ｒ−）に残されている
ので、記憶データは不揮発的に保持されることになる。
二重ゲート型の不揮発性メモリ素子をメモリセルとして
用いるＥＰＲＯＭは、データの再書込みが可能であるこ
とから、マイクロコンビュータ・システムを始めとする
種々のシステムに利用されている。二重ゲート型の不揮
発性メモリ素子はよく知られているように、浮遊ゲート
と制御ｒ−トの二つのゲート電極を持つ。そして、浮遊
デートに電子が注入されている状態であればその閾値電
圧が高くされているので、制御ｒ−トに高レベルの電圧
、例えば５Ｖｉ印加してもメモリ素子は導通しない。他
方、浮遊ゲートに電子が注入されていす中性状態であれ
ば、閾値電圧は元の低い値のままであり、制御ゲートに
高レベルの電圧を印加すればメモリ素子は導通する。こ
のように制御ゲートに高レベル電圧を印加したときのメ
モリ素子の導通、非導通状態をデータの＠１１１１．＠
１０”に対応させることによってデータの記憶がなされ
る。また、浮遊ゲート及びドレインに通常の電源電圧（
５ｖ）よりも十分に高い電圧、例えば１２．５Ｖ〜２１
Ｖの電圧を印加することにょシミ子の注入は行なわれる
。このような高電圧を印加することで、ドレイ／近傍の
チャネル領域でインパクト・アイオナイゼーシ璽ン（Ｉ
ｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ ）が発生し、これ
によって生じる電子、正孔対のうちの電子が浮遊ゲート
に注入される。いったん浮遊ゲートに注入された電子は
消去動作が行なわれない限り浮遊ｒ−）に残されている
ので、記憶データは不揮発的に保持されることになる。
第３図は上記のような不揮発性メモリ素子をメモリセル
として用いた一般的なＥＦＲＯＭの概略的な構成を示す
回路図である。図において、ＷＬＩ〜ＷＬｍ ハ行デコ
ーダ１０１からのデコード出力が供給される行線であり
、ＣＯＬ １〜ＣＯＬ ｎは列デコーダ１０２からのデ
コード出力が供給される列選択線である。上記ｎ本の列
選択線ＣＯＬ １〜ＣＯＬ ｎにはｎ個の列選択トラン
ジスタＣ１〜Ｃｎそれぞれのｒ−トが接続されておシ、
これらの列選択トランジスタＣ１〜Ｃｎは対応する列選
択＆ ＣＯＬ １〜ＣＯＬ ｎの信号で駆動される。上
記列選択トランジスタｃ１〜Ｃｎそれぞれの一端はノー
ド１０３に共通に接続されておυ、各他端は上記行線司
、ｌ −”ＮＬ ｍと交差するように設けられたｎ本の
列線ＢＬＩ〜ＢＬａそれぞれに接続されている。さらに
上記行線ＷＬＩ〜ＷＬｍと列線ＢＬ １〜ＢＬｎとが交
差する位置には、浮遊ゲート及び制御ゲート構造を有す
る二重ゲート型のＭＯＳ ）ランジスタで構成されたメ
モリセルＭｌｌ〜Ｍｍｎが設けられている。これらメモ
リセルＭｌｌ〜Ｍｍｎの各制御ゲートは対応する行線Ｗ
ＬＩ〜ＷＬｍに接続され、各ドレインは対応する列線Ｂ
ＬＩ〜ＢＬｎに接続され、全てのソースは所定電圧の印
加点、例えばＯｖのアース電圧ｖＳに接続されている。
として用いた一般的なＥＦＲＯＭの概略的な構成を示す
回路図である。図において、ＷＬＩ〜ＷＬｍ ハ行デコ
ーダ１０１からのデコード出力が供給される行線であり
、ＣＯＬ １〜ＣＯＬ ｎは列デコーダ１０２からのデ
コード出力が供給される列選択線である。上記ｎ本の列
選択線ＣＯＬ １〜ＣＯＬ ｎにはｎ個の列選択トラン
ジスタＣ１〜Ｃｎそれぞれのｒ−トが接続されておシ、
これらの列選択トランジスタＣ１〜Ｃｎは対応する列選
択＆ ＣＯＬ １〜ＣＯＬ ｎの信号で駆動される。上
記列選択トランジスタｃ１〜Ｃｎそれぞれの一端はノー
ド１０３に共通に接続されておυ、各他端は上記行線司
、ｌ −”ＮＬ ｍと交差するように設けられたｎ本の
列線ＢＬＩ〜ＢＬａそれぞれに接続されている。さらに
上記行線ＷＬＩ〜ＷＬｍと列線ＢＬ １〜ＢＬｎとが交
差する位置には、浮遊ゲート及び制御ゲート構造を有す
る二重ゲート型のＭＯＳ ）ランジスタで構成されたメ
モリセルＭｌｌ〜Ｍｍｎが設けられている。これらメモ
リセルＭｌｌ〜Ｍｍｎの各制御ゲートは対応する行線Ｗ
ＬＩ〜ＷＬｍに接続され、各ドレインは対応する列線Ｂ
ＬＩ〜ＢＬｎに接続され、全てのソースは所定電圧の印
加点、例えばＯｖのアース電圧ｖＳに接続されている。
また、上記ノード１０３にはＭＯＳ ）う／ジメタ１０
４のソースが接続されている。このトランジスタ１０４
のドレインは外部プログラム電圧ｖＰに接続され、デー
トのデータ書込み回路１０５の出力ノードに接続されて
いる。上記データ書込み回路１０５は、プログラムする
データ′″１″、“０”に応じてＶＳ１！Ｌ圧もしくは
高電圧に設定される誓込みデータＤＩＮを出力する。ま
た、上記ノード１０３にはセンスアンプ回路１０６が接
続されており、データの読出し時にノード１０３の電位
に応じたデータがこのセンスアンプ回路１０６で検出さ
れる。
４のソースが接続されている。このトランジスタ１０４
のドレインは外部プログラム電圧ｖＰに接続され、デー
トのデータ書込み回路１０５の出力ノードに接続されて
いる。上記データ書込み回路１０５は、プログラムする
データ′″１″、“０”に応じてＶＳ１！Ｌ圧もしくは
高電圧に設定される誓込みデータＤＩＮを出力する。ま
た、上記ノード１０３にはセンスアンプ回路１０６が接
続されており、データの読出し時にノード１０３の電位
に応じたデータがこのセンスアンプ回路１０６で検出さ
れる。
上記構成でなるＥＰＲＯＭにおいて、１個のメモリセル
、例えばＭｌｌにデータ″０＃を書き込むときには、デ
ータ書込み回路１０５から出力される信号ＤＩＮが高電
圧にされ、かつ列デコーダ１０２のデコード出力により
列選択線ＣＯＬ １が高電圧にされる。ＤＩＮが高電圧
となることによりトランジスタ１０４が導通し、かつ列
選択線ＣＯＬ １が高電圧となることにより列選択トラ
ンジスタＣ１が導通し、外部プログラム電圧ｖｐが列線
ＢＬ １に出力される。このとき、行デコーダ１０１の
デコード出力により行線ＷＬＩが高電圧にされ、選択さ
れたメモリセルＭｌｌの制御ゲートとドレインに共に高
電圧が印加される。これによシ前記のようなインパクト
・アイオナイゼーシ曹ンによる電子がメモリセルＭｌｌ
の浮遊ｒ−）に注入され、データ１０＃の書き込みが行
なわれる。他方、メモリセルＭｌｌにデータ″″１＃全
書き込むときには、データ書込み回路１０５から出力さ
れるＤＩＮがＯＶのＶＳにされる。このとき、トランジ
スタ１０４は非導通状態にされるので、列線ＢＬ １に
は外部グログラム鼠圧ｖＰは出力されない。従って、選
択メモリセルＭｌｌの浮遊ゲートは中性状態を保つ。
、例えばＭｌｌにデータ″０＃を書き込むときには、デ
ータ書込み回路１０５から出力される信号ＤＩＮが高電
圧にされ、かつ列デコーダ１０２のデコード出力により
列選択線ＣＯＬ １が高電圧にされる。ＤＩＮが高電圧
となることによりトランジスタ１０４が導通し、かつ列
選択線ＣＯＬ １が高電圧となることにより列選択トラ
ンジスタＣ１が導通し、外部プログラム電圧ｖｐが列線
ＢＬ １に出力される。このとき、行デコーダ１０１の
デコード出力により行線ＷＬＩが高電圧にされ、選択さ
れたメモリセルＭｌｌの制御ゲートとドレインに共に高
電圧が印加される。これによシ前記のようなインパクト
・アイオナイゼーシ曹ンによる電子がメモリセルＭｌｌ
の浮遊ｒ−）に注入され、データ１０＃の書き込みが行
なわれる。他方、メモリセルＭｌｌにデータ″″１＃全
書き込むときには、データ書込み回路１０５から出力さ
れるＤＩＮがＯＶのＶＳにされる。このとき、トランジ
スタ１０４は非導通状態にされるので、列線ＢＬ １に
は外部グログラム鼠圧ｖＰは出力されない。従って、選
択メモリセルＭｌｌの浮遊ゲートは中性状態を保つ。
（発明が解決しようとする問題点〕
ところで、最近では高集積化を図るため上記のような不
揮発性メモリ素子は微細化が進み、この微細化に伴い、
外部グロダラム電圧ｖｐも低電圧化している。従ってプ
ログラム時間の短縮と動作マージンを考慮して、グロダ
ラム効率の高いアバランシェ領域でデータを書き込むこ
とが一般的となっている。
揮発性メモリ素子は微細化が進み、この微細化に伴い、
外部グロダラム電圧ｖｐも低電圧化している。従ってプ
ログラム時間の短縮と動作マージンを考慮して、グロダ
ラム効率の高いアバランシェ領域でデータを書き込むこ
とが一般的となっている。
第４図（、）は第３図の１つのメモリセルＭｌｌの省き
込み回路を代表して示したもの、第４図（ｂ）は、第３
図のＥＦＲＯＭにおいて、ＭＯＳ ）う／ラスタ１０４
及びＭＯＳ ）ランジスタＣ１それぞれのゲートに高電
圧が、メモリセルＭｌｌの制御ゲートにグロダラム用の
高電圧が印加されるときのメモリセルＭｌｌの書込み特
性（ドレイン電圧ＶＤ−ドレイン電流より特性）を示す
図である。第４図（ｂ）中の曲＃ｊｌａはメモリセルＭ
ｌｌのドレイン鑞圧のドレイン電流依存性を示し、直線
ｄは上記条件におけるＭＯＳ トランジスタ１０４とＭ
ＯＳ ）う／ジメタＣ１からなる負荷回路の負荷特性を
示し、このときの書き込みは曲線１と直線ｄとが交差す
る点Ａにおけるドレイン電圧及びドレイン電流で行なわ
れる。ところで、メモリセルＭｌｌのチャネル長は製造
工程上、ある範囲内で必ずばらつきが生じることが知ら
れている。そして、チャネル長が規定値よりも長くなっ
たときのメモリセルＭｌｌのドレイン電圧のドレイン電
流依存性は曲線すとなり、チャネル長が規定値よりも短
くなったときは曲線Ｃとなる。チャネル長が長くなりた
ときの書き込み時の動作点は曲線すと直線ｄとが交差す
る点Ｂとなる。従って、この場合にはアバランシェ領域
での書き込みは困難となり、４ｉき込みマージンが低下
する。他方、チャネル長が短くなったときの書き込み時
の動作点は曲線Ｃと直線ｄとが交差する点Ｃとなる。こ
の場合には十分アバランシェ領域で書き込みが行なわれ
るが、ドレイン電流が大幅に増加してしまう。
込み回路を代表して示したもの、第４図（ｂ）は、第３
図のＥＦＲＯＭにおいて、ＭＯＳ ）う／ラスタ１０４
及びＭＯＳ ）ランジスタＣ１それぞれのゲートに高電
圧が、メモリセルＭｌｌの制御ゲートにグロダラム用の
高電圧が印加されるときのメモリセルＭｌｌの書込み特
性（ドレイン電圧ＶＤ−ドレイン電流より特性）を示す
図である。第４図（ｂ）中の曲＃ｊｌａはメモリセルＭ
ｌｌのドレイン鑞圧のドレイン電流依存性を示し、直線
ｄは上記条件におけるＭＯＳ トランジスタ１０４とＭ
ＯＳ ）う／ジメタＣ１からなる負荷回路の負荷特性を
示し、このときの書き込みは曲線１と直線ｄとが交差す
る点Ａにおけるドレイン電圧及びドレイン電流で行なわ
れる。ところで、メモリセルＭｌｌのチャネル長は製造
工程上、ある範囲内で必ずばらつきが生じることが知ら
れている。そして、チャネル長が規定値よりも長くなっ
たときのメモリセルＭｌｌのドレイン電圧のドレイン電
流依存性は曲線すとなり、チャネル長が規定値よりも短
くなったときは曲線Ｃとなる。チャネル長が長くなりた
ときの書き込み時の動作点は曲線すと直線ｄとが交差す
る点Ｂとなる。従って、この場合にはアバランシェ領域
での書き込みは困難となり、４ｉき込みマージンが低下
する。他方、チャネル長が短くなったときの書き込み時
の動作点は曲線Ｃと直線ｄとが交差する点Ｃとなる。こ
の場合には十分アバランシェ領域で書き込みが行なわれ
るが、ドレイン電流が大幅に増加してしまう。
トランジスタ１０４．ＣＩのように飽和領域で動作する
ＭＯ８Ｆ’ＥＴのドレイ／電流ＩＤは下記（１）式のよ
うに表わせる。
ＭＯ８Ｆ’ＥＴのドレイ／電流ＩＤは下記（１）式のよ
うに表わせる。
この（１）式から分かるように、ドレイン電流ＩＤは、
グーｈＫ圧ＶＣとしきい値ＶＴＲとの差つまｊ５ｒＶＧ
−ＶＴＨＪの変化に対し２乗で変化するので、その傾き
は急になり、第４図の点Ａで特性線ａ、ａをヌわらそう
とすると、メモリセル電流の曲線す。
グーｈＫ圧ＶＣとしきい値ＶＴＲとの差つまｊ５ｒＶＧ
−ＶＴＨＪの変化に対し２乗で変化するので、その傾き
は急になり、第４図の点Ａで特性線ａ、ａをヌわらそう
とすると、メモリセル電流の曲線す。
Ｃの変化に対し、その交点がＢ、Ｃと大きく変化する。
また上記の電流の２乗特性のほかに、電流の流れ出す点
がしきい値電圧ＶＴＨ分だけｖｐよシ低くなるため、点
Ａで交差させようとすると、上記しきい値電圧ＶＴＨ分
だけｖｐからの場合よシも不利になシ、即ち負荷線ｄの
傾きが急になり、メモリセル特性の変化に対し書き込み
特性が大きくばらつくという欠点があった。
がしきい値電圧ＶＴＨ分だけｖｐよシ低くなるため、点
Ａで交差させようとすると、上記しきい値電圧ＶＴＨ分
だけｖｐからの場合よシも不利になシ、即ち負荷線ｄの
傾きが急になり、メモリセル特性の変化に対し書き込み
特性が大きくばらつくという欠点があった。
従って、メモリセルのチャネル長にばらつきが発生した
ときにも安冗した書き込みが行なえ、かつドレイン電流
の値がほぼ一足となるようにするためには、書き込み時
の動作点をほぼ同じにする必要があり、このためには例
えば直線ｅのように負荷特性の傾きを小さくすればよい
ことになる。
ときにも安冗した書き込みが行なえ、かつドレイン電流
の値がほぼ一足となるようにするためには、書き込み時
の動作点をほぼ同じにする必要があり、このためには例
えば直線ｅのように負荷特性の傾きを小さくすればよい
ことになる。
本発明は上記事情に鑑みてなされたもので、負荷線の傾
きを゛小さくかつ直線的にすることにより。
きを゛小さくかつ直線的にすることにより。
メモリセルのプロセス上での特性のばらつきに対し、書
き込み特性の悪化の度合の少ない不揮発性半導体メモリ
を提供することを目的とする。
き込み特性の悪化の度合の少ない不揮発性半導体メモリ
を提供することを目的とする。
［発明の構成］
（問題点を解決するだめの手段と作用）本発明は、電源
と、不揮発性メモリセルと、前記電源と前記不揮発性メ
モリセルとの間に接続され少くともゲートが入力データ
により制御される負荷トランジスタと、前記電源と前記
メモリセルとの間で前記負荷トランジスタに直列接続さ
れ、ポリシリコンあるいは拡散層で形成されると共に前
記負荷トランジスタのオン抵抗値よりも大きな抵抗値を
もつ配線層とを具備したことを第１の特徴とする。また
本発明は、電源と不揮発性メモリセルと、前記電源と前
記不揮発性メモリセルとの間に接続され少くともゲート
が入力データにより制御される負荷トランジスタと、前
記電源と前記メモリセルとの間で前記負荷トランジスタ
に直列接続され、ポリシリコンあるいは拡散層で形成さ
れると共に前記負荷トランジスタのオン抵抗値よりも大
きな抵抗値をもつ配線層とを有した書き込み回路を複数
設け、前記負荷トランジスタとメモリセルとの間に設け
られた列選択トランジスタどうしの間のフィールド領域
に前記配線層を配置したことを第２の％徴とする。即ち
本発明の不揮発性半導体メモリでは、負荷線を、前記（
１）式のようにｒ ＶＧ−ＶＴＨＪの変化に対し２乗で
電流が変化するＭＯＳＦＥＴではなく、−リシリコンあ
るいは拡散層からなる抵抗で決めるようにして、傾きを
小さくかつ直線的にすることによシ、上記目的を達成す
る。また上記配線層を列選択トランジスタ間のフィール
ド領域に設けることにより、上記配線層設置による面積
増加を防止するものである。
と、不揮発性メモリセルと、前記電源と前記不揮発性メ
モリセルとの間に接続され少くともゲートが入力データ
により制御される負荷トランジスタと、前記電源と前記
メモリセルとの間で前記負荷トランジスタに直列接続さ
れ、ポリシリコンあるいは拡散層で形成されると共に前
記負荷トランジスタのオン抵抗値よりも大きな抵抗値を
もつ配線層とを具備したことを第１の特徴とする。また
本発明は、電源と不揮発性メモリセルと、前記電源と前
記不揮発性メモリセルとの間に接続され少くともゲート
が入力データにより制御される負荷トランジスタと、前
記電源と前記メモリセルとの間で前記負荷トランジスタ
に直列接続され、ポリシリコンあるいは拡散層で形成さ
れると共に前記負荷トランジスタのオン抵抗値よりも大
きな抵抗値をもつ配線層とを有した書き込み回路を複数
設け、前記負荷トランジスタとメモリセルとの間に設け
られた列選択トランジスタどうしの間のフィールド領域
に前記配線層を配置したことを第２の％徴とする。即ち
本発明の不揮発性半導体メモリでは、負荷線を、前記（
１）式のようにｒ ＶＧ−ＶＴＨＪの変化に対し２乗で
電流が変化するＭＯＳＦＥＴではなく、−リシリコンあ
るいは拡散層からなる抵抗で決めるようにして、傾きを
小さくかつ直線的にすることによシ、上記目的を達成す
る。また上記配線層を列選択トランジスタ間のフィール
ド領域に設けることにより、上記配線層設置による面積
増加を防止するものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の各プログラム（書き込み〕回路図であるが、
これらは前記従来のものと対応させた場合の例であるか
ら、対応する個所には同一符号を付して説明を省略し、
特徴とする個所の説明を行なう。第１図（−）は電源ｖ
ｐと負荷トランジスタ１０４との間に、本発明の要部で
ある抵抗Ｒを直列介挿し、同図（ｂ）ではトランジスタ
１０４と列選択トランジスタＣ１との間に抵抗Ｒを直列
介挿し、同図（Ｃ）ではメモリセルＢＬＩと列選択トラ
ンジスタＣ１との間に抵抗Ｒを直列介挿している。
同実施例の各プログラム（書き込み〕回路図であるが、
これらは前記従来のものと対応させた場合の例であるか
ら、対応する個所には同一符号を付して説明を省略し、
特徴とする個所の説明を行なう。第１図（−）は電源ｖ
ｐと負荷トランジスタ１０４との間に、本発明の要部で
ある抵抗Ｒを直列介挿し、同図（ｂ）ではトランジスタ
１０４と列選択トランジスタＣ１との間に抵抗Ｒを直列
介挿し、同図（Ｃ）ではメモリセルＢＬＩと列選択トラ
ンジスタＣ１との間に抵抗Ｒを直列介挿している。
第２図（＆）は上記プログラム回路を用いて構成した不
揮発性メモリの要部のパターン平面図、同図（ｂ）は同
図（、）のａ −ａ’線に沿う断面図で、１は半導体基
体、２は列選択トランジスタのソースまたはドレイン、
３は同？−）電極配線、４はフィールド絶縁膜である。
揮発性メモリの要部のパターン平面図、同図（ｂ）は同
図（、）のａ −ａ’線に沿う断面図で、１は半導体基
体、２は列選択トランジスタのソースまたはドレイン、
３は同？−）電極配線、４はフィールド絶縁膜である。
第２図（、）のパター／を構成する回路は第１図（ｂ）
と（Ｃ）を用いた場合を示しており、抵抗Ｒとしてはポ
リシリコン層を用いているが、拡散層でもよい。ここで
配線コンタクト１１につながる配線１２〜１４．１０３
等にはアルミニウムが用いられ、ｆゲート電極３にはポ
リシリコンが用いられている。
と（Ｃ）を用いた場合を示しており、抵抗Ｒとしてはポ
リシリコン層を用いているが、拡散層でもよい。ここで
配線コンタクト１１につながる配線１２〜１４．１０３
等にはアルミニウムが用いられ、ｆゲート電極３にはポ
リシリコンが用いられている。
このように本実施例では、第４図（ｂ）の負荷線を、前
記（１）式のようにｒ ＶＧ−ＶＴＨＪの変化に対し２
乗で電流が変化するＭＯＳＦＥＴではなく、ポリシリコ
ン或いは拡散層からなる抵抗Ｒで決めるようにしている
。つまり第１図（ａ） 、 （ｂ） 、 （ｅ）で示し
たように、電源ｖＰとメモリセルのドレインとの間に抵
抗Ｒを直列介挿し、この抵抗Ｒが負荷線を支配的に決め
るように設定している。すると負荷線は第４図（ｂ）の
直線Ｃに近い値に設定できる。ただし完全に抵抗Ｒで負
荷線を決める必要はなく、抵抗Ｒを入れルコとによシ、
ＭＯＳＦＥＴ Ｏｒ ＶＧ −ＶＴＨＪ （７）変化に
対し電流ＩＤが２乗で変化する特性を緩和できればよい
のである。このため点Ａ近くでのＭＯＳＦＥＴによる負
荷抵抗と、ポリ・ンリコン或いは拡散層による負荷抵抗
Ｒとを比べて、後者の抵抗値を大きく設定するだけで効
果がある。
記（１）式のようにｒ ＶＧ−ＶＴＨＪの変化に対し２
乗で電流が変化するＭＯＳＦＥＴではなく、ポリシリコ
ン或いは拡散層からなる抵抗Ｒで決めるようにしている
。つまり第１図（ａ） 、 （ｂ） 、 （ｅ）で示し
たように、電源ｖＰとメモリセルのドレインとの間に抵
抗Ｒを直列介挿し、この抵抗Ｒが負荷線を支配的に決め
るように設定している。すると負荷線は第４図（ｂ）の
直線Ｃに近い値に設定できる。ただし完全に抵抗Ｒで負
荷線を決める必要はなく、抵抗Ｒを入れルコとによシ、
ＭＯＳＦＥＴ Ｏｒ ＶＧ −ＶＴＨＪ （７）変化に
対し電流ＩＤが２乗で変化する特性を緩和できればよい
のである。このため点Ａ近くでのＭＯＳＦＥＴによる負
荷抵抗と、ポリ・ンリコン或いは拡散層による負荷抵抗
Ｒとを比べて、後者の抵抗値を大きく設定するだけで効
果がある。
また従来、上記ＭＯ８ＦＥＴの電流ＩＤの２乗の変化を
小さくするため、第５図（ａ）の如くゲート入力ＤＩＮ
、 ＣＯＬ ノミ位を昇圧（ＶＰ ＋ ＶＴＲ以上に
）して、第５図（ｂ）のｆで示すように負荷線の傾きを
小さくして、書き込み特性を改善したものもあるが、こ
のようなものにも、前記と同様に抵抗Ｒを直列介挿して
本発明を適用すれば、第５図（ｂ）のｇ、で示す負荷線
を実現できるため、書き込み特性は更に改善される。
小さくするため、第５図（ａ）の如くゲート入力ＤＩＮ
、 ＣＯＬ ノミ位を昇圧（ＶＰ ＋ ＶＴＲ以上に
）して、第５図（ｂ）のｆで示すように負荷線の傾きを
小さくして、書き込み特性を改善したものもあるが、こ
のようなものにも、前記と同様に抵抗Ｒを直列介挿して
本発明を適用すれば、第５図（ｂ）のｇ、で示す負荷線
を実現できるため、書き込み特性は更に改善される。
第２図（ｂ）の如く、第１図（ｂ） 、 （ｃ）に示し
た場所に抵抗Ｒを入れる場合は、列選択トランジスタＣ
１〜Ｃｎの形成されている間（フィールド領域）に抵抗
Ｒを配置できるため、抵抗Ｒ金入れたことによるパター
ン占有面積が増加することはない。
た場所に抵抗Ｒを入れる場合は、列選択トランジスタＣ
１〜Ｃｎの形成されている間（フィールド領域）に抵抗
Ｒを配置できるため、抵抗Ｒ金入れたことによるパター
ン占有面積が増加することはない。
［発明の効果］
以上説明した如く本発明によれば、書き込み時の負荷線
の傾きを、抵抗で支配的に決まるようにしたので、メモ
リセルのプロセス上での特性のばらつきに対し、書き込
み特性の悪化の度合が少なく、またパターン占有面積的
にも有利化された不揮発性半導体メモリが提供できるも
のである。
の傾きを、抵抗で支配的に決まるようにしたので、メモ
リセルのプロセス上での特性のばらつきに対し、書き込
み特性の悪化の度合が少なく、またパターン占有面積的
にも有利化された不揮発性半導体メモリが提供できるも
のである。
第１図は本発明の実施例を示す回路図、第２図（ａ）は
同要部のパターン平面図、同図（ｂ）は同図（−）のａ
−ａ’線に白う断面図、第３図は従来の不揮発性メモ
リの回路構成図、第４図（ａ）は同構成の一部回路図、
同図伽）は同回路（＆）及び上記実施例の特性図、第５
図（、）は従来の改良型メモリの一部回路図、同図（ｂ
）は同回路及び本発明の他の実施例の特性図である。 ４・・・フィールド絶縁膜、１０４・・・負荷トランゾ
スタ、Ｒ・・・抵抗、ｖＰ・・・電源、Ｍｌｌ・・・メ
モリセル、Ｃ１・・・列選択トランゾスタ。 出願人代理人 弁理士 鈴 江 武 彦（ａ）
（ｂ） （ｃ）優１ 口 （ａ）
同要部のパターン平面図、同図（ｂ）は同図（−）のａ
−ａ’線に白う断面図、第３図は従来の不揮発性メモ
リの回路構成図、第４図（ａ）は同構成の一部回路図、
同図伽）は同回路（＆）及び上記実施例の特性図、第５
図（、）は従来の改良型メモリの一部回路図、同図（ｂ
）は同回路及び本発明の他の実施例の特性図である。 ４・・・フィールド絶縁膜、１０４・・・負荷トランゾ
スタ、Ｒ・・・抵抗、ｖＰ・・・電源、Ｍｌｌ・・・メ
モリセル、Ｃ１・・・列選択トランゾスタ。 出願人代理人 弁理士 鈴 江 武 彦（ａ）
（ｂ） （ｃ）優１ 口 （ａ）
Claims (4)
- （１）電源と、不揮発性メモリセルと、前記電源と前記
不揮発性メモリセルとの間に接続され少くともゲートが
入力データにより制御される負荷トランジスタと、前記
電源と前記メモリセルとの間で前記負荷トランジスタに
直列接続され、前記負荷トランジスタのオン抵抗値より
も大きな抵抗値をもつ配線層とを具備したことを特徴と
する不揮発性半導体メモリ。 - （２）前記配線層は、ポリシリコンあるいは拡散層で形
成されることを特徴とする特許請求の範囲第１項に記載
の不揮発性半導体メモリ。 - （３）電源と、不揮発性メモリセルと、前記電源と前記
不揮発性メモリセルとの間に接続され少くともゲートが
入力データにより制御される負荷トランジスタと、前記
電源と前記メモリセルとの間で前記負荷トランジスタに
直列接続され、前記負荷トランジスタのオン抵抗値より
も大きな抵抗値をもつ配線層とを有した書き込み回路を
複数並設し、前記負荷トランジスタとメモリセルとの間
に設けられた列選択トランジスタどうしの間のフィール
ド領域に前記配線層を配置したことを特徴とする不揮発
性半導体メモリ。 - （４）前記配線層は、ポリシリコンあるいは拡散層で形
成されることを特徴とする特許請求の範囲第３項に記載
の不揮発性半導体メモリ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28574887A JPH0642551B2 (ja) | 1987-11-12 | 1987-11-12 | 不揮発性半導体メモリ |
| EP91102850A EP0441409B1 (en) | 1987-07-29 | 1988-07-27 | Nonvolatile semiconductor memory device |
| US07/224,953 US5010520A (en) | 1987-07-29 | 1988-07-27 | Nonvolatile semiconductor memory device with stabilized data write characteristic |
| DE8888112161T DE3874455T2 (de) | 1987-07-29 | 1988-07-27 | Nichtfluechtiger halbleiterspeicher. |
| DE91102850T DE3884820T2 (de) | 1987-07-29 | 1988-07-27 | Nichtflüchtige Halbleiterspeichereinrichtung. |
| EP88112161A EP0301521B1 (en) | 1987-07-29 | 1988-07-27 | Nonvolatile semiconductor memory device |
| KR1019880009578A KR910007404B1 (ko) | 1987-07-29 | 1988-07-29 | 불휘발성반도체기억장치 |
| US07/607,468 US5175704A (en) | 1987-07-29 | 1990-10-31 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28574887A JPH0642551B2 (ja) | 1987-11-12 | 1987-11-12 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128459A true JPH01128459A (ja) | 1989-05-22 |
| JPH0642551B2 JPH0642551B2 (ja) | 1994-06-01 |
Family
ID=17695539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28574887A Expired - Fee Related JPH0642551B2 (ja) | 1987-07-29 | 1987-11-12 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642551B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0935485A (ja) * | 1995-07-19 | 1997-02-07 | Ricoh Co Ltd | 半導体メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634190A (en) * | 1979-08-29 | 1981-04-06 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS5853864A (ja) * | 1981-09-25 | 1983-03-30 | Seiko Instr & Electronics Ltd | 半導体可変容量素子 |
| JPS62145871A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | 不揮発性半導体記憶装置 |
-
1987
- 1987-11-12 JP JP28574887A patent/JPH0642551B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634190A (en) * | 1979-08-29 | 1981-04-06 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS5853864A (ja) * | 1981-09-25 | 1983-03-30 | Seiko Instr & Electronics Ltd | 半導体可変容量素子 |
| JPS62145871A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | 不揮発性半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0935485A (ja) * | 1995-07-19 | 1997-02-07 | Ricoh Co Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642551B2 (ja) | 1994-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |