JPS62145871A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS62145871A JPS62145871A JP60288752A JP28875285A JPS62145871A JP S62145871 A JPS62145871 A JP S62145871A JP 60288752 A JP60288752 A JP 60288752A JP 28875285 A JP28875285 A JP 28875285A JP S62145871 A JPS62145871 A JP S62145871A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- channel
- gate
- control signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（利用分野）
本発明は、電気的に書き換え可能な半導体記憶装置（例
えばＥＰＲＯＭ）に関するものである。
えばＥＰＲＯＭ）に関するものである。
（従来技術）
従来ＥＰＲＯＭの書込回路としては、第１図で示すよう
にＮチャンネルエンハンスメント型ＭＯＳトランジスタ
Ｑｌのドレイン電極が電源端子（１）にゲート電極が第
１の制御信号端子（２）に、ソース電極が出力端子（３
）およびＮチャンネルエンノ・ンスメント型ＭＯＳトラ
ンジスタＱ！のドレイン電極に接続され、そのＮチャン
ネルエンノ１ンスメント型ＭＯＳ１−ランジスタのゲー
ト電極が第２の制御信号端子（４）に接続され、ソース
電極はＮチャンネルフローティングゲートアバランシュ
注入型ＭＯＳ不揮発性メモリトランジスタＭ１のドレイ
ン電極に接続され、そのゲート電極が第３の制御信号端
子に接続され、ソース電極がグランドに接地されている
ような構成であった。Ｎチャンネルフローティングゲー
トアバランシェ注入型ＭＯＳ不揮性メモリトランジスタ
Ｍ１の電圧・電流特性は第２図（１）で示したようにな
っておシ、負性抵抗領域はソース、基板、ドレインで形
成されるＮＰＮバイボー２型トランジスタが、ある基板
電流以上流れてオン状態になっていることとしてよく知
られておル、この時、ドレイン電極で生ずる雪崩降伏現
象によって生じた電子がフローティングゲートに一定量
注入されることによシ書込が行われる。Ｎチャンネルト
ランジスタＱ２の負荷特性が第２図（ＩＩ）の様になっ
ているとき（Ｖｔ、Ｖｓ、Ｖｓは各出力端子電圧に応じ
た負荷特性を示している）、出力端子とグランド間の電
圧・電流特性は第３図の（Ｉ）のようになシ、また（Ｉ
ｌｌはトランジスタＱｌの負荷特性である。この（ＩＩ
）の負荷特性は、第１図において書込時に、第１．第２
．第３の制御信号端子電圧にそれぞれ各トランジスタの
しきい値を圧以上を加えＱｔ ｅ Ｑｔ ｅ”ｔ ）ラ
ンジスタをＯＮさせたとき、第３図で示すように、メモ
リトラ〜ジ〜り′の書込が行われるのに必要な電流値Ｉ
を得るように決定されている０しかしこの“書込回路に
おいては第２図の（Ｉ）で示したように負荷性抵抗特性
がＮＰＮバイポーラ型トランジスタで決定されているた
め、例えば、（■）で示した特性を持つ、Ｍ、）ランジ
スタよシ長いゲート長を持つもの、すなわちＫＰＮバイ
ポーラ型トランジスタのベース幅が拡がっているものや
短いゲート長を持つすなわちベース幅が狭くなるものと
いう異なる、電流増幅率をもつものに対しては、同じド
レイン電圧に対する負性抵抗特性において電流値が違っ
てくることになシ従来の書込回路においては、長いゲー
ト長管持つものについては、書込時の電流値はＩより小
さく、書込みが少ながったシ、書込できなくなったシし
、逆に短いゲート長を持つものについては書込時の電流
値はＩｎ大きくなシ書込は可能だが消費電力は著しく大
きくなるという欠点があった。
にＮチャンネルエンハンスメント型ＭＯＳトランジスタ
Ｑｌのドレイン電極が電源端子（１）にゲート電極が第
１の制御信号端子（２）に、ソース電極が出力端子（３
）およびＮチャンネルエンノ・ンスメント型ＭＯＳトラ
ンジスタＱ！のドレイン電極に接続され、そのＮチャン
ネルエンノ１ンスメント型ＭＯＳ１−ランジスタのゲー
ト電極が第２の制御信号端子（４）に接続され、ソース
電極はＮチャンネルフローティングゲートアバランシュ
注入型ＭＯＳ不揮発性メモリトランジスタＭ１のドレイ
ン電極に接続され、そのゲート電極が第３の制御信号端
子に接続され、ソース電極がグランドに接地されている
ような構成であった。Ｎチャンネルフローティングゲー
トアバランシェ注入型ＭＯＳ不揮性メモリトランジスタ
Ｍ１の電圧・電流特性は第２図（１）で示したようにな
っておシ、負性抵抗領域はソース、基板、ドレインで形
成されるＮＰＮバイボー２型トランジスタが、ある基板
電流以上流れてオン状態になっていることとしてよく知
られておル、この時、ドレイン電極で生ずる雪崩降伏現
象によって生じた電子がフローティングゲートに一定量
注入されることによシ書込が行われる。Ｎチャンネルト
ランジスタＱ２の負荷特性が第２図（ＩＩ）の様になっ
ているとき（Ｖｔ、Ｖｓ、Ｖｓは各出力端子電圧に応じ
た負荷特性を示している）、出力端子とグランド間の電
圧・電流特性は第３図の（Ｉ）のようになシ、また（Ｉ
ｌｌはトランジスタＱｌの負荷特性である。この（ＩＩ
）の負荷特性は、第１図において書込時に、第１．第２
．第３の制御信号端子電圧にそれぞれ各トランジスタの
しきい値を圧以上を加えＱｔ ｅ Ｑｔ ｅ”ｔ ）ラ
ンジスタをＯＮさせたとき、第３図で示すように、メモ
リトラ〜ジ〜り′の書込が行われるのに必要な電流値Ｉ
を得るように決定されている０しかしこの“書込回路に
おいては第２図の（Ｉ）で示したように負荷性抵抗特性
がＮＰＮバイポーラ型トランジスタで決定されているた
め、例えば、（■）で示した特性を持つ、Ｍ、）ランジ
スタよシ長いゲート長を持つもの、すなわちＫＰＮバイ
ポーラ型トランジスタのベース幅が拡がっているものや
短いゲート長を持つすなわちベース幅が狭くなるものと
いう異なる、電流増幅率をもつものに対しては、同じド
レイン電圧に対する負性抵抗特性において電流値が違っ
てくることになシ従来の書込回路においては、長いゲー
ト長管持つものについては、書込時の電流値はＩより小
さく、書込みが少ながったシ、書込できなくなったシし
、逆に短いゲート長を持つものについては書込時の電流
値はＩｎ大きくなシ書込は可能だが消費電力は著しく大
きくなるという欠点があった。
（発明の目的）
本発明の目的は、Ｎチャンネルフローティングゲートア
バランシェ注入型ＭＯＳ不揮発性メモリのドレイン電極
に一定電流値が加わるようにして相異なる負性抵抗を持
つメモリトランジスタの書込を可能にするとともに安定
な低消費電力を得ることが可能な不揮発性半導体装置を
提供することにある。
バランシェ注入型ＭＯＳ不揮発性メモリのドレイン電極
に一定電流値が加わるようにして相異なる負性抵抗を持
つメモリトランジスタの書込を可能にするとともに安定
な低消費電力を得ることが可能な不揮発性半導体装置を
提供することにある。
（発明の構成）
不揮発性メモリを内蔵する相補型ＭＯＳ集積（ロ）路に
おいてＰチャンネルエンハンスメント型ＭＯＳトランジ
スタのソース電極が電源端子にゲート電極が第１の制御
信号端子に、ドレイン電極が出力端子に、基板電極が電
源端子に接続され、かつそのドレイン電極がＮチャンネ
ルエンハンスメント型ＭＯＳトランジスタのドレイン電
極に接続され、ゲート電極が第２の制御信号端子に接続
され、ソース電極は、複数個のＮチャンネルフローティ
ングゲートアバランシェ注入ｆｉＭＯＳ不揮発性メモリ
のドレイン電極に接続され、かつそのゲート電極は各々
別の制御信号端子に接続されまた各メモリトランジスタ
のソース電極および、上記Ｎチャンネルトランジスタの
基本電極がグランドに接地されていることから構成され
ている不揮発性半導体記憶装置である。
おいてＰチャンネルエンハンスメント型ＭＯＳトランジ
スタのソース電極が電源端子にゲート電極が第１の制御
信号端子に、ドレイン電極が出力端子に、基板電極が電
源端子に接続され、かつそのドレイン電極がＮチャンネ
ルエンハンスメント型ＭＯＳトランジスタのドレイン電
極に接続され、ゲート電極が第２の制御信号端子に接続
され、ソース電極は、複数個のＮチャンネルフローティ
ングゲートアバランシェ注入ｆｉＭＯＳ不揮発性メモリ
のドレイン電極に接続され、かつそのゲート電極は各々
別の制御信号端子に接続されまた各メモリトランジスタ
のソース電極および、上記Ｎチャンネルトランジスタの
基本電極がグランドに接地されていることから構成され
ている不揮発性半導体記憶装置である。
（実施例）
本発明の実施例として各トランジスタの構成を第４図に
、その構成断面図を第５図（ａ）〜（ｅ）に示す。
、その構成断面図を第５図（ａ）〜（ｅ）に示す。
第４図においてＰｌはソース電極を電源端子（１）。
ゲート電極を第１の制御信号端子（２）に、ドレイン電
極を出力端子（３）とするＰチャンネルエンハンスメン
トｇＭＯＳ）ランジスタで、そのドレイン電極ｔｒｉＮ
＋ヤンネルエンハンスメン）型ＭＯｓト７トランジスタ
のドレイン電極に接続され、ゲート電極は第２の制御信
号端子（４）に接続されそのソース電極は、例えば３個
のＭｌ、Ｍ、、Ｍ３のＮチャンネル７０−ティングゲー
トアバランシェ注入型ＭＯＳ不揮発性メモリのドレイン
電極に接続され、かつ３つのゲート電極が制御信号端子
（５１、（６１、（７１に接地され、そのソース電極が
グランドに接地され、またＰｌのＮチャンネル基板電極
は電源端子に、Ｑｚ、Ｍｌ、Ｍｚ、ＭｓのＰチャンネル
基板電極はグランドに接地はれている。このような半導
体装 置は第５図（ａｌで示すようにＰ型Ｓｉ基板１
上の一部を除いてマスク２して例えばリンのイオン注入
によシラニル３を形成し、しかる後（ｂｌで示すように
、通常のＬＯＣＯ８法によ多素子領域以外の部分を選択
的に酸化してフィールド酸化膜４を形成し、しかる後第
１のゲート酸化膜５を成長させ、しかる後ポリシリコン
を成長させメモリセルＭ１．Ｍ２゜Ｍｓのフローティン
グゲート６となる部分以外を選択的にエツチング除去し
、しかる後（Ｃ）で示すように第２のゲート酸化膜７を
成長させたのち、ポリシリコンを成長させ、Ｐ １ 、
Ｑ４ 、Ｍｌ 、Ｍｚ 、Ｍｓのゲートとなる部分８，
９，１０，１１．１２以外を選択的にエツチング除去し
、（ｄ）で示すように、Ｎチャンネル部分をマスクして
Ｐチャンネルトランジスタのソース・ドレイン１３を例
えばボロンのイオン注入によシ形成し、Ｎチャンネルト
ランジスタはその逆を行なって例えばヒ素のイオン注入
によジソース・ドレイン１４を形成し、（ｅ）で示すよ
うに層間膜１５を成長させ、コンタクト１６をあけて、
アルミ配線１７をすれば第６図で示す構成が得られるこ
とは明らかである。Ｍｌ、Ｍ、、Ｍｓが例えばゲート長
が異なシ、第６図（Ｉｌ 、 （ｎ） 、 （［１）で
示すような負性抵抗特性を持ち、そのうちＣＩｌは従来
例との比較のため、第２図（Ｉ）で同じ特性とし、Ｑｚ
も第２図（２）と同じ特性とすれば、Ｍｌ、Ｍｚ、Ｍｓ
に対応する出力端子とグランド間の電圧・電流特性は第
７図のＣＩｌ 、 ＧＩ） 、口の様になる。一方ＰＫ
トランジスタの負荷特性はよく知られているように三極
、管領域と五極管領域を持つ第７図■の特性を持ち、こ
れが従来の負荷特性である第３図のＣＩｌと（Ｉｌｌの
交点の電流値Ｉを通るようにすることは、五極管領域の
１流がＰｌ トランジスタのゲート幅と拡散層幅の比に
比例することからある決められたゲート電圧、１源端子
電圧に対して可能である。
極を出力端子（３）とするＰチャンネルエンハンスメン
トｇＭＯＳ）ランジスタで、そのドレイン電極ｔｒｉＮ
＋ヤンネルエンハンスメン）型ＭＯｓト７トランジスタ
のドレイン電極に接続され、ゲート電極は第２の制御信
号端子（４）に接続されそのソース電極は、例えば３個
のＭｌ、Ｍ、、Ｍ３のＮチャンネル７０−ティングゲー
トアバランシェ注入型ＭＯＳ不揮発性メモリのドレイン
電極に接続され、かつ３つのゲート電極が制御信号端子
（５１、（６１、（７１に接地され、そのソース電極が
グランドに接地され、またＰｌのＮチャンネル基板電極
は電源端子に、Ｑｚ、Ｍｌ、Ｍｚ、ＭｓのＰチャンネル
基板電極はグランドに接地はれている。このような半導
体装 置は第５図（ａｌで示すようにＰ型Ｓｉ基板１
上の一部を除いてマスク２して例えばリンのイオン注入
によシラニル３を形成し、しかる後（ｂｌで示すように
、通常のＬＯＣＯ８法によ多素子領域以外の部分を選択
的に酸化してフィールド酸化膜４を形成し、しかる後第
１のゲート酸化膜５を成長させ、しかる後ポリシリコン
を成長させメモリセルＭ１．Ｍ２゜Ｍｓのフローティン
グゲート６となる部分以外を選択的にエツチング除去し
、しかる後（Ｃ）で示すように第２のゲート酸化膜７を
成長させたのち、ポリシリコンを成長させ、Ｐ １ 、
Ｑ４ 、Ｍｌ 、Ｍｚ 、Ｍｓのゲートとなる部分８，
９，１０，１１．１２以外を選択的にエツチング除去し
、（ｄ）で示すように、Ｎチャンネル部分をマスクして
Ｐチャンネルトランジスタのソース・ドレイン１３を例
えばボロンのイオン注入によシ形成し、Ｎチャンネルト
ランジスタはその逆を行なって例えばヒ素のイオン注入
によジソース・ドレイン１４を形成し、（ｅ）で示すよ
うに層間膜１５を成長させ、コンタクト１６をあけて、
アルミ配線１７をすれば第６図で示す構成が得られるこ
とは明らかである。Ｍｌ、Ｍ、、Ｍｓが例えばゲート長
が異なシ、第６図（Ｉｌ 、 （ｎ） 、 （［１）で
示すような負性抵抗特性を持ち、そのうちＣＩｌは従来
例との比較のため、第２図（Ｉ）で同じ特性とし、Ｑｚ
も第２図（２）と同じ特性とすれば、Ｍｌ、Ｍｚ、Ｍｓ
に対応する出力端子とグランド間の電圧・電流特性は第
７図のＣＩｌ 、 ＧＩ） 、口の様になる。一方ＰＫ
トランジスタの負荷特性はよく知られているように三極
、管領域と五極管領域を持つ第７図■の特性を持ち、こ
れが従来の負荷特性である第３図のＣＩｌと（Ｉｌｌの
交点の電流値Ｉを通るようにすることは、五極管領域の
１流がＰｌ トランジスタのゲート幅と拡散層幅の比に
比例することからある決められたゲート電圧、１源端子
電圧に対して可能である。
第７図の（ト）は第３図の（ｍｌと同一である。第７図
を見てわかるように、従来例では１・込に心機な電流値
■よシ小さい値しか得られず書込めないＭｚのメモリト
ランジスタについても電流値■が得られて書込めると同
時にＩよシ大きな電流値が得られるＭｓのメモリトラン
ジスタについてはその電流値がおさえられ、消費電力が
小さくて書込が行える。書込みは制御信号端子（２１、
（４１、（５１電圧をＰｌ ｍＱｚ、Ｍｔ）ランジスタ
の閾値電圧以上にしてＯＮさせ、制御信号端子（６）
、 （７）は、Ｍｚ、Ｍｓのトランジスタの閾値電圧以
下にしてＯＦＦすれば、Ｍ１トランジスタが書込め、以
下順次、Ｐｌ ｙ Ｑｚ ｅ ＭｚトランジスタをＯＮ
、Ｍ、、ＭｓをＯＦＦにすればＭｚが１込め、Ｐｉ、Ｑ
ｚ、Ｍｓ ）ランジスタをＯＮ。
を見てわかるように、従来例では１・込に心機な電流値
■よシ小さい値しか得られず書込めないＭｚのメモリト
ランジスタについても電流値■が得られて書込めると同
時にＩよシ大きな電流値が得られるＭｓのメモリトラン
ジスタについてはその電流値がおさえられ、消費電力が
小さくて書込が行える。書込みは制御信号端子（２１、
（４１、（５１電圧をＰｌ ｍＱｚ、Ｍｔ）ランジスタ
の閾値電圧以上にしてＯＮさせ、制御信号端子（６）
、 （７）は、Ｍｚ、Ｍｓのトランジスタの閾値電圧以
下にしてＯＦＦすれば、Ｍ１トランジスタが書込め、以
下順次、Ｐｌ ｙ Ｑｚ ｅ ＭｚトランジスタをＯＮ
、Ｍ、、ＭｓをＯＦＦにすればＭｚが１込め、Ｐｉ、Ｑ
ｚ、Ｍｓ ）ランジスタをＯＮ。
Ｍｌ、 Ｍ４をＯＦＦにすればＭｓが書込めることにな
る。
る。
（発明の効果）
以上説明したように、本発明のＮチャンネルフローティ
ングゲートアバランシェ注入型ＭＯＳ不揮発性メモリの
ドレイン電極に一定電流値が加わるような構成によシ、
相異なる負性抵抗を持つメモリトランジスタの書込が可
能となシ、また安定な低消費電力を得ることも可能とな
った。
ングゲートアバランシェ注入型ＭＯＳ不揮発性メモリの
ドレイン電極に一定電流値が加わるような構成によシ、
相異なる負性抵抗を持つメモリトランジスタの書込が可
能となシ、また安定な低消費電力を得ることも可能とな
った。
第１図は従来の半導体記憶装置の構成を示し、第２図の
（Ｉ）はＭｌの電圧Φ電流特性（ＩＩ）はＱｚの負荷特
性、第３図の（Ｉｌは出力端子グランド間の電圧・電流
特性、（ＩＩ）はＱｌの負荷特性、第４図は本発明の半
導体記憶装置の構成を示し、第５図はその構造断面図、
第６ 図ノ（１） 、 （ＩＩ） 、 ［ＩＤｄＭｔ
、 Ｍｌ、 Ｍｓの電圧・電流特性、第７図のｆｌｌ
、 （Ｉ［ｌ 、 （［ｕ）は出力端子、グランド間の
Ｍｌ、Ｍ、、Ｍｓに応じた電圧電流特性１１Ｖ）、（Ｖ
）はＰｔ、Ｑｔの負荷特性である。 （１）・・・・・・電源端子、＋２） 、 ＋４） 、
（５） 、 （６１、（７）・・・・・・制御信号端
子、（３）・・・・・・出力端子、Ｑｌ、Ｑｔ・・・・
・・Ｎチャンネルエンノ・ンスメント型ＭＯＳトランジ
スタ、Ｐｌ・・・・・・Ｐチャンネルエンハンスメント
型ＭＯＳ）ランジスタ、Ｍｌ、Ｍ、、Ｍｓ・・・・・・
Ｎｆヤンネルフローティン！’ｙ’−）アバランシェ注
入型Ｍ、Ｏ８不揮発性メモリ、 １・・・・・・Ｐ型８ｉ基板、２・・・・・・マスク、
３・・・・・・Ｎウェル、４・・・・・・フィールド酸
化膜、５・・・・・・第１ゲート酸化膜、６・・・・・
・フローティングゲートポリシリ、７・・・・・・第２
ゲート酸化膜、８，９，１０・・・・・・コントロール
ゲートポリシリ、１１，１２・・・・・・ゲートポリシ
リ、１３・・・・・・Ｐ＋拡散層、１４・・・・・・Ｎ
＋拡散層、１５・・・・・・層間膜、１６・・・・・・
コンタクト、１７・・・・・・アルミ。 第４図 第１図 第２図 第３図 第６図 電圧 手続補正書（方式） ６１．４．１６ 昭和 年 月 日 ””１ゝ８ ′ 圃 １、事件の表示 昭和６０年 特 許願第２８８７
５２号２、発明の名称 不揮発性半導体記憶装置３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ６、補正の対象 明細書の「図面の簡単な説明」の欄 ７、補正の内容 明細書第１０頁２乃至１０行目の記載を以下のように訂
正する。
（Ｉ）はＭｌの電圧Φ電流特性（ＩＩ）はＱｚの負荷特
性、第３図の（Ｉｌは出力端子グランド間の電圧・電流
特性、（ＩＩ）はＱｌの負荷特性、第４図は本発明の半
導体記憶装置の構成を示し、第５図はその構造断面図、
第６ 図ノ（１） 、 （ＩＩ） 、 ［ＩＤｄＭｔ
、 Ｍｌ、 Ｍｓの電圧・電流特性、第７図のｆｌｌ
、 （Ｉ［ｌ 、 （［ｕ）は出力端子、グランド間の
Ｍｌ、Ｍ、、Ｍｓに応じた電圧電流特性１１Ｖ）、（Ｖ
）はＰｔ、Ｑｔの負荷特性である。 （１）・・・・・・電源端子、＋２） 、 ＋４） 、
（５） 、 （６１、（７）・・・・・・制御信号端
子、（３）・・・・・・出力端子、Ｑｌ、Ｑｔ・・・・
・・Ｎチャンネルエンノ・ンスメント型ＭＯＳトランジ
スタ、Ｐｌ・・・・・・Ｐチャンネルエンハンスメント
型ＭＯＳ）ランジスタ、Ｍｌ、Ｍ、、Ｍｓ・・・・・・
Ｎｆヤンネルフローティン！’ｙ’−）アバランシェ注
入型Ｍ、Ｏ８不揮発性メモリ、 １・・・・・・Ｐ型８ｉ基板、２・・・・・・マスク、
３・・・・・・Ｎウェル、４・・・・・・フィールド酸
化膜、５・・・・・・第１ゲート酸化膜、６・・・・・
・フローティングゲートポリシリ、７・・・・・・第２
ゲート酸化膜、８，９，１０・・・・・・コントロール
ゲートポリシリ、１１，１２・・・・・・ゲートポリシ
リ、１３・・・・・・Ｐ＋拡散層、１４・・・・・・Ｎ
＋拡散層、１５・・・・・・層間膜、１６・・・・・・
コンタクト、１７・・・・・・アルミ。 第４図 第１図 第２図 第３図 第６図 電圧 手続補正書（方式） ６１．４．１６ 昭和 年 月 日 ””１ゝ８ ′ 圃 １、事件の表示 昭和６０年 特 許願第２８８７
５２号２、発明の名称 不揮発性半導体記憶装置３、
補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ６、補正の対象 明細書の「図面の簡単な説明」の欄 ７、補正の内容 明細書第１０頁２乃至１０行目の記載を以下のように訂
正する。
Claims (1)
- 不揮発性メモリトランジスタを内蔵する相補型ＭＯＳ集
積回路においてＰチャンネルエンハンスメント型ＭＯＳ
トランジスタのソース電極が電源端子に、ゲート電極が
第１の制御信号端子に、ドレイン電極が出力端子に、Ｎ
チャンネル型基板電極が電源端子に接続され、かつ前記
Ｐチャンネルのドレイン電極がＮチャンネルエンハンス
メント型トランジスタのドレイン電極に接続され、ゲー
ト電極は第２の制御信号端子に接続され、ソース電極は
複数個のＮチャンネルフローティングゲートアバランシ
ェ注入型ＭＯＳ不揮発性メモリのドレイン電極に接続さ
れ、かつそのゲート電極は各々別の制御信号端子に接続
され、また各メモリトランジスタのソース電極および上
記に述べたすべてのＮチャンネルトランジスタのＰチャ
ンネル型基板電極がグランドに接地されていることを特
徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288752A JPS62145871A (ja) | 1985-12-20 | 1985-12-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288752A JPS62145871A (ja) | 1985-12-20 | 1985-12-20 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145871A true JPS62145871A (ja) | 1987-06-29 |
Family
ID=17734242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288752A Pending JPS62145871A (ja) | 1985-12-20 | 1985-12-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128459A (ja) * | 1987-11-12 | 1989-05-22 | Toshiba Corp | 不揮発性半導体メモリ |
-
1985
- 1985-12-20 JP JP60288752A patent/JPS62145871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128459A (ja) * | 1987-11-12 | 1989-05-22 | Toshiba Corp | 不揮発性半導体メモリ |
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