KR19990063436A - 비휘발성 반도체 기억장치 및 비휘발성 반도체 기억장치의 데이터 소거방법 - Google Patents

비휘발성 반도체 기억장치 및 비휘발성 반도체 기억장치의 데이터 소거방법 Download PDF

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Abstract

승합회로에 의해 발생되고 그 속에 저장된 데이터를 소거하는데 사용되는 소거전압을 감소할 수 있는 비휘발성 반도체 기억장치가 개시되어 있다. 이 비휘발성 반도체 기억장치는 각각이 워드선에 연결된 제어게이트, 데이터가 기록되는 부동게이트, 및 그기에 인가된 제 1전압에 기초하여 상기 부동게이트의 데이터를 소거하기 위한 소거게이트를 갖는 다수의 메모리셀들로 구성된 메모리셀배열, 워드선을 선택하기 위한 워드디코더, 소거게이트를 선택하기 위한 소거게이트디코더, 및 제 1전압을 발생하고 소거게이트디코더가 제 1전압보다 낮은 제 2전압을 메모리셀들의 소거게이트들에 출력할 때 메모리셀들의 소거게이트들에 제 1전압을 인가하는 전압인가수단을 포함하고 있다. 소거게이트에 인가된 제 2전압이 보지되어 있을 때 제어게이트 및 소거게이트 사이의 용량에 기초된 전압은 사전설정된 전압이 워드디코더로 부터 워드선을 통해 소거게이트에 인가될 때 제 2전압에 가산되고 결과전압이 제 1전압으로 인가된다. 더욱이, 소거게이트 및 부동게이트 사이의 용량은 소거게이트 및 제어게이트 사이의 용량보다 충분히 적게 만들어진다.

Description

비휘발성 반도체 기억장치 및 비휘발성 반도체 기억장치의 데이터 소거 방법
본 발명은 비휘발성 반도체 기억장치에 관한 것으로서, 특히 데이터를 소거하기 위한 소거게이트를 갖는 비휘발성 반도체 기억장치 및 비휘발성 반도체 기억장치의 데이터 소거방법에 관한 것이다.
본 발명에 따른 비휘발성 반도체 기억장치는, 각각이 제어게이트, 부동게이트 및 소거게이트를 갖는 메모리셀들로 구성되고, 기본구조가 격자형상으로 배열된 메모리셀배열을 구비한 플래쉬메모리이며, 이 메모리셀배열에 저장된 데이터는 사전설정된 수의 메모리셀들의 메모리 블럭들에 통틀어서 소거되어질 수가 있다.
도 1은 종래의 비휘발성 반도체 기억장치의 구성을 보여주는 블럭도이고, 도 2는 도 1에 도시한 비휘발성 반도체 기억장치의 단면도이다. 도 1 및 도 2에 도시한 비휘발성반도체 기억장치는 데이터를 저장하기 위한 메모리셀배열(1), 이 메모리셀배열(1)의 세로방향에 있는 메모리셀들을 선택하기 위한 워드디코더(2), 메모리셀배열에 있는 각 메모리셀들의 데이터를 소거하기 위한 소거게이트 디코더(3) 및 이 소거게이트디코더(3)에 20V의 전압을 인가함에 의해 메모리셀 데이터를 소거하기 위한 승합회로(4)로 구성된다 (예를들면, 일본특허공개공보 제 평 2-292870호 및 일본특허공개공보 제 평 2-110981호). 이와같은 형의 반도체 기억장치는 분할게이트형이라 불리운다.
도 1에 있어서, 데이터가 메모리셀배열의 메모리셀들 중 소망의 것에 기록되어질 때, 소망의 메모리셀을 포함하는 메모리셀세로열들의 하나를 선택하기 위한 선택신호가 워드디코더(2)의 워드선(WL)으로 부터 메모리셀들의 제어게이트(CG)에 공급된다. 이 선택신호는 비교적 큰 절대치, 예를들면, 12V를 갖는 양의 전압일 수 있다. 그 후, 소망의 비트선(BL)이 선택되고 비교적 큰 절대치, 예를들면 7V를 갖는 양의 전압이 선택된 비트선(BL)을 통해 소망의 메모리셀의 드레인(D)에 인가된다. 이 경우에 있어서, P형 반도체기판 P-SUB(10) 및 메모리셀들의 소오스들(S)이 접지전위라고 가정하면, 전자는 반도체기판P-SUB(10)의 채널부의 드레인(D)측으로 부터 메모리셀들의 부동게이트(FG)에 채널열전자에 의해 주사되어, 메모리셀의 항복전압을 증가하도록 한다. 이와같이, 데이터는 선택된 메모리셀에 기록된다.
한편, 소망의 메모리셀의 데이터가 읽혀질 때, 소망의 메모리셀을 포함하고 있는 메모리셀세로열들 중 어느 하나를 선택하기 위한, 예를들면 5V 일 수 있는, 선택신호를 워드디코더(2)의 워드선(WL)으로부터 메모리셀들의 제어게이트들(CG)에 공급한다. 이 경우에 있어서, 비교적 작은 절대치, 예를 들면 1.5V를 갖는 양의 전압이 메모리셀들의 드레인들(D)에 인가되고 소망의 메모리셀의 소오스(S)는 접지전위가 된다. 소거되어지는 소망의 메모리셀은 선택적으로 턴온되며(작동하며) 사전설정된 읽기전류가 그것을 통해 흐른다. 저장된 데이터의 논리레벨이 읽기전류를 감지함에 의해 결정된다.
메모리셀들에 있는 데이터들이 소거되어지는 것인 경우에, 20V의 전압이 소거게이트디코더(3)로 부터 소거선(EL)으로 인가된다. 이와같이, 소거선(EL)에 연결된 소거게이트들(EG)을 갖는 모든 메모리셀들의 데이터는 소거된다. 즉, 20V의 고전압이 소거선(EL)에 인가될 때, 소거선(EL)에 연결된 메모리셀들의 소거게이트들(EG)은 20V가 된다. 이 경우에, 이들 메모리셀들의 소오스들(S) 및 드레인들(D)이 접지전위라고 가정하면, 메모리셀들의 부동게이트들 FG (13)의 전자들은, 도 2의 화살표로 도시된 바와같이, F-N터널현상에 의해 소거게이트들(EG)의 측을 향해 당겨진다. 결과적으로, 이들 메모리셀들의 데이터는 소거되어진다. 이 경우에, 제어게이트(CG) 및 소거게이트 사이의 절연막이 충분히 두껍게 디자인 되어지기 때문에, 제어게이트로부터 소거게이트로 전자인입현상은 발생하지 않는다. 부가하여, 도 2의 참조번호 11은 SiO2 절연막, 12 및 14는 절연막, 13은 부동게이트, 15는 제어게이트, 16은 소거게이트를 나타낸다.
상술한 바와같이, 메모리셀들의 데이터를 제거하기 위하여, 20V이상의 높은 전압이 요구된다. 종래의 반도체 기억장치에 있어서, 소거전압이 승압회로에 의해 발생되기 때문에, 승합회로의 전력소비가 크고 메모리셀들에 높은 소거전압을 공급하기 위한 소거게이트 디코더와 같은 제어회로가 그러한 고전압에 잘 견디는 구조를 가져야만 한다. 상기의 문제점 예를들면, 제어회로의 내고전압구조의 필요성을 해결하기 위하여, 게이트산화막의 두께가 충분히 두껍도록 만들어져야 하므로, 반도체 기억장치의 소형화를 어렵게 만든다.
본 발명의 목적은 비휘발성 반도체 기억장치에 저장된 데이터를 소거하기 위하여 승압회로에 의해 발생되는 소거전압을 감소하는데 있다.
본 발명의 다른 목적은 비휘발성 반도체 기억장치의 전류소비를 줄이고 비휘발성 반도체 기억장치의 소형화를 실현하는데 있다.
도 1은 종래의 비휘발성 반도체 기억장치의 구조에 대한 블럭도,
도 2는 도 1에 도시된 종래의 비휘발성 반도체 기억장치의 단면도로서, 메모리셀을 보여주는 도면,
도 3a는 메모리셀을 보여주는 본 발명에 따른 비휘발성 반도체 기억장치의 단면도,
도 3b는 도 3a에 도시된 반도체 기억장치의 평면도,
도 3c는 도 3a에 도시된 반도체 기억장치의 다른 단면도,
도 4a는 도 3에 도시된 비휘발성 반도체 기억장치를 구성하는 메모리셀에 있어서 게이트의 등가회로,
도 4b는 각 게이트들 사이의 커패시턴스 사이의 관계를 보여주는 도면,
도 5는 도 3에 도시된 비휘발성 반도체 기억장치의 구조를 보여주는 블럭도,
도 6은 도 5에 도시된 비휘발성 반도체 기억장치의 데이터 소거동작을 보여 주는 타이밍도,
도 7은 도 5에 도시된 비휘발성 반도체 기억장치의 데이터 소거회로의 구성을 보여주는 블럭도,
도 8은 도 7에 도시한 데이터소거회로의 각부동작을 보여주는 타이밍도,
도 9a는 본 발명의 다른 실시예에 따른 반도체 기억장치의 평면도,
도 9b는 도 9a에 도시한 반도체 기억장치의 단면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 배열 2 : 워드디코더
3 : 소거게이트디코더 5 : 승합회로
10 : P형 반도체기판(P-SUB) 11, 12, 14 : 절연막
13 : 부동게이트 15 : 제어게이트
16 : 소거게이트
본 발명에 따른 비휘발성 반도체기억장치는 각각이 워드선에 연결된 제어게이트, 데이터가 쓰여지는 부동게이트 및 제 1전압의 인가에 의해 부동게이트의 데이터를 소거하기 위한 소거게이트를 갖는 다수의 메모리셀들로 구성된 메모리셀배열과, 워드선을 선택하기 위한 워드디코더와 소거게이트들을 선택하기 위한 소거게이트디코더와, 제 1전압보다 낮은 제 2전압이 소거게이트디코더로부터 메모리셀들의 소거게이트들로 출력될 때 제 1전압을 발생하고 이 제 1전압을 소거게이트들에 인가하는 전압인가수단을 포함하고 있다.
전압인가수단은 소거게이트들에 인가된 제 2전압을 보지하기 위한 전압보지수단 및 사전설정된 전압이 워드디코더로 부터 워드선을 통해 제어게이트에 인가될 때 제 1전압으로서 제어게이트와 소거게이트들 사이의 용량에 의해 발생된 전압을 소거게이트들의 제 2전압에 부가하기 위한 전압부가수단을 포함하고 있다.
본 발명의 다른 구성은 소거게이트와 부동게이트 사이의 용량이 소거게이트와 제어게이트 사이의 용량보다 충분히 더 적게 만들어진다는 데 있다.
본 발명에 따른 비휘발성 반도체 기억장치의 데이터 소거방법은 소거게이트디코더로부터 메모리셀들의 소거게이트들에 제 1전압보다 더 낮은 제 2전압을 인가하는 제 1단계와, 제 2전압이 소거게이트들에 인가되어진 후 소거게이트를 부동상태로 만드는 제 2단계 및 제 1전압으로서, 사전 설정된 전압을 워드디코더로부터 워드선을 통해 제어게이트에 인가함에 의해 제어게이트와 소거게이트 사이의 용량결합에 기인하여 발생된 전압을 소거게이트의 제 2전압에 부가하는 제 3단계를 포함한다.
상기와 같은 본 발명의 목적들, 이점 및 구성들은 다음의 설명들로부터 더욱 명백하게 될 것이다. 이하에서, 첨부한 도면들을 참조하여 본 발명을 더욱 상세히 설명한다.
도 5에 있어서, 본 발명에 따른 비휘발성 반도체 기억장치는 각각이 드레인(D), 소오스(S), 제어게이트(CG), 부동게이트(FG) 및 소거게이트(EG)를 갖는 집적메모리셀들로 구성된 메모리셀배열(1)과, 메모리셀세로열들 중의 하나를 선택하기 위하여 워드선들(WL)을 통해 메모리셀배열(1)의 각 메모리셀들의 제어게이트들(CG)에 연결된 워드디코더(2)와, 각 메모리셀들의 데이터를 소거하기 위하여 각 메모리셀들의 소거게이트들(EG)에 연결된 소거게이트디코더(3), 및 소거게이트디코더에 소거전압을 인가하기 위한 승압회로(5)를 구성하고 있다.
도 5에 도시한 비휘발성 반도체 기억장치의 데이터 쓰기동작, 데이터 읽기동작 및 데이터 소거동작을 설명한다. 아울러, 데이터 쓰기 및 읽기동작들은 종래의 비휘발성 반도체 기억장치의 것들과 실질적으로 동일하기 때문에 이들 동작들은 간단히 기술한다.
도 5에 있어서, 메모리셀들에 대한 데이터 쓰기동작을 위하여, 메모리셀들의 세로열을 선택하기 위한 선택신호가 워드디코더(2)의 워드선(WL)으로 부터 메모리셀들의 제어게이트(CG)에 공급된다. 이 선택신호는 비교적 큰 절대치, 예를 들면 12V를 갖는 양의 전압이다. 그 후, 소망의 비트선(BL)이 선택되고 비교적 큰 절대치, 예를 들면 7V를 갖는 양의 전압이 선택된 비트선(BL)을 통해 소망의 메모리셀의 드레인(D)에 인가된다. 이 경우에 있어서, 반도체 기억장치의 P형 반도체기판(P-SUP) 및 각 메모리셀들의 소오스들(S)은 접지전위이다. 그러므로,반도체기판(P-SUP)의 채널측 드레인으로부터 부동게이트로 채널열전자에 기인한 전자주입이 발생하고, 따라서 해당 메모리셀의 항복전압이 증가한다. 이 경우에, 부동게이트(FG)의 전위는 예를들면 -4V로 된다. 이와같은 방법으로 메모리셀에 데이터가 기록된다.
한편, 소망하는 메모리셀의 데이터가 읽혀지기 위한 것일 때, 소망하는 메모리셀을 포함하고 있는 메모리셀세로열들의 하나를 선택하기 위한, 예를들면 5V 이어도 좋은 선택신호가 워드디코더(2)의 워드선(WL)으로부터 그 메모리셀의 제어게이트들(CG)에 인가된다. 이 경우에, 비교적 적은 절대치, 예를들면 1.5V를 갖는 양의 전압이 메모리셀들의 드레인들(D)에 인가되고 소망하는 메모리셀의 소오스(S)는 접지전위가 된다. 소거되어지는 소망의 메모리셀은 선택적으로 턴온되고 사전설정된 읽기전류가 그기를 통해 흐른다. 저장된 데이터의 논리레벨은 이 읽기전류를 감지함에 의해 결정된다.
이제 메모리셀들에 있는 데이터가 소거되는 경우를 도 6에 도시한 타이밍도를 참조하여 설명한다. 도 6에 도시한 바와 같이, 12V의 전압이 소거게이트(EG)의 전압을 12V로 만들기 위하여(도 6(c)) 순간시간 ①에서 (도 6(b))소거게이트디코더(3)로부터 소거선(EL)에 인가된다. 그리고, 순간시간 ②에서, 소거게이트디코더(3)의 출력이 그것을 부동상태로 만들기 위하여 (도 6(b)) 개방된다. 그 후, 12V의 전압이 제어게이트(CG)의 전위를 12V로 만들기 위하여 워드디코더(2)로부터 워드선(WL)으로 인가되고(도 6(a)), 따라서, 소거게이트(EG)의 전압은 20V로 되며 부동게이트(FG)의 전압은 2V로 된다. 이와같이, 부동게이트(FG)와 소거게이트(EG) 사이의 전위차는 터널현상에 기인하여 부동게이트(FG)의 전자들을 소거게이트(EG)의 측으로 끌어당기는데 충분하게 된다. 결과적으로, 소거선(EL)에 연결된 소거게이트들(EG)을 갖는 모든 메모리셀들의 데이터는 소거된다.
상기의 설명으로부터 명백한 바와같이, 본 발명에 따르면, 승압회로에 의해 소거게이트디코더에 인가되는 전압은, 종래의 비휘발성 반도체 기억장치에서 요구되는 고전압, 예를들면 20V와는 다르게, 쓰기동작에서 제어게이트에 인가되어지기 위한 정도의 전압, 예를들면 12V로 만들어질 수 있다.
도 7은 메모리셀들의 데이터를 소거하는데 사용되는 도 5에 도시한 비휘발성 반도체 기억장치의 소거회로부에 대한 블럭회로도이다. 이 소거회로는 워드디코더(2)의 출력단인 워드디코더드라이버(21), 소거게이트디코더(3)의 출력단인 소거게이트드라이버(31), 및 소거게이트디코더(3)의 한 부분인 트랜지스터(TR)로 구성된다.
도 7에 도시한 소거회로의 데이터 소거동작은 도 8에 도시한 타이밍도를 참조하여 상세히 설명된다.
메모리셀의 데이터가 소거되어지기 위한 것일 때, 도 8a에 도시한 소거신호(ADEG)는 우선 순시시간 ①에서 “하이(H)레벨로 만들어진다. 이 신호(ADEG)는 소거게이트드라버(31)에 인가된다. 소거신호(ADEG)에 응답하여, 소거게이트드라이버(31)는 메모리셀의 소거게이트(EG)에 전압(VP1)을 출력하고, 따라서 소거게이트(EG)의 전압은 도 8d에 도시한 바와 같이 VP1으로 된다.
다음, 소거신호(ADEG)는 순시시간 ②에서 “로우(L)레벨로 만들어지고, 동시에 워드디코더드라이버(21)에 공급된 번지선택신호(ADCG)가 도 8b에 도시한 바와같이 하이(H)레벨로 만들어진다. 결과로서, 전압(VP2)이 워드디코더 드라이버(21)로부터 출력하여, 워드디코더드라이버(21)에 연결된 제어게이트(CG)의 전압을 도 8e에 도시한 바와같이, VP2가 되게 한다.
이 경우에 소거게이트디코더드라이버(31)의 출력이 비록 소거신호(ADEG)가 “로우(L)레벨로 만들어질 때 라도 부동상태에 있기 때문에, 소거게이트(EG)의 전압(VP1)은 소거게이트의 기생용량(C1)에 의해 유지된다. 소거게이트와 제어게이트 사이에는 그 사이에 존재하는 절연막에 기인하여 충분히 큰 결합용량(C3)이 있다는 것은 잘 알려져 있다. 그러므로, 제어게이트(CG)의 전압이 VP2로 될 때, 소거게이트의 전압은, 도 8d에 도시한 바와같이, 유지된 전압(VP1) 및 결합용량(C3)에 기인된 전압의 합으로 된다.
즉, 소거게이트드라이버(31)의 출력전압(VP1) 및 워드디코더드라이버(21)의 출력전압(VP2)이, 도 5에 도시한 바와같이, 각각 12V인 경우에, 소거게이트(EG)의 전압은 소거게이트드라이버(31)로부터 출력된 12V의 전압과 결합용량(C3) 및 소거게이트(EG)의 기생용량(C1)에 의해 결정된 8V의 전압과의 합, 즉 20V가 된다. 결과로서, 소거게이트(EG) 및 부동게이트(FG) 사이의 전압은 높게 되고, 부동게이트(FG)에 있는 전자들은 FN-터널현상에 의해 소거게이트측으로 당겨지며 부동게이트의 데이터는 소거된다.
다음, 도 8b에 도시한 순시시간 ③에서 워드디코더드라이버(21)에 공급된 신호(ADCG)는 “로우(L)레벨로 만들어지고, 도 8C의 순시시간 ④에서는 트랜지스터(TR)의 게이트에 공급된 방전신호(DIS)가 트랜지스터(TR)를 턴온하기 위하여 “하이(H)레벨로 만들어진다. 트랜지스터(TR)의 턴온에 응답하여, 기생결합용량(C3)의 전화 및 기생용량(C1)의 전하는 방전된다. 용량들(C1, C3)의 방전이 완료되는순시시간 ⑤에서, 방전신호(DIS)는 트랜지스터(TR)를“턴오프하기 위하여 “로우(L) 레벨로 만들어진다.
언급한 바와같이, 메모리셀의 데이터가 소거되어지기 위한 것일 때, 소거전압(VP1)이 메모리셀의 소거게이트에 인가되어 그것에 보지된다. 다음, 게이트전압(VP2)이 제어게이트에 인가되어 소거게이트 및 제어게이트 사이의 결합용량에 기인된 전압을 소거게이트에 보지된 전압의 전압에 가산하고, 따라서 메모리셀의 데이터를 소거하는데 충분히 높은 값으로 소거게이트(EG)의 전압을 승압한다. 결과로서, 높은 전압을 발생하기 위하여 요구되는 승압회로는 불필요하게 되며, 따라서 비휘발성 반도체 기억장치의 전류소비를 감소시킬 수 있고 비휘발성 반도체 기억장치의 소형화를 달성할 수가 있다.
도 3은 메모리셀들의 구조를 보여주는 본 발명에 따른 비휘발성 반도체 기억장치의 단면도이다. 도 3에서, P형기판 P-SUB(10)에 형성된 각 메모리셀들은 SiO2 의 절연막(11), 게이트절연막(12), 부동게이트 FG (13), 절연막(14), 제어게이트 CG (15) 및 소거게이트 EG (16)를 포함하고 있다.
도 4a는 도 3에 도시한 메모리셀의 각 게이트들의 등가회로로서, VEG 는 소거게이트(16)의 전압을, VCG 는 제어게이트의 전압을, VFG 는 부동게이트의 전압을 나타낸다. 또한 CEC 는 소거게이트(EG, 16) 및 제어게이트 (CG, 15) 사이의 절연막의 용량을, CEF 는 소거게이트 (EG, 16) 및 부동게이트 (FG, 13) 사이의 절연막의 용량을, CCF 는 제어게이트(CG, 15) 및 부동게이트(FG, 13) 사이의 절연막의 용량을, 그리고 CFS 는 부동게이트(FG, 13) 및 P형기판(P-SUB, 10) 사이의 절연막의 용량을 나타낸다. 뿐만 아니라, QEG 는 소거게이트(EG, 16)의 총전하량이며, QFC 는 부동게이트(FG, 13)의 총전하량이다.
본 발명에 있어서, 부동상태에 있는 소거게이트 EG(16)의 전압은 제어게이트 CG(15)에 전압을 인가함에 의해 승압된다. 이것을 실현하기 위하여, 소거게이트와 제어게이트사이의 절연막의 용량( CEC )를 충분히 크게 만들 필요가 있다. 즉, 소거게이트와 제어게이트 사이의 절연막의 두께를 충분히 감소시킬 필요 가 있다. 그러므로, 소거게이트 EG(16) 및 부동게이트 FG(13) 사이의 절연막 보다 소거게이트 EG(16) 및 제어게이트 CG(15) 사이의 절연막을 더 두껍게 함에 의해 제어게이트(15)로부터 전자들이 인입되는 것을 방지하는 것은 바람직하지 않다. 본 발명에 있어서, 제어게이트 CG 및 부동게이트 FG 사이의 절연막(14)의 두께는, 도 4b에 도시한 바와 같이, 부동게이트FG 및 소거게이트 EG 사이의 절연막과 동일하게 만들어진다.
소거게이트 EG(16)에 소거전압을 인가함에 의해 부동게이트 FG(13)의 전자를 소거게이트 EG(16)의 측으로 인입하기 위하여, 소거게이트 EG(16) 및 제어게이트 CG(15) 사이에 큰 전위차를 발생할 필요가 있다. 그러므로, 소거게이트 EG(16) 및 부동게이트 FG(13) 사이의 용량( CEF )을 소거게이트 EG(16) 및 제어게이트 CG(15) 사이의 용량( CEC )에 대하여 다음과 같이 충분히 작게 만들 필요가 있다.
CEC》CEF
그 이유를 설명한다. 부동게이트 (FG, 13)의 전압은 쓰기동작에 의해 예를들면, -4V로 만들어진다. 메모리셀의 데이터를 소거하기 위하여, 전자들이 부동게이트(FG, 13)로 부터 인입될 때, 12V의 소거게이트(EG, 16)가 부동상태에서 만들어지고, 12V의 전압은 제어게이트(CG, 15)에 인가된다. 이 경우에, 부동상태에 있는 소거게이트(16) 및 부동게이트(FG, 13)는 각각 20V 및 2V로 승압된다. 소거게이트 (16)를 충분히 승압하기 위하여, 제어게이트 및 소거게이트 사이의 용량( CEC )은 충분히 크게 설정된다.
그러나, 승압된 소거게이트(EG, 16)와 함께, 부동게이트(FG, 13)는 용량 ( CEF )을 통해 더 승압된다. 이 효과는 부동게이트(13) 및 소거게이트(EG, 16) 사이의 전위차를 감소시키고, 따라서 FN-터널현상의 가능성을 제한한다. 그러므로, 용량 ( CEF )을 적게 설정하여 이 효과를 제한할 필요가 있다.
반대로, 용량( CFE )은 승압된 부동게이트(FG, 13) 및 승압된 소거게이트(EG, 16)를 더 승압하는 효과를 갖는다. 그러나, 부동게이트(FG, 13)의 전위가 소거게이트 (EG, 16)의 전위와 비교하여 매우 낮기 때문에, 이 효과는 승압된 소거게이트(EG, 16)의 승압효과와 비교하여 매우 작다.
즉, 제어게이트 (CG) 및 부동게이트(FG) 사이의 절연막(14)의 두께가 부동게이트 (FG) 및 소거게이트(EG) 사이의 절연막과 동일하게 만들어질 때, 부동게이트 (FG, 13) 및 소거게이트(EG, 16) 사이의 절연막 ( 141 )의 길이 (L3)를 제어게이트(CG, 15) 및 소거게이트(EG, 16)사이의 절연막( 142 )의 길이 (L1+L2)보다 충분히 짧게 만들 필요가 있다.
결과로서, 소거전압이 소거거이트(EG, 16)에 인가될 때, 데이터를 소거하도록 단지 부동게이트(FG, 13)만의 전자가 소거게이트(EG, 16)의 측으로 인입된다. 제어게이트(15)의 전자는 인입되지 않는다.
더욱이, 부동게이트(FG, 13)의 전자를 소거게이트(EG, 16)를 향해 효과적으로 인입하기 위하여, 소거게이트(16) 및 부동게이트(FG, 13) 사이의 용량( CEF )이 제어게이트(CG, 15) 및 부동게이트(FG, 13) 사이의 용량 ( CCF )과 부동게이트(FG, 13) 및 기판(P-SUB, 10) 사이의 용량 ( CFS )에 비하여 다음과 같이 충분히 작게 선택되어져야만 한다:
CCF》CEF
그리고,
CFS》CEF
즉, 도 4b에 있어서, 부동게이트(FG, 13) 및 소거게이트(EG, 16) 사이의 절연막( 142 )의 길이(L3)는 제어게이트(CG, 15) 및 부동게이트(FG, 13) 사이의 절연막( 141 )의 길이 (L4)보다 충분히 짧게 만들 필요가 있다. 이 구조와 함께, 부동게이트(FG, 13)의 데이터를 신뢰성 있게 소거하는 것이 가능해 진다.
이와 같이, 용량 CFE 는 용량 CEC 보다, 용량 CFC 보다, 그리고 용량 CFS 보다 더 작게 만들 필요가 있으며, 그러므로 절연막의 길이 L3는 (L1+L2)보다, L4보다 그리고 L5보다 더 충분히 짧게 만들 필요가 있다. 구체적으로, 용량들 CFE , CEC , CFC 및 CFS 의 총량이 1이라고 가정하면, 용량 CFE 는 0.1 보다 더 적은값, 바람직하기로는 0.02∼0.03, 그리고 용량들 CEC , CFC 및 CFS 는 0.3으로 각각 설정되어질 수 있다. 이 경우에, 용량 CCE 는 용량들 CFC 및 CFS 의 용량값보다는 약간 큰 값으로 설정하는 것이 바람직하다. 이것은 제어게이트(CG, 15)에 전압을 인가함에 의해 단지 소거게이트(EG, 16)만을 승압하는 것이 충분하고 부동게이트(FG, 13)를 승압할 필요가 없기 때문이다.
상기와 같은 방법으로 조건수학식 1 내지 3을 결정함에 의해, 도 4a에 도시한 소거게이트(EG, 16)의 전압( VEG )은 다음 수학식으로 표현될 수 있다.
VEG= QEG/CEC+ VCC
수학식 4에 있어서, 이 경우에 있어서 QEG 는 일정하기 때문에, ( CEC + VCC )는 크게 만들고 소거게이트 (EG, 16) 및 제어게이트 (CG, 15) 사이의 용량 CEC 는 작게 만드는 것이 바람직하다.
도 4a에 도시한 부동게이트(FG, 13)의 전압 (VFG) 은 다음 수학식으로 나타낼 수 있다.
VFG= QFG/(CCF+CFS)+VCG·CCF/(CCF+CFS)
이 수학식 5에서, QFG 는 일정하기 때문에, 부동게이트(FG, 13)의 전압 (VFG) 을 감소하기 위하여, CCF/(CCF+CFS) 를 작게 만드는 것이 바람직하다. 그러므로, 제어게이트(CG, 15)와 부동게이트(FG, 13)사이의 절연막 (141) 의 길이 (L4)는 도 4b에 도시한 바와같이, 부동게이트(FG, 13) 및 반도체기판(P-SUB, 10) 사이의 절연막의 길이(L5)보다 더 짧은 것이 바람직하다.
본 발명에 따른 메모리셀들의 제조방법을 설명한다. 우선, 절연막(11)이 P형 반도체기판(P-SUB, 10) 위에 성형된다. 다음, 부동게이트들(FG, 13)이 성형되어지기 위한 절연막(11)의 부분들이 식각되고 게이트절연막(12)이 절연막들(11)이 제거된 P형 반도체기판(P-SUB, 10)의 부분들에 성형된다. 다음 부동게이트들(FG, 13)이 성형되어지는 것으로 부터 폴리실리콘층이 절연막(11) 및 게이트절연막(12) 위에 성형되고, 절연막(14)이 성형되어지는 것으로 부터 200 내지 230두께의 산화막이 형성되며, 그 후, 제어게이트(CG, 15)가 성형되어 지는 것으로 부터 폴리실리콘층이 형성된다. 그 후, 도 3에서 도시한 부동게이트들(FG, 13, 및 132 ), 절연막들(14, 및 142 ) 및 제어게이트들(CG, 151 및 152 )로 되는 부분들을 제외한 이들 막들은 통상의 석판술을 사용하여 식각된다. 다음, 절연막 200 내지 230의 두께가 부동게이트(FG, 13) 및 제어게이트(CG, 15)의 노출된 폴리실리콘 표면들 위에 성형된다. 다음, 소거게이트들(EG, 16)이 성형되어지는 것으로 부터 폴리실리콘층이 성형되며, 석판술에 의해 소거게이트들(EG, 16)이 형성되는 부분들을 제외한 최종 폴리실리콘층을 제거함에 의해 비휘발성 반도체 기억장치가 성형된다. 최소의 설계크기가 0.25Mm 라고 가정하면, 예를들어, L1은 0.2∼0.25Mm, L2는 0.2∼0.3Mm, L3는 0.05Mm, L4는 0.3Mm 및 L5는 0.25Mm이다.
본 발명에 있어서, 제어게이트(CG,15) 및 소거게이트(EG, 16) 사이에 절연막의 두께를 증가하는 단계를 제공할 필요는 없다. 그러므로, 본 발명의 비휘발성 반도체 기억장치의 제조는 종래의 장치와 비교하여 용이하게 된다.
상술한 바와같이, 본 발명에 따르면, 각각이 제어게이트(CG), 데이터가 기록되는 부동게이트 및 그기에 인가된 제 1전압에 기초하여 부동게이트의 데이터를 소거하기 위한 소거게이트(EG)를 갖는 다수의 메모리셀들로 구성되는 메모리셀배열, 워드선을 선택하기 위한 워드디코더 및 소거게이트를 선택하기 위한 소거게이트디코더를 포함하는 비휘발성 반도체 기억장치에 있어서, 제 1전압보다 낮은 제 2전압이 소거디코더로부터 메모리셀의 소거게이트로 출력될 때 제 1전압이 발생되고 소거게이트에 인가된다.
그러므로, 반도체 기억장치 내에 제공된 승압회로의 출력전압을 감소하는 것이 가능하고 소거게이트디코더에 소거전압을 공급하는 것이 가능하므로, 반도체 기억장치의 전류소비감소가 가능하게 되고 반도체 기억장치의 소형화가 가능하게 된다.
더욱이, 제 1전압을 소거게이트에 인가하기 위한 전압인가수단이 소거게이트에 인가된 제 2전압을 보지하기 위한 전압보지수단과 제어게이트와 소거게이트 사이의 용량에 기초된 전압을 소거게이트에 의해 보지된 제 2전압에 가산하고 사전설정된 전압이 워드디코더로부터 워드선을 통하여 제어게이트에 인가될 때 결과전압을 제 1전압으로서 소거게이트에 인가하기 위한 전압가산수단과 함께 구성되어 있다. 그러므로, 간단한 구성으로 소거게이트에 고전압을 인가하는 것이 가능하게 된다.
더욱이, 소거게이트 및 부동게이트 사이의 용량은 소거게이트 및 제어게이트 사이의 용량 보다도 충분히 작게 만들어진다. 그러므로, 부동게이트의 데이터를 신뢰성있게 소거하는 것이 가능하다.
이상에서 분할게이트형의 반도체 기억장치에 관해 본 발명을 설명하였다. 그러나, 본 발명은 도 9a 및 도 9b에 도시한 바와같은 스턱게이트형(stuck gate type)에 또한 적용되어진다.
본 발명은 상기의 실시예들에 한정되는 것은 아니며, 본 발명의 사상과 범위를 벗어나지 않는 범위 내에서 얼마든지 변경이 가능할 것이다.

Claims (5)

  1. 각각이 워드선에 연결된 제어게이트, 데이터가 기록되는 부동게이트 및 그기에 인가된 제 1전압에 기초하여 상기 부동게이트의 데이터를 소거하기 위한 소거게이트를 갖는 다수의 메모리셀들로 구성된 메모리셀배열;
    상기 워드선을 선택하기 위한 워드디코더;
    상기 소거게이트를 선택하기 위한 소거게이트디코더; 및
    제 1전압을 발생하고, 상기 소거게이트디코더가 제 1전압보다 낮은 제 2전압을 상기 메모리셀들의 상기 소거게이트들에 출력할 때 상기 메모리셀들의 소거게이트들에 제 1전압을 인가하는 전압인가수단을 포함하는 비휘발성 반도체 기억장치.
  2. 제 1항에 있어서, 상기 전압인가수단은 상기 소거게이트들에 인가된 제 2전압을 보지하기 위한 전압보지수단 및 상기 제어게이트 및 상기 소거게이트 사이의 용량에 기초된 전압을 상기 소거게이트에 의해 보지된 제 2전압에 가산하고 사전설정된 전압이 상기 워드디코더로부터 상기 워드선을 통해 상기 제어게이트에 인가될 때 결과전압을 제 1전압으로하여상기 소거게이트에 인가하는 전압가산수단을 포함하는 비휘발성 반도체 기억장치.
  3. 제 1항에 있어서, 상기 소거게이트 및 상기 부동게이트 사이의 용량은 상기 소거게이트 및 상기 부동게이트 사이를 결합하는 용량에 기인하여 상기 부동게이트의 전압에 상기 소거게이트에 가산된 전압의 가산효과가 무시해도 좋을 정도로 만들기 위하여 상기 소거게이트 및 상기 제어게이트 사이의 용량보다 충분히 적게 만들어지는 비휘발성 반도체 기억장치.
  4. 제 3항에 있어서, 상기 소거게이트 및 상기 제어게이트 사이의 용량, 상기소거게이트 및 상기부동게이트 사이의 용량, 상기 제어게이트 및 상기 부동게이트 사이의 용량, 그리고 상기 부동게이트 및 상기 비휘발성 반도체 기억장치의 반도체 기판 사이의 용량의 총용량이 1일때, 상기 소거게이트 및 상기 부동게이트 사이의 용량은 0.1이하인 비휘발성 반도체 기억장치.
  5. 각각이 워드선에 연결된 제어게이트, 데이터가 기록되는 부동게이트, 및 그기에 인가된 제 1전압에 기초하여 상기 부동게이트의 데이터를 소거하기 위한 소거게이트를 갖는 다수의 메모리셀들로 구성된 메모리셀배열, 상기 워드선을 선택하기 위한 워드디코더, 및 상기 소거게이트를 선택하기 위한 소거게이트디코더를 포함하는 비휘발성 반도체 기억장치에 있어서, 상기 소거게이트디코더로부터 상기 메모리셀들의 상기 소거게이트들로 제 1전압보다 낮은 제 2전압을 인가하는 제 1단계;
    제 2전압이 상기 소거게이트들에 인가되어진 후 상기 소거게이트를 부동상태로 만드는 제 2단계; 및
    사전설정된 전압을 상기 워드디코더로부터 상기 워드선을 통해 상기 제어게이트에 인가함에 의해, 상기 제어게이트 및 상기 소거게이트 사이를 결합하는 용량에 기인하여 발생된 전압을 제 1전압으로하여 상기 소거게이트의 제 2전압에 가산하는 제 3단계를 포함하는 상기 비휘발성 반도체 기억장치의 데이터 소거방법.
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