JPH11195770A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装 置のデータ消去方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装 置のデータ消去方法Info
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- JPH11195770A JPH11195770A JP36051697A JP36051697A JPH11195770A JP H11195770 A JPH11195770 A JP H11195770A JP 36051697 A JP36051697 A JP 36051697A JP 36051697 A JP36051697 A JP 36051697A JP H11195770 A JPH11195770 A JP H11195770A
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Abstract
(57)【要約】
【課題】 昇圧回路からの消去電圧を低電圧にして装置
の消費電流を低減するとともに、装置の微細化を図る。 【解決手段】 ドレインＤ，ソースＳ，ＣＧ（コントロ
ールゲート），ＦＧ（フローティングゲート），ＥＧ
（消去ゲート）をそれぞれ有する複数のセルからなるセ
ルアレイ１に対し、まず昇圧回路５からの１２Ｖ電圧を
消去ゲートデコーダ３及び消去線ＥＬを介しセルのＥＧ
に与えた後、ＥＧをフローティング状態にし、該当セル
のＣＧにワード線ＷＬを介して１２Ｖ電圧を与える。こ
の結果、ＥＧとＣＧ間の容量結合によりＥＧに２０Ｖ電
圧が印加されＦＧのデータが消去される。
の消費電流を低減するとともに、装置の微細化を図る。 【解決手段】 ドレインＤ，ソースＳ，ＣＧ（コントロ
ールゲート），ＦＧ（フローティングゲート），ＥＧ
（消去ゲート）をそれぞれ有する複数のセルからなるセ
ルアレイ１に対し、まず昇圧回路５からの１２Ｖ電圧を
消去ゲートデコーダ３及び消去線ＥＬを介しセルのＥＧ
に与えた後、ＥＧをフローティング状態にし、該当セル
のＣＧにワード線ＷＬを介して１２Ｖ電圧を与える。こ
の結果、ＥＧとＣＧ間の容量結合によりＥＧに２０Ｖ電
圧が印加されＦＧのデータが消去される。
Description
【０００１】
【発明の属する技術分野】本発明は、データを消去する
ための消去ゲートを有する不揮発性半導体記憶装置及び
そのデータ消去方法に関する。
ための消去ゲートを有する不揮発性半導体記憶装置及び
そのデータ消去方法に関する。
【０００２】
【従来の技術】図７は従来の不揮発性半導体記憶装置の
構成を示すブロック図である。この不揮発性半導体記憶
装置は、フラッシュメモリであり、データを記憶するセ
ルアレイ１と、行方向のセルアレイ１を選択するワード
デコーダ２と、セルアレイ内の各セルのデータを消去す
るための消去ゲートデコーダ３と、消去ゲートデコーダ
３に対して２０Ｖの電圧を供給してセルのデータを消去
させる昇圧回路４とからなる。
構成を示すブロック図である。この不揮発性半導体記憶
装置は、フラッシュメモリであり、データを記憶するセ
ルアレイ１と、行方向のセルアレイ１を選択するワード
デコーダ２と、セルアレイ内の各セルのデータを消去す
るための消去ゲートデコーダ３と、消去ゲートデコーダ
３に対して２０Ｖの電圧を供給してセルのデータを消去
させる昇圧回路４とからなる。
【０００３】図７において、セルにデータを書き込む場
合は、まずワードデコーダ２のワード線ＷＬから該当の
セル行を選択するための選択信号を出力してセルのコン
トロールゲート（制御ゲート；以下、ＣＧ）に与えた
後、所望のビット線ＢＬを選択して該ビット線ＢＬを介
し所望のセルのドレインＤ側からフローティングゲート
（浮遊ゲート；以下、ＦＧ）にデータを書き込む。一
方、セルのデータを読み出す場合は、ワードデコーダ２
のワード線ＷＬから該当のセル行を選択するための選択
信号を出力してセルのＣＧに与えた後、所望のビット線
ＢＬを選択して該ビット線ＢＬに接続される所望のセル
のソースＳを介しＦＧのデータを読み出す。
合は、まずワードデコーダ２のワード線ＷＬから該当の
セル行を選択するための選択信号を出力してセルのコン
トロールゲート（制御ゲート；以下、ＣＧ）に与えた
後、所望のビット線ＢＬを選択して該ビット線ＢＬを介
し所望のセルのドレインＤ側からフローティングゲート
（浮遊ゲート；以下、ＦＧ）にデータを書き込む。一
方、セルのデータを読み出す場合は、ワードデコーダ２
のワード線ＷＬから該当のセル行を選択するための選択
信号を出力してセルのＣＧに与えた後、所望のビット線
ＢＬを選択して該ビット線ＢＬに接続される所望のセル
のソースＳを介しＦＧのデータを読み出す。
【０００４】次にセルのデータを消去する場合は、消去
ゲートデコーダ３から消去線ＥＬに２０Ｖの電圧を出力
する。すると、消去ゲート（以下、ＥＧ）がこの消去線
ＥＬに接続される全てのセルのデータが消去される。即
ち、消去線ＥＬに２０Ｖの高電圧が印加されると、前記
消去線ＥＬに接続されるセルのＥＧも２０Ｖになる。す
ると、該当セルのＦＧ１３の電子がＥＧ１６側へ、図８
の矢印に示すようにＦ−Ｎトンネル現象により引き抜か
れ、その結果、該当セルのデータが消去される。なお、
図８において、１０はＰ−ＳＵＢ（Ｐ型半導体基板）、
１１はＳｉＯ2からなる絶縁膜、１２，１４は絶縁膜、
１５はＣＧをそれぞれ示している。
ゲートデコーダ３から消去線ＥＬに２０Ｖの電圧を出力
する。すると、消去ゲート（以下、ＥＧ）がこの消去線
ＥＬに接続される全てのセルのデータが消去される。即
ち、消去線ＥＬに２０Ｖの高電圧が印加されると、前記
消去線ＥＬに接続されるセルのＥＧも２０Ｖになる。す
ると、該当セルのＦＧ１３の電子がＥＧ１６側へ、図８
の矢印に示すようにＦ−Ｎトンネル現象により引き抜か
れ、その結果、該当セルのデータが消去される。なお、
図８において、１０はＰ−ＳＵＢ（Ｐ型半導体基板）、
１１はＳｉＯ2からなる絶縁膜、１２，１４は絶縁膜、
１５はＣＧをそれぞれ示している。
【０００５】
【発明が解決しようとする課題】このようにセルのデー
タを消去する場合は約２０Ｖの高電圧が必要である。し
かし、従来装置ではその消去電圧を昇圧回路により発生
させているため、昇圧回路の電力消費が多くなるととも
に、その高電圧の消去電圧をセルに供給する消去ゲート
デコーダなどの制御回路を高耐圧構造にしなければなら
ないため、装置の微細化が困難になるという課題があっ
た。したがって本発明は、昇圧回路からの消去電圧を低
電圧にして装置の消費電流を低減するとともに、装置の
微細化を図ることを目的とする。
タを消去する場合は約２０Ｖの高電圧が必要である。し
かし、従来装置ではその消去電圧を昇圧回路により発生
させているため、昇圧回路の電力消費が多くなるととも
に、その高電圧の消去電圧をセルに供給する消去ゲート
デコーダなどの制御回路を高耐圧構造にしなければなら
ないため、装置の微細化が困難になるという課題があっ
た。したがって本発明は、昇圧回路からの消去電圧を低
電圧にして装置の消費電流を低減するとともに、装置の
微細化を図ることを目的とする。
【０００６】
【課題を解決するための手段】このような課題を解決す
るために本発明は、ワード線に接続されるＣＧ（制御ゲ
ート）と、データが書き込まれるＦＧ（浮遊ゲート）
と、第１の電圧の印加に基づきＦＧのデータを消去する
ＥＧ（消去ゲート）とをそれぞれ有する複数のセルから
なるセルアレイと、ワード線を選択するワードデコーダ
と、ＥＧを選択する消去ゲートデコーダとを有する不揮
発性半導体記憶装置において、消去ゲートデコーダから
第１の電圧より低い第２の電圧がセルのＥＧに出力され
ると、第１の電圧を生成してＥＧに印加する電圧印加手
段を設けたものである。また、電圧印加手段は、第２の
電圧がＥＧに印加されると、ＥＧに第２の電圧を保持す
る電圧保持手段と、ワードデコーダからワード線を介し
てＣＧに所定の電圧が印加されると、ＣＧとＥＧ間の容
量に基づく電圧をＥＧの第２の電圧に加算し第１の電圧
として印加する電圧加算手段とから構成されるものであ
る。また、ＥＧとＦＧ間の容量を、ＥＧとＣＧ間の容量
より十分小さくしたものである。また、消去ゲートデコ
ーダから第１の電圧より低い第２の電圧をセルのＥＧに
印加する第１のステップと、ＥＧに第２の電圧を印加し
た後、ＥＧをフローティング状態にする第２のステップ
と、ワードデコーダからワード線を介してＣＧに所定の
電圧を印加してＣＧとＥＧ間の容量結合による電圧をＥ
Ｇの第２の電圧に加算し第１の電圧として印加する第３
のステップとを有するデータ消去方法である。
るために本発明は、ワード線に接続されるＣＧ（制御ゲ
ート）と、データが書き込まれるＦＧ（浮遊ゲート）
と、第１の電圧の印加に基づきＦＧのデータを消去する
ＥＧ（消去ゲート）とをそれぞれ有する複数のセルから
なるセルアレイと、ワード線を選択するワードデコーダ
と、ＥＧを選択する消去ゲートデコーダとを有する不揮
発性半導体記憶装置において、消去ゲートデコーダから
第１の電圧より低い第２の電圧がセルのＥＧに出力され
ると、第１の電圧を生成してＥＧに印加する電圧印加手
段を設けたものである。また、電圧印加手段は、第２の
電圧がＥＧに印加されると、ＥＧに第２の電圧を保持す
る電圧保持手段と、ワードデコーダからワード線を介し
てＣＧに所定の電圧が印加されると、ＣＧとＥＧ間の容
量に基づく電圧をＥＧの第２の電圧に加算し第１の電圧
として印加する電圧加算手段とから構成されるものであ
る。また、ＥＧとＦＧ間の容量を、ＥＧとＣＧ間の容量
より十分小さくしたものである。また、消去ゲートデコ
ーダから第１の電圧より低い第２の電圧をセルのＥＧに
印加する第１のステップと、ＥＧに第２の電圧を印加し
た後、ＥＧをフローティング状態にする第２のステップ
と、ワードデコーダからワード線を介してＣＧに所定の
電圧を印加してＣＧとＥＧ間の容量結合による電圧をＥ
Ｇの第２の電圧に加算し第１の電圧として印加する第３
のステップとを有するデータ消去方法である。
【０００７】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図３は本発明に係る不揮発性半導体記憶
装置の構成を示すブロック図である。同図において、こ
の不揮発性半導体記憶装置は、ドレインＤ，ソースＳ，
ＣＧ（コントロールゲート；制御ゲート），ＦＧ（フロ
ーティングゲート；浮遊ゲート），ＥＧ（消去ゲート）
を有するセルが集積されたセルアレイ１と、セルアレイ
１の各セルのＣＧにワード線ＷＬを介して接続され各列
行を選択するワードデコーダ２と、各セルのＥＧに消去
線ＥＬを介して接続され各セルのデータを消去する消去
ゲートデコーダ３と、前記消去ゲートデコーダに消去電
圧を与える消去回路５とからなる。
して説明する。図３は本発明に係る不揮発性半導体記憶
装置の構成を示すブロック図である。同図において、こ
の不揮発性半導体記憶装置は、ドレインＤ，ソースＳ，
ＣＧ（コントロールゲート；制御ゲート），ＦＧ（フロ
ーティングゲート；浮遊ゲート），ＥＧ（消去ゲート）
を有するセルが集積されたセルアレイ１と、セルアレイ
１の各セルのＣＧにワード線ＷＬを介して接続され各列
行を選択するワードデコーダ２と、各セルのＥＧに消去
線ＥＬを介して接続され各セルのデータを消去する消去
ゲートデコーダ３と、前記消去ゲートデコーダに消去電
圧を与える消去回路５とからなる。
【０００８】図３において、セルにデータを書き込む場
合は、まずワードデコーダ２のワード線ＷＬから該当の
セル行を選択するための選択信号を出力してセルのＣＧ
に与えた後、所望のビット線ＢＬを選択して該ビット線
ＢＬに接続される所望のセルのドレインＤを介しＦＧに
データを書き込む。一方、セルのデータを読み出す場合
は、ワードデコーダ２のワード線ＷＬから該当のセル行
を選択するための選択信号を出力してセルのＣＧに与え
た後、所望のビット線ＢＬを選択して該ビット線ＢＬに
接続される所望のセルのソースＳを介しＦＧのデータを
読み出す。次にセルのデータを消去する場合は、消去ゲ
ートデコーダ３から消去線ＥＬに１２Ｖの電圧を出力す
る。すると、ＥＧがこの消去線ＥＬに接続される全ての
セルのＦＧのデータが消去される。
合は、まずワードデコーダ２のワード線ＷＬから該当の
セル行を選択するための選択信号を出力してセルのＣＧ
に与えた後、所望のビット線ＢＬを選択して該ビット線
ＢＬに接続される所望のセルのドレインＤを介しＦＧに
データを書き込む。一方、セルのデータを読み出す場合
は、ワードデコーダ２のワード線ＷＬから該当のセル行
を選択するための選択信号を出力してセルのＣＧに与え
た後、所望のビット線ＢＬを選択して該ビット線ＢＬに
接続される所望のセルのソースＳを介しＦＧのデータを
読み出す。次にセルのデータを消去する場合は、消去ゲ
ートデコーダ３から消去線ＥＬに１２Ｖの電圧を出力す
る。すると、ＥＧがこの消去線ＥＬに接続される全ての
セルのＦＧのデータが消去される。
【０００９】即ち、セルのデータを消去する場合は、図
４のタイミングチャートに示すように、まず時点で消
去ゲートデコーダ３から１２Ｖの電圧を消去線ＥＬに出
力（図４（ｂ））し、ＥＧの電圧を１２Ｖとする（図４
（ｃ））。次に、時点で消去ゲートデコーダ３の出力
を開放（ＯＰＥＮ）しフローティング状態とした（図４
（ｂ））後、ワードデコーダ２から該当ワード線ＷＬへ
１２Ｖ電圧を出力してＣＧの電圧を１２Ｖとする（図４
（ａ））。すると、ＥＧの電圧は２０Ｖになり、ＦＧの
電子がＥＧ側にトンネル現象により引き抜かれＦＧのデ
ータが消去される。
４のタイミングチャートに示すように、まず時点で消
去ゲートデコーダ３から１２Ｖの電圧を消去線ＥＬに出
力（図４（ｂ））し、ＥＧの電圧を１２Ｖとする（図４
（ｃ））。次に、時点で消去ゲートデコーダ３の出力
を開放（ＯＰＥＮ）しフローティング状態とした（図４
（ｂ））後、ワードデコーダ２から該当ワード線ＷＬへ
１２Ｖ電圧を出力してＣＧの電圧を１２Ｖとする（図４
（ａ））。すると、ＥＧの電圧は２０Ｖになり、ＦＧの
電子がＥＧ側にトンネル現象により引き抜かれＦＧのデ
ータが消去される。
【００１０】図５はセルのデータを消去する消去回路の
具体的な構成を示すブロック図であり、本消去回路は、
ワードデコーダ２の出力段であるワードデコーダドライ
バ２１、消去ゲートデコーダ３の出力段である消去ゲー
トドライバ３１及びトランジスタＴＲにより構成され
る。また、図６は図５に示す消去回路の動作を示すタイ
ミングチャートである。図５及び図６を用い、セルのデ
ータ消去時の動作をさらに具体的に説明する。
具体的な構成を示すブロック図であり、本消去回路は、
ワードデコーダ２の出力段であるワードデコーダドライ
バ２１、消去ゲートデコーダ３の出力段である消去ゲー
トドライバ３１及びトランジスタＴＲにより構成され
る。また、図６は図５に示す消去回路の動作を示すタイ
ミングチャートである。図５及び図６を用い、セルのデ
ータ消去時の動作をさらに具体的に説明する。
【００１１】セルのデータを消去する場合、まず図６
（ａ）に示す消去信号ＡＤＥＧが時点で「Ｈ」レベル
となり、これが消去ゲートドライバ３１に与えられる
と、消去ゲートドライバ３１は電圧ＶＰ１をＥＧに出力
し、図６（ｄ）に示すようにＥＧの電圧はＶＰ１とな
る。
（ａ）に示す消去信号ＡＤＥＧが時点で「Ｈ」レベル
となり、これが消去ゲートドライバ３１に与えられる
と、消去ゲートドライバ３１は電圧ＶＰ１をＥＧに出力
し、図６（ｄ）に示すようにＥＧの電圧はＶＰ１とな
る。
【００１２】次に時点で消去信号ＡＤＥＧを「Ｌ」レ
ベルとし、かつワードデコーダドライバ２１に与える図
６（ｂ）に示すアドレス選択信号ＡＤＣＧを「Ｈ」レベ
ルにすると、ワードデコーダドライバ２１から電圧ＶＰ
２が出力され、これに接続されるＣＧの電圧は図６
（ｅ）に示すようにＶＰ２となる。ここで、消去信号Ａ
ＤＥＧを「Ｌ」レベルとしても消去ゲートデコーダドラ
イバ３１の出力はフローティング状態となっているた
め、ＥＧの電圧は容量Ｃ１で保持されている。また、Ｅ
ＧとＣＧ間にはカップリング容量Ｃ３が存在しており、
ＣＧの電圧がＶＰ２になると、ＥＧには、図６（ｄ）に
示すように、保持されている電圧ＶＰ１に対し、上記の
カップリング容量Ｃ３に基づく電圧が加算された高電圧
が印加される。
ベルとし、かつワードデコーダドライバ２１に与える図
６（ｂ）に示すアドレス選択信号ＡＤＣＧを「Ｈ」レベ
ルにすると、ワードデコーダドライバ２１から電圧ＶＰ
２が出力され、これに接続されるＣＧの電圧は図６
（ｅ）に示すようにＶＰ２となる。ここで、消去信号Ａ
ＤＥＧを「Ｌ」レベルとしても消去ゲートデコーダドラ
イバ３１の出力はフローティング状態となっているた
め、ＥＧの電圧は容量Ｃ１で保持されている。また、Ｅ
ＧとＣＧ間にはカップリング容量Ｃ３が存在しており、
ＣＧの電圧がＶＰ２になると、ＥＧには、図６（ｄ）に
示すように、保持されている電圧ＶＰ１に対し、上記の
カップリング容量Ｃ３に基づく電圧が加算された高電圧
が印加される。
【００１３】即ち、消去ゲートドライバ３１及びワード
デコーダドライバ２１の各出力電圧ＶＰ１，ＶＰ２を図
３に示すようにそれぞれ１２Ｖとした場合、ＥＧには消
去ゲートドライバ３１から出力された電圧１２Ｖにカッ
プリング容量Ｃ３による電圧８Ｖが加算され、合計２０
Ｖの高電圧が印加される。これにより、ＥＧとＦＧ間の
電圧が高電圧となり、ＦＧ内の電子がトンネル現象によ
りＦＧ側へ引き抜かれデータが消去されることになる。
デコーダドライバ２１の各出力電圧ＶＰ１，ＶＰ２を図
３に示すようにそれぞれ１２Ｖとした場合、ＥＧには消
去ゲートドライバ３１から出力された電圧１２Ｖにカッ
プリング容量Ｃ３による電圧８Ｖが加算され、合計２０
Ｖの高電圧が印加される。これにより、ＥＧとＦＧ間の
電圧が高電圧となり、ＦＧ内の電子がトンネル現象によ
りＦＧ側へ引き抜かれデータが消去されることになる。
【００１４】次に図６（ｃ）に示す時点でトランジス
タＴＲに「Ｈ」レベルのディスチャージ信号ＤＩＳを出
力してオンさせると、容量Ｃ１に蓄積されている電荷及
びカップリング容量に蓄積されている電荷がトランジス
タＴＲを介して放電される。続いて時点でワードデコ
ーダドライバ２１への信号ＡＤＣＧを「Ｌ」レベルとし
た後、放電が終了する時点でディスチャージ信号ＤＩ
Ｓを「Ｌ」にしてトランジスタＴＲをオフさせる。
タＴＲに「Ｈ」レベルのディスチャージ信号ＤＩＳを出
力してオンさせると、容量Ｃ１に蓄積されている電荷及
びカップリング容量に蓄積されている電荷がトランジス
タＴＲを介して放電される。続いて時点でワードデコ
ーダドライバ２１への信号ＡＤＣＧを「Ｌ」レベルとし
た後、放電が終了する時点でディスチャージ信号ＤＩ
Ｓを「Ｌ」にしてトランジスタＴＲをオフさせる。
【００１５】このように、セルのデータを消去する場合
は、まずＥＧに消去電圧ＶＰ１を与えて保持させた後、
ＣＧにゲート電圧ＶＰ２を与えることにより、ＥＧの保
持電圧に、ＥＧとＣＧ間のカップリング容量に基づく電
圧を加算させ、ＥＧの電圧をデータ消去が可能な高電圧
としたものである。この結果、高電圧を発生する昇圧回
路が不要となるため、装置の消費電流が低減できるとと
もに、装置の微細化が可能になる。
は、まずＥＧに消去電圧ＶＰ１を与えて保持させた後、
ＣＧにゲート電圧ＶＰ２を与えることにより、ＥＧの保
持電圧に、ＥＧとＣＧ間のカップリング容量に基づく電
圧を加算させ、ＥＧの電圧をデータ消去が可能な高電圧
としたものである。この結果、高電圧を発生する昇圧回
路が不要となるため、装置の消費電流が低減できるとと
もに、装置の微細化が可能になる。
【００１６】図１はセルの要部構成を示す断面図であ
る。同図において、セルは、Ｐ−ＳＵＢ（Ｐ型半導体基
板）１０、ＳｉＯ2 からなる絶縁膜１１、ゲート絶縁膜
１２、ＦＧ１３、絶縁膜１４、ＣＧ１５、ＥＧ１６から
なり、次のような工程により製造される。
る。同図において、セルは、Ｐ−ＳＵＢ（Ｐ型半導体基
板）１０、ＳｉＯ2 からなる絶縁膜１１、ゲート絶縁膜
１２、ＦＧ１３、絶縁膜１４、ＣＧ１５、ＥＧ１６から
なり、次のような工程により製造される。
【００１７】即ち、まずＰ−ＳＵＢ１０上に絶縁膜１１
を形成した後、ＦＧ１３が形成される絶縁膜１１の部分
をエッチング除去し、エッチング除去されたＰ−ＳＵＢ
１０上にゲート絶縁膜１２を形成する。続いて絶縁膜１
１及びゲート絶縁膜１２上にＦＧ１３となるポリシリコ
ンを形成し、次に、絶縁膜１４となる酸化膜を２００〜
２３０Å（オングストローム）の厚さで形成し、その後
ＣＧ１５となるポリシリコンを形成する。その後、これ
らの膜を通常のフォトリソグラフィーにより、図１中の
ＦＧ１３1 、１３2 、絶縁膜１４1 ，１４2 、ＣＧ１５
1 ，１５2 となる部分を残し、他の部分をエッチング除
去する。その後、ＦＧ１３，ＣＧ１５のポリシリコン面
が露出した面に絶縁膜を２００〜２３０Åの厚さで形成
し、次にＥＧ１６となるポリシリコンを形成し、フォト
リソグラフィーによりＥＧ１６となる部分を残し他の部
分をエッチング除去することで形成される。
を形成した後、ＦＧ１３が形成される絶縁膜１１の部分
をエッチング除去し、エッチング除去されたＰ−ＳＵＢ
１０上にゲート絶縁膜１２を形成する。続いて絶縁膜１
１及びゲート絶縁膜１２上にＦＧ１３となるポリシリコ
ンを形成し、次に、絶縁膜１４となる酸化膜を２００〜
２３０Å（オングストローム）の厚さで形成し、その後
ＣＧ１５となるポリシリコンを形成する。その後、これ
らの膜を通常のフォトリソグラフィーにより、図１中の
ＦＧ１３1 、１３2 、絶縁膜１４1 ，１４2 、ＣＧ１５
1 ，１５2 となる部分を残し、他の部分をエッチング除
去する。その後、ＦＧ１３，ＣＧ１５のポリシリコン面
が露出した面に絶縁膜を２００〜２３０Åの厚さで形成
し、次にＥＧ１６となるポリシリコンを形成し、フォト
リソグラフィーによりＥＧ１６となる部分を残し他の部
分をエッチング除去することで形成される。
【００１８】図２（ａ）は図１に示すセルの各ゲートの
等価回路図であり、ＶEGはＥＧ１６の電圧、ＶCGはＣＧ
１５の電圧、ＶFGはＦＧ１３の電圧をそれぞれ示してい
る。また、ＣECはＥＧ１６とＣＧ１５間の絶縁膜の容
量、ＣEFはＥＧ１６とＦＧ１３間の絶縁膜の容量、ＣCF
はＣＧ１５とＦＧ１３間の絶縁膜の容量、ＣFSはＦＧ１
３とＰ−ＳＵＢ１０間の絶縁膜の容量をそれぞれ示して
いる。なお、ＱEGはＥＧ１６の電荷量、ＱFGはＦＧ１３
の電荷量である。
等価回路図であり、ＶEGはＥＧ１６の電圧、ＶCGはＣＧ
１５の電圧、ＶFGはＦＧ１３の電圧をそれぞれ示してい
る。また、ＣECはＥＧ１６とＣＧ１５間の絶縁膜の容
量、ＣEFはＥＧ１６とＦＧ１３間の絶縁膜の容量、ＣCF
はＣＧ１５とＦＧ１３間の絶縁膜の容量、ＣFSはＦＧ１
３とＰ−ＳＵＢ１０間の絶縁膜の容量をそれぞれ示して
いる。なお、ＱEGはＥＧ１６の電荷量、ＱFGはＦＧ１３
の電荷量である。
【００１９】ここで、ＥＧ１６に消去電圧を印加してＦ
Ｇ１３の電子をＥＧ１６側に引き抜くためには、ＥＧ１
６とＣＧ１５間の容量ＣECに対し、ＥＧ１６とＦＧ１３
間の容量ＣEFを十分小さく、 ＣEC≫ＣEF （１） とする必要がある。即ち、図２（ｂ）において、絶縁膜
１４の厚さを一定とすれば、ＣＧ１５とＥＧ１６との間
の絶縁膜１４2 の長さ（Ｌ１＋Ｌ２）に対し、ＦＧ１３
とＥＧ１６との間の絶縁膜１４2 の長さＬ３を十分短く
する必要がある。その結果、ＥＧ１６に消去電圧が印加
されると、ＦＧ１３の電子ｅのみがＦＧ１６側に引き抜
かれてＦＧ１３のデータが消去され、ＣＧ１５の電子の
引き抜きは行われない。
Ｇ１３の電子をＥＧ１６側に引き抜くためには、ＥＧ１
６とＣＧ１５間の容量ＣECに対し、ＥＧ１６とＦＧ１３
間の容量ＣEFを十分小さく、 ＣEC≫ＣEF （１） とする必要がある。即ち、図２（ｂ）において、絶縁膜
１４の厚さを一定とすれば、ＣＧ１５とＥＧ１６との間
の絶縁膜１４2 の長さ（Ｌ１＋Ｌ２）に対し、ＦＧ１３
とＥＧ１６との間の絶縁膜１４2 の長さＬ３を十分短く
する必要がある。その結果、ＥＧ１６に消去電圧が印加
されると、ＦＧ１３の電子ｅのみがＦＧ１６側に引き抜
かれてＦＧ１３のデータが消去され、ＣＧ１５の電子の
引き抜きは行われない。
【００２０】さらに、ＦＧ１３の電子ｅのＦＧ１６側へ
の引き抜きを効率よく行うためには、ＣＧ１５とＦＧ１
３間の容量ＣCF及びＦＧ１３とＰ−ＳＵＢ１０間の容量
ＣFSに対し、ＥＧ１６とＦＧ１３間の容量ＣEFを十分小
さく、 ＣCF≫ＣEF （２） 及び、 ＣFS≫ＣEF （３） とする必要がある。
の引き抜きを効率よく行うためには、ＣＧ１５とＦＧ１
３間の容量ＣCF及びＦＧ１３とＰ−ＳＵＢ１０間の容量
ＣFSに対し、ＥＧ１６とＦＧ１３間の容量ＣEFを十分小
さく、 ＣCF≫ＣEF （２） 及び、 ＣFS≫ＣEF （３） とする必要がある。
【００２１】即ち、図２（ｂ）において、ＣＧ１５とＦ
Ｇ１３間の絶縁膜１４1 の長さＬ４に対して、ＦＧ１３
とＥＧ１６との間の絶縁膜１４2 の長さＬ３を十分短く
する必要がある。また、ＦＧ１３とＰ−ＳＵＢ１０間の
絶縁膜１２の長さＬ５に対して、ＦＧ１３とＥＧ１６と
の間の絶縁膜１４2 の長さＬ３を十分短くする必要があ
る。このように構成することにより、ＦＧ１３のデータ
を的確に消去することが可能になる。
Ｇ１３間の絶縁膜１４1 の長さＬ４に対して、ＦＧ１３
とＥＧ１６との間の絶縁膜１４2 の長さＬ３を十分短く
する必要がある。また、ＦＧ１３とＰ−ＳＵＢ１０間の
絶縁膜１２の長さＬ５に対して、ＦＧ１３とＥＧ１６と
の間の絶縁膜１４2 の長さＬ３を十分短くする必要があ
る。このように構成することにより、ＦＧ１３のデータ
を的確に消去することが可能になる。
【００２２】以上のような条件式（１）〜（３）を定め
ることにより、図２（ａ）に示すＥＧ１６の電圧は ＶEG＝ＱEG／ＣEC＋ＶCG （４） として表すことができる。ここで、式（４）において、
ＱEG／ＣECを大とした方が好ましく、この場合ＱEGは一
定であるので、ＥＧ１６とＣＧ１５間の容量ＣECが小さ
くなるようにする。
ることにより、図２（ａ）に示すＥＧ１６の電圧は ＶEG＝ＱEG／ＣEC＋ＶCG （４） として表すことができる。ここで、式（４）において、
ＱEG／ＣECを大とした方が好ましく、この場合ＱEGは一
定であるので、ＥＧ１６とＣＧ１５間の容量ＣECが小さ
くなるようにする。
【００２３】また、図２（ａ）に示すＦＧ１３の電圧Ｖ
FGは ＶFG＝ＱFG／（ＣCF＋ＣFS）＋ＶCG・ＣCF／（ＣCF＋ＣFS） （５） として表すことができる。ここで、式（５）において
は、ＱFGは一定であるため、ＦＧ１３の電圧ＶFGを低く
するためにはＣCF／（ＣCF＋ＣFS）を小さくした方が好
ましく、したがって図２（ｂ）に示すＦＧ１３とＰ−Ｓ
ＵＢ１０間の絶縁膜１２の長さＬ５に対し、ＣＧ１５と
ＦＧ１３間の絶縁膜１４1 の長さＬ４を短くすることが
好ましい。
FGは ＶFG＝ＱFG／（ＣCF＋ＣFS）＋ＶCG・ＣCF／（ＣCF＋ＣFS） （５） として表すことができる。ここで、式（５）において
は、ＱFGは一定であるため、ＦＧ１３の電圧ＶFGを低く
するためにはＣCF／（ＣCF＋ＣFS）を小さくした方が好
ましく、したがって図２（ｂ）に示すＦＧ１３とＰ−Ｓ
ＵＢ１０間の絶縁膜１２の長さＬ５に対し、ＣＧ１５と
ＦＧ１３間の絶縁膜１４1 の長さＬ４を短くすることが
好ましい。
【００２４】
【発明の効果】以上説明したように本発明によれば、ワ
ード線に接続されるＣＧ（制御ゲート）と、データが書
き込まれるＦＧ（浮遊ゲート）と、第１の電圧の印加に
基づきＦＧのデータを消去するＥＧ（消去ゲート）とを
それぞれ有する複数のセルからなるセルアレイと、ワー
ド線を選択するワードデコーダと、ＥＧを選択する消去
ゲートデコーダとを有する不揮発性半導体記憶装置にお
いて、消去ゲートデコーダから第１の電圧より低い第２
の電圧がセルのＥＧに出力されると、第１の電圧を生成
してＥＧに印加するようにしたので、装置内に設けられ
消去ゲートデコーダに対して消去電圧を与える昇圧回路
の出力電圧を低電圧にすることができ、したがって装置
の消費電流の低減が可能になるとともに、装置の微細化
が可能になる。また、第１の電圧をＥＧに印加する電圧
印加手段を、第２の電圧がＥＧに印加されると、ＥＧに
第２の電圧を保持する電圧保持手段と、ワードデコーダ
からワード線を介してＣＧに所定の電圧が印加される
と、ＣＧとＥＧ間の容量に基づく電圧をＥＧの第２の電
圧に加算し第１の電圧として印加する電圧加算手段とか
ら構成するようにしたので、簡単な構成により高電圧を
ＥＧに印加できる。また、ＥＧとＦＧ間の容量を、ＥＧ
とＣＧ間の容量より十分小さくしたので、ＦＧのデータ
を確実に消去できる。
ード線に接続されるＣＧ（制御ゲート）と、データが書
き込まれるＦＧ（浮遊ゲート）と、第１の電圧の印加に
基づきＦＧのデータを消去するＥＧ（消去ゲート）とを
それぞれ有する複数のセルからなるセルアレイと、ワー
ド線を選択するワードデコーダと、ＥＧを選択する消去
ゲートデコーダとを有する不揮発性半導体記憶装置にお
いて、消去ゲートデコーダから第１の電圧より低い第２
の電圧がセルのＥＧに出力されると、第１の電圧を生成
してＥＧに印加するようにしたので、装置内に設けられ
消去ゲートデコーダに対して消去電圧を与える昇圧回路
の出力電圧を低電圧にすることができ、したがって装置
の消費電流の低減が可能になるとともに、装置の微細化
が可能になる。また、第１の電圧をＥＧに印加する電圧
印加手段を、第２の電圧がＥＧに印加されると、ＥＧに
第２の電圧を保持する電圧保持手段と、ワードデコーダ
からワード線を介してＣＧに所定の電圧が印加される
と、ＣＧとＥＧ間の容量に基づく電圧をＥＧの第２の電
圧に加算し第１の電圧として印加する電圧加算手段とか
ら構成するようにしたので、簡単な構成により高電圧を
ＥＧに印加できる。また、ＥＧとＦＧ間の容量を、ＥＧ
とＣＧ間の容量より十分小さくしたので、ＦＧのデータ
を確実に消去できる。
【図１】 本発明に係る不揮発性半導体記憶装置の要部
断面を示す断面図である。
断面を示す断面図である。
【図２】 上記装置を構成するメモリセル内のゲートの
等価回路を示す図（図２（ａ））及び各ゲート間の容量
の大小関係を説明する図（図２（ｂ））である。
等価回路を示す図（図２（ａ））及び各ゲート間の容量
の大小関係を説明する図（図２（ｂ））である。
【図３】 上記装置の構成を示すブロック図である。
【図４】 上記装置のデータ消去動作を示すタイミング
チャートである。
チャートである。
【図５】 上記装置の要部構成を示すブロック図であ
る。
る。
【図６】 図５に示すデータ消去回路の各部の動作タイ
ミングを示すタイムチャートである。
ミングを示すタイムチャートである。
【図７】 従来装置の構成を示すブロック図である。
【図８】 従来装置の要部断面を示す図である。
１…セルアレイ、２…ワードデコーダ、３…消去ゲート
デコーダ、５…昇圧回路、１０…Ｐ−ＳＵＢ（Ｐ型半導
体基板）、１１，１２，１４…絶縁膜、１３…フローテ
ィングゲート（浮遊ゲート；ＦＧ）、１５…コントロー
ルゲート（制御ゲート；ＣＧ）、１６…消去ゲート（Ｅ
Ｇ）、ＷＬ…ワード線、ＢＬ…ビット線。
デコーダ、５…昇圧回路、１０…Ｐ−ＳＵＢ（Ｐ型半導
体基板）、１１，１２，１４…絶縁膜、１３…フローテ
ィングゲート（浮遊ゲート；ＦＧ）、１５…コントロー
ルゲート（制御ゲート；ＣＧ）、１６…消去ゲート（Ｅ
Ｇ）、ＷＬ…ワード線、ＢＬ…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (4)
- 【請求項１】 ワード線に接続される制御ゲートと、デ
ータが書き込まれる浮遊ゲートと、第１の電圧の印加に
基づき前記浮遊ゲートのデータを消去する消去ゲートと
をそれぞれ有する複数のセルからなるセルアレイと、前
記ワード線を選択するワードデコーダと、前記消去ゲー
トを選択する消去ゲートデコーダとを有する不揮発性半
導体記憶装置において、 前記消去ゲートデコーダから前記第１の電圧より低い第
２の電圧が前記セルの消去ゲートに出力されると、第１
の電圧を生成して消去ゲートに印加する電圧印加手段を
備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１において、 前記電圧印加手段は、 第２の電圧が消去ゲートに印加されると、消去ゲートに
第２の電圧を保持する電圧保持手段と、 前記ワードデコーダからワード線を介して制御ゲートに
所定の電圧が印加されると、制御ゲートと消去ゲート間
の容量に基づく電圧を消去ゲートの第２の電圧に加算し
前記第１の電圧として印加する電圧加算手段とからなる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１において、 消去ゲートと浮遊ゲート間の容量を、消去ゲートと制御
ゲート間の容量より十分小さくすることを特徴とする不
揮発性半導体記憶装置。 - 【請求項４】 ワード線に接続される制御ゲートと、デ
ータが書き込まれる浮遊ゲートと、第１の電圧の印加に
基づき前記浮遊ゲートのデータを消去する消去ゲートと
をそれぞれ有する複数のセルからなるセルアレイと、前
記ワード線を選択するワードデコーダと、前記消去ゲー
トを選択する消去ゲートデコーダとを有する不揮発性半
導体記憶装置において、 前記消去ゲートデコーダから前記第１の電圧より低い第
２の電圧を前記セルの消去ゲートに印加する第１のステ
ップと、 消去ゲートに第２の電圧を印加した後、消去ゲートをフ
ローティング状態にする第２のステップと、 前記ワードデコーダからワード線を介して制御ゲートに
所定の電圧を印加して制御ゲートと消去ゲート間の容量
結合による電圧を消去ゲートの第２の電圧に加算し第１
の電圧として印加する第３のステップとを有することを
特徴とする不揮発性半導体記憶装置のデータ消去方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36051697A JP3159152B2 (ja) | 1997-12-26 | 1997-12-26 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
| KR1019980058263A KR100305179B1 (ko) | 1997-12-26 | 1998-12-24 | 비휘발성반도체기억장치및비휘발성반도체기억장치의데이터소거방법 |
| US09/222,496 US6151254A (en) | 1997-12-26 | 1998-12-28 | Non-volatile semiconductor memory device and data erase method of non-volatile semiconductor memory device |
| CNB981117686A CN1136616C (zh) | 1997-12-26 | 1998-12-28 | 非易失半导体存储器件以及该存储器件的数据擦除方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36051697A JP3159152B2 (ja) | 1997-12-26 | 1997-12-26 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195770A true JPH11195770A (ja) | 1999-07-21 |
| JP3159152B2 JP3159152B2 (ja) | 2001-04-23 |
Family
ID=18469739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36051697A Expired - Fee Related JP3159152B2 (ja) | 1997-12-26 | 1997-12-26 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6151254A (ja) |
| JP (1) | JP3159152B2 (ja) |
| KR (1) | KR100305179B1 (ja) |
| CN (1) | CN1136616C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470572B1 (ko) * | 2000-11-13 | 2005-03-08 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 동작 방법 |
| KR100536536B1 (ko) * | 2001-03-06 | 2005-12-16 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324095B1 (en) * | 2000-05-09 | 2001-11-27 | Agere Systems Guardian Corp. | Low voltage flash EEPROM memory cell with improved data retention |
| ATE392698T1 (de) * | 2000-12-05 | 2008-05-15 | Halo Lsi Design & Device Tech | Programmier- und löschverfahren in zwilling-monos-zellenspeichern |
| TWI230392B (en) * | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
| US6661705B1 (en) * | 2001-09-20 | 2003-12-09 | Agere Systems Inc. | Low voltage flash EEPROM memory cell with improved data retention |
| US7016233B2 (en) * | 2004-05-17 | 2006-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wordline decoder and memory device |
| KR100734261B1 (ko) * | 2004-05-21 | 2007-07-02 | 삼성전자주식회사 | 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자 |
| JP4751035B2 (ja) * | 2004-06-09 | 2011-08-17 | 株式会社東芝 | 半導体集積回路及び昇圧回路 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US10340010B2 (en) * | 2016-08-16 | 2019-07-02 | Silicon Storage Technology, Inc. | Method and apparatus for configuring array columns and rows for accessing flash memory cells |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074577A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| JP2685825B2 (ja) * | 1988-08-12 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH0797608B2 (ja) * | 1988-10-19 | 1995-10-18 | 株式会社東芝 | 不揮発性半導体メモリおよびその製造方法 |
| US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5467305A (en) * | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
| US5579259A (en) * | 1995-05-31 | 1996-11-26 | Sandisk Corporation | Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors |
-
1997
- 1997-12-26 JP JP36051697A patent/JP3159152B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-24 KR KR1019980058263A patent/KR100305179B1/ko not_active IP Right Cessation
- 1998-12-28 US US09/222,496 patent/US6151254A/en not_active Expired - Fee Related
- 1998-12-28 CN CNB981117686A patent/CN1136616C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470572B1 (ko) * | 2000-11-13 | 2005-03-08 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 동작 방법 |
| KR100536536B1 (ko) * | 2001-03-06 | 2005-12-16 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1136616C (zh) | 2004-01-28 |
| CN1227972A (zh) | 1999-09-08 |
| JP3159152B2 (ja) | 2001-04-23 |
| US6151254A (en) | 2000-11-21 |
| KR19990063436A (ko) | 1999-07-26 |
| KR100305179B1 (ko) | 2001-11-22 |
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| LAPS | Cancellation because of no payment of annual fees |