CN1227972A - 非易失半导体存储器件以及该存储器件的数据擦除方法 - Google Patents

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Abstract

在此公开一种能够减小由升压电路产生的用于擦除所存储的数据的擦除电压的非易失半导体存储器件。该存储器件包括：一个由多个存储单元组成的存储单元阵列，其中每个存储单元都具有连接到一条字线的控制栅极，一个被写入数据的浮置栅极，一个通过施加第一电压以所述擦除浮置栅极中的数据的擦除栅极；一个用于选择一条所述字线的字解码器；一个用于选择所述擦除栅极的擦除栅极解码器；以及用于产生第一电压的电压施加装置。

Description

非易失半导体存储器件以及该存储器件的数据擦除方法
本发明涉及一种非易失半导体存储器件，特别涉及一种具有用于擦除数据的擦除栅极的非易失半导体存储器件，以及该非易失半导体存储器件的擦除数据的方法。
本发明的非易失半导体存储器件是一种具有由存储单元组成并按网格分布的的存储单元阵列，其中每一个存储单元包括一控制栅极、一浮置栅极以及一擦除栅极，该存储单元按网格状分布作为一个基本结构，并且存储于存储单元阵列中的数据可以在以一定数目的存储单元构成的存储块中集中删除。
图1是显示传统的非易失半导体存储器件的结构的方框图，图2是图1中所示的非易失半导体存储器件的截面图。图1和2中所示的非易失半导体存储器件中包括一个用于存储数据的存储单元阵列1、一个用于选择存储单元阵列1在列方向上存储单元的字解码器2、一个用于擦除载个存储单元阵列中的存储单元的数据的擦除栅极解码器3，以及一个通过把20伏的电压施加到该擦除栅极解码器3上擦除存储单元数据的升压电路4。(例如，公开于日本专利特开平2-292870和日本专利特开平2-110981中的专利)。这种半导体存储器件称为分离栅极型存储器件。
在图1中，当数据被写入存储单元阵列的一个所需的存储单元中时，用于选择其中一个包括所需存储单元的存储单元列的选择信号被从字解码器的字线WL施加到所需的存储单元的控制栅极(CG)。该选择信号可以是一个具有相对较大绝对值的正电压(例如，12V)。然后，所需的位线被选择，并且一个具有相对较大绝对值的正电压(例如，7V)被通过所选中的位线BL施加到所需存储单元的漏极D。假设，在这种情况下，P型半导体基片P-SUB 10和该存储单元的源极S都为地电势，电子被以沟道热电子的形式从半导体基片P-SUB 10的沟道部分的漏极D的一侧注入到存储单元的浮置栅极FG，使得该存储单元的阈值电压增加。这样，数据被写入到所选中的存储单元中。
另一方面，当要读出所需存储单元中的数据时，把用于选择其中一个包含所需存储单元的存储单元列的选择信号(例如，5V)从字线解码器2的字线WL施加到该存储单元的控制栅极(CG)。在这种情况下，具有相对较小的绝对值的正电压(例如，1.5V)被施加到存储单元的漏极D，并且所需存储单元的源极S被接地。如果该存储单元已被擦除，则它变为导通，并让预定的电流流过。所存储数据的逻辑电平通过检测该读出电流来确定。
如果要把存储单元中的数据擦除，则把20V的电压从擦除栅极解码器3施加到一擦除线EL。这样，所用具有连接到该擦除线EL的擦除栅极EG的存储单元中的数据被擦除。也就是说，当该20V的高电压施加到擦除线EL时，存储单元的连接到擦除线EL的擦除栅极EG变为20V。假设，在这种情况下，即，这些存储单元的源极S和漏极D为地电势，存储单元的浮置栅极FG 13的电子被如图2中的箭头所示的F-N隧道现象拉向擦除栅极EG一侧。结果，这些存储单元中的数据被擦除。在这种情况下，由于在控制栅极CG与擦除栅极之间的绝缘膜设计为足够厚，在此没有电子被从控制栅极向擦除栅极的电子吸引现象发生。
另外，在图2中的附图标记11表示一层SiO2绝缘膜、12和14表示绝缘膜、13表示浮置栅极、15表示控制栅极、以及16表示擦除栅极。
如上文所述，为了擦除该存储单元中的数据，需要约为20V的电压。由于，在传统的半导体存储器件中，擦除电压是由升压电路产生的，则该升压电路的功率消耗较大，并且对于象擦除栅极解码器这样的用于把高的擦除电压施加到存储单元的控制电路必须具有能够经受这样的高压的结构。为了解决该问题(例如，必须要求控制电路具有能够经受高压的结构)，该栅极氧化膜必须做得足够厚，这使得半导体存储器件的小型化变得困难。
本发明的一个目的是降低由一个升压电路产生的用于擦除存储于非易失半导体存储器件中的数据的擦除电压。
本发明的另一个目的是降低非易失半导体存储器件的电流消耗，并实现非易失半导体存储器件的小型化。
本发明的非易失半导体存储器件包括：一个由多个存储单元组成的存储单元阵列，其中每个存储单元都具有连接到一条字线的控制栅极，一个被写入数据的浮置栅极，以及一个通过施加第一电压用于擦除浮置栅极中的数据的擦除栅极；一个用于选择一条字线的字解码器；以及一个用于选择擦除栅极的擦除栅极解码器，该半导体存储器件的特点是其中还包括用于产生第一电压的电压施加装置，它在比该第一电压低的第二电压从该擦除栅极解码器输出到存储单元的擦除栅极时把该第一电压施加到该擦除栅极上。
该电压施加装置包括用于保持施加到该擦除栅极上的第二电压的电压保持装置，以及用于在一预定电压从该字解码器通过字线施加到该控制栅极上时，把处于控制栅极和擦除栅极之间的电容上的电压加到该擦除栅极的第二电压上作为第一电压的电压加法装置。
本发明的另一特征在于位于擦除栅极与浮置栅极之间的电容被制成远小于擦除栅极与控制栅极之间的电容。
一种用于本发明的非易失半导体存储器件的数据擦除方法，其特征是，其中包括：第一步骤，把比第一电压低的第二电压从擦除栅极解码器施加到存储单元的擦除栅极上；第二步骤，在第二电压被施加到擦除栅极上后，使该擦除栅极处于浮置状态；以及第三步骤，通过从字线解码器把一预定电压经过字线施加到控制栅极，把由于控制栅极与擦除栅极之间的电容性耦合产生的电压加到该擦除栅极的第二电压上作为第一电压。
上述本发明的目的、优点和特点将在下文中结合附图的描述中变得更加清楚，其中附图说明如下：
图1为传统非易失半导体存储器件的结构方框图；
图2为图1所示的传统非易失半导体存储器件的截面图，其中示出该半导体器件中的一个存储单元；
图3(a)为本发明的非易失半导体存储器件的截面图，其中示出该半导体器件中的一个存储单元；
图3(b)为图3(a)中所示的半导体存储器件的平面图；
图3(c)为图3(a)所示的半导体存储器件的另一个截面图；
图4(a)为构成图1中所示的非易失半导体存储器件的存储器单元中的一个栅极的等效电路；
图4(b)中示出这两个栅极之间的电容；
图5为示出图3中所示的非易失半导体存储器件的结构的方框图；
图6为示出图5中所示的非易失半导体存储器件的擦除操作的时序图；
图7为示出图5中所示的非易失半导体存储器件的数据擦除电路的结构的方框图；
图8为示出图7中所示数据擦除电路的各部分的操作过程的时序图；
图9(a)为根据本发明另一实施例的半导体存储器件的平面图；
图9(b)为图9(a)中所示的半导体存储器件的截面图。
在图5中，一种本发明的非易失半导体存储器件中包括：一个包括集成的存储单元的存储单元阵列1，其中每个存储单元具有一漏极D、一源极S、一控制栅极CG、一浮置栅极FG、和一擦除栅极EG；一个通过字线WL连接到存储单元阵列1的各存储单元上，用于选择其中一个存储单元列的字解码器2；一个连接到各存储单元的擦除栅极EG，用于擦除各存储单元的数据的擦除栅极解码器3；以及一个用于把一擦除电压施加到该擦除栅极解码器上的升压电路5。
下面描述图5中所示的非易失半导体存储器件的数据写入操作、数据读出操作和数据擦除操作。附带提一下，由于该数据写入和读出操作基本上与传统的非易失半导体存储器件的操作相同，因此只对这些操作进行简要描述。
在图5中，对于存储单元的数据写入操作，把用于选择存储单元的一列的一选择信号从字解码器2的字线WL施加到存储单元的控制栅极CG上。该选择信号是具有相对较大的绝对值的正电压(例如12V)。然后，一个所需的位线BL被选中，并且一个具有相对较大绝对值的正电压(例如7V)通过所选中的位线BL施加到所需存储单元的漏极D上。在这种情况下，半导体存储器件的P型半导体基片P-SUB和各存储单元的源极S处于地电势。因此，由于沟道热电子的作用，从而发生电子从半导体基片P-SUB的沟道的漏极一侧注入到浮置栅极的现象，这使得存储单元的阈值电压增加。在这种情况下，浮置栅极FG的电势发生改变，例如变为-4V。数据就是按这种方式写入存储单元的。
另一方面，当所需存储单元中的数据要被读出时，把一个用于选择包含所需存储单元的其中一条存储单元列的选择信号(例如，可以为5V)从字解码器2的字线WL施加到存储单元的控制栅极CG上。在这种情况下，把具有相对较小的绝对值的正电压(例如1.5V)施加到该存储单元的漏极D上，并且使所需存储单元的源极S变为地电势。该要被改写的所需存储单元变得有选择地导通，并使一预定读出电流流过。该存储数据的逻辑电平是通过检测该读出电流来确定的。
现在，参照图6中所示的时序图，描述在存储单元中的数据被擦除的情况。如图6所示，在时刻(1)(图6(b))，从擦除栅极解码器3把12V的电压施加到擦除线EL，以使该擦除栅极EG的电压变为12V(图6(c))。然后，在时刻(2)，使擦除栅极解码器3的输出端开路，使其处于浮置状态(图6(b))。然后，从字解码器2把12V的电压施加到字线WL，以使控制栅极CG的电势变为12V(图6(a))，这样擦除栅极EG的电压变为20V，并且浮置栅极FG的电压变为2V。因此，由于隧道现象，浮置栅极FG与擦除栅极EG之间的电势差变得足以把浮置栅极FG的电子吸引到擦除栅极EG的一侧。结果，所有具有连接到擦除线EL上的擦除栅极EG的存储单元中的数据都被擦除。
从上文的描述中可以清楚地看出，根据本发明，要由升压电路施加到擦除栅极解码器的电压可以接近于在写入操作中施加到控制栅极上的电压(例如12V)，而不需要象在传统非易失半导体存储器件中所要求的高电压(例如20V)。
图7为图5中所示的非易失半导体存储器件的擦除电路部分的方框电路图，该擦除电路用于擦除存储单元中的数据。该擦除电路包括：作为字解码器2的输出级的字解码驱动器21、作为擦除栅极解码器3的输出级的擦除栅极解码驱动器31、以及作为擦除栅极解码器3的一部分的一个晶体管TR。
下面参照图8中所示的时序图具体描述图7中所示的擦除电路的数据擦除操作。
当要擦除存储单元中的数据时，首先在时刻(1)使图8(a)所示的的擦除信号ADEG为“高”电平。该信号ADEG被施加到擦除栅极解码驱动器31上。对应于该擦除信号ADEG，擦除栅极解码驱动器31把电压VP1施加到存储单元的擦除栅极EG上，使得该擦除栅极EG的电压变为如图8(d)中所示的VP1。
然后，在时刻(2)使擦除信号ADEG为“低”电平，并且，与此同时施加到字解码驱动器字解码驱动器21上的地址选择信号ADCG变为“高”电平，如图8(d)中所示。结果，电压VP2从字解码驱动器21中输出，使得连接到字解码驱动器21上的控制栅极CG的电压变为VP2，如图8(e)中所示。
由于在这种情况下，即使当擦除信号ADEG为“低”电平时，擦除栅极解码驱动器31的输出端也处于浮置状态，所以擦除栅极EG的电压VP1由该擦除栅极的寄生电容C1所保持。现在已知由于擦除栅极与控制栅极之间的绝缘膜的存在，使得它们之间的耦合电容C3足够大。因此，当控制栅极CG的电压变为VP2时，擦除栅极的电压变为该保持电压VP1与由耦合电容C3所产生的电压之和，如图8(d)所示。
也就是说，如果擦除栅极解码驱动器31的输出电压VP1与字解码驱动器21的输出电压VP2分别为12V(如图5所示)，则擦除栅极EG的电压变为从擦除栅极解码驱动器31输出的电压12V与由擦除栅极EG的耦合电容C3和寄生电容C1所确定的电压8V之和，也就是说为20V。结果，擦除栅极EG与浮置栅极FG之间的电压增高，使得在浮置栅极FG上的电子由于FN隧道现象而吸引到擦除栅极一侧，并且浮置栅极的数据被擦除。
然后，在图8(b)中所示的时刻(3)，施加到字解码驱动器字解码驱动器21的信号ADCG变为“低”电平；在图8(c)中所示的时刻(4)，施加到晶体管TR上的放电信号DIS变为“高”电平，以使该晶体管TR导通。由于晶体管TR的导通，寄生耦合电容C3上的电荷与寄生电容C1上的电荷被放电。在时刻(5)，电容C1和C3完全放电，该放电信号DIS被置为“低”电平，以使晶体管TR截止。
如上文所述，当要擦除存储器单元中的数据时，把擦除电压VP1施加到该存储单元的擦除栅极上，并保持不变。接着，把栅极电压VP2施加到该存储单元的一个控制栅极上，以把由于擦除栅极与控制栅极之间的耦合电容C3产生的电压加到在该擦除栅极中保持的电压上，从而该擦除栅极EG的电压升到足够擦除存储单元中的数据的高电压。结果，不需要用于产生高电压的升压电路，从而降低该非易失半导体存储器件的电流消耗，并能够使该非易失半导体存储器件小型化。
图3为本发明的非易失半导体存储器件的截面图，其中示出一个存储单元的结构。在图3中，每个形成于P型基片P-SUB 10上的存储单元包括SiO2绝缘膜11、一栅极绝缘膜12、一浮置栅极FG13、一绝缘膜14、一控制栅极CG15以及一擦除栅极EG16。
图4(a)中为图3中所示的存储单元的各栅极的等效电路，其中VEG表示擦除栅极EG的电压，VCG表示控制栅极CG的电压，VFG表示浮置栅极FG的电压。另外，CEC表示擦除栅极EG16与控制栅极CG15之间的绝缘膜的电容，CEF表示擦除栅极EG16与浮置栅极FG13之间的绝缘膜的电容，CCF表示控制栅极CG15与浮置栅极FG13之间的绝缘膜的电容，CFS表示浮置栅极FG13与P型基片P-SUB10之间的电容。另外，QEG为擦除栅极EG16上的电量，QFG为浮置栅极FG13上的电量。
在本发明中，通过把电压施加到控制栅极CG15上使处于浮置状态的擦除栅极EG16的电压被升高。为了实现这一目的，需要使处于擦除栅极与控制栅极之间的绝缘膜的电容CEC足够大。也就是说，需要充分地减小擦除栅极与控制栅极之间的绝缘膜的厚度。因此，通过使擦除栅极EG16与控制栅极CG15之间的绝缘膜的厚度比擦除栅极EG16与浮置栅极FG13之间的绝缘膜的厚度更厚，不适用于防止电子被从控制栅极15吸引出去。在本发明中，在控制栅极CG与浮置栅极FG之间绝缘膜之间的厚度等于浮置栅极FG与擦除栅极EG之间的绝缘膜的厚度，如图4(b)中所示。
通过把擦除电压施加到擦除栅极EG16上以便把浮置栅极FG13的电子吸引到擦除栅极EG16的一侧，需要使擦除栅极EG16与控制栅极CG15之间存在电势差。因此，需要使擦除栅极EG16与浮置栅极FG13之间的电容CEF远小于擦除栅极EG16与控制栅极CG15之间的电容CEC，如下式所示：
CEC＞＞CEF                          (1)
其理由如下。
通过写入操作使浮置栅极FG13的电压变为-4V。为了擦除存储单元中的数据，当电子被从浮置栅极FG13中吸引出来时，处于12V电势的擦除栅极EG16被置于浮置状态，然后把12V的电压施加到控制栅极CG15上。在这种情况下，处于浮置状态的擦除栅极EG16与浮置栅极FG13被分别升压到20V和2V。为了足够地使擦除栅极EG16升压，要使控制栅极与擦除栅极之间的电容CEC足够大。
但是，随着擦除栅极EG16的升压，浮置栅极FG13被通过电容CEF进一步升压。这一效果降低了浮置栅极FG13与擦除栅极EG16之间的电势差，从而抑制FN隧道现象发生的可能性。因此，需要通过把电容CEF设得比较小来抑制这种效果。
相反，电容CEF具有使升压后的浮置栅极FG13和升压后的擦除栅极EG16进一步升压的效果。但是，由于浮置栅极FG13的电势比擦除栅极EG16的电势低得多，因此其效果比升压后的擦除栅极EG16的升压效果小得多。
也就是说，当控制栅极CG与浮置栅极FG之间的绝缘膜14的厚度等于浮置栅极FG与擦除栅极EG之间的绝缘膜的厚度时，需要使浮置栅极FG13与擦除栅极EG16之间的绝缘膜141的长度L3远小于控制栅极CG15与擦除栅极EG16之间的绝缘膜142的长度(L1+L2)。
结果，当把擦除电压施加到擦除栅极EG16上时，浮置栅极FG13的电子被吸引到擦除栅极EG16以擦除浮置栅极的数据。而控制栅极CG15上的电子没有被吸引出来。
另外，为了有效地把浮置栅极FG13上的电子向擦除栅极EG16吸引，必须选择使擦除栅极EG16与浮置栅极FG13之间的电容CEF远小于控制栅极CG15与浮置栅极FG13之间的电容CCF和浮置栅极FG13与基片P-SUB10之间的电容CFS，如下式所示：
CCF＞＞CEF                               (2)以及
CFS＞＞CEF                               (3)
也就是说，在图4(b)中，需要使浮置栅极FG13与擦除栅极EG16之间的绝缘膜142的长度L3远小于控制栅极CG15与浮置栅极FG13之间的绝缘膜141的长度L4。通过采用这种结构，可以可靠地擦除浮置栅极FG13中的数据。
因此，需要使电容CFE小于电容CEC、电容CFC和电容CFS，因此需要使L3远小于(L1+L2)、L4和L5。具体来说，假设电容CFE、CEC、CFC、以及CFS的总和为1，则电容CFE可以被设为小于0.1，最好为从0.02至0.03之间，而电容CEC、CFC和CFS可以分别设为0.3。在这种情况下，最好把电容CCE设为略大于电容CFC和CFS。这是因为通过把电压施加到控制栅极CG15只升高擦除栅极EG16的电压就够了，而不需要升高浮置栅极FG13的电压。
在上述方法中，通过确定条件方程(1)至(3)，图4(a)中所示的擦除栅极EG16的电压VEG可以由下列方程表示：
VEG＝QEG/CEC+VCG                             (4)
在方程(4)中，由于在本例中QEG为常量，最好使(CEC+VCG)较大，以使擦除栅极EG16与控制栅极CG15之间的电容CEC较小。
图4(a)中所示的浮置栅极FG13的电压VFG可以由下列方程表示：
VFG＝QFG/(CCF+CFS)+VCG·CCF/(CCF+CFS)    (5)
由于在方程(5)中，QFG为常量，为了减小浮置栅极FG13的电压VFG，最好使CCF/(CCF+CFS)较小。因此，控制栅极CG15与浮置栅极FG13之间的绝缘膜141的长度L4最好短于浮置栅极FG13与半导体基片P-SUB10之间的绝缘膜的长度L5，如图4(b)中所示。
下面描述本发明的存储单元的制造方法。首先，在P型半导体基片P-SUB10上形成绝缘膜11。然后，把要形成浮置栅极FG13的绝缘膜11上的部分蚀去，并在P型半导体基片P-SUB10上已除去绝缘膜11的部分上形成绝缘膜12。然后，在绝缘膜11与绝缘膜12上形成用于构成浮置栅极FG13的多晶硅层以及用于构成绝缘膜14的厚度为200埃至230埃的氧化膜，然后再形成用于构成控制栅极CG15的多晶硅层。然后，通过常规光刻技术把除了要形成由图3中所示的浮置栅极FG131和132、绝缘膜141和142以及控制栅极CG151和152的部分之外的其它薄膜蚀去。然后，在浮置栅极FG13与控制栅极CG15的暴露多晶硅表面上形成厚度为200埃至230埃的绝缘膜。然后形成用于构成擦除栅极EG16的多晶硅层，最后通过光刻技术把最后一层多晶硅层中除了要形成擦除栅极EG16的部位之外的其它部分蚀去就制成该非易失半导体存储器件。例如，假设最小的设计尺寸为0.25μm、L1为0.2-0.25μm、L2为0.2-0.3μm、L3为0.05μm、L4为0.3μm以及L5为0.25μm。
在本发明中，不需要增加控制栅极CG15与擦除栅极EG16之间的绝缘膜的厚度的生产步骤。因此，与传统的器件的制造方法相比，本发明的非易失半导体存储器件的制造方法更加简单易行。
如上文所述，根据本发明，在本发明的非易失半导体存储器件中包括：一个具有多个存储单元的存储单元阵列，其中每个存储单元具有一控制栅极CG、一个被写入数据的浮置栅极FG、以及一个用于根据施加到它上面的电压擦除浮置栅极FG的数据的擦除栅极EG；一个用于选择一条字线的字解码器；以及一个用于选择该擦除栅极的擦除栅极解码器，当比第一电压低的第二电压从擦除栅极解码器输出到存储单元的擦除栅极上时，它产生第一电压并施加到该擦除栅极上。
因此，可以减小位于半导体存储器件中的用于把擦除电压施加到擦除栅极解码器上的升压电路所输出的电压，这样就可以减小半导体存储器件的电流消耗并能够使半导体存储器件小型化。
另外用于把第一电压施加给擦除栅极的电压施加装置包括用于保持施加到擦除栅极上的第二电压的电压保持装置以及用于把控制栅极与擦除栅极之间的电容的电压加到由擦除栅极所保持的第二电压上的电压加法装置，并且在从字解码器通过字线把预定电压施加到控制栅极上时，把相加所得的电压作为第一电压施加到擦除栅极上。因此，可以通过简单的结构把高电压施加到擦除栅极上。
另外，擦除栅极与浮置栅极之间的电容被制成远小于擦除栅极与控制栅极之间的电容，因此，可以可靠地擦除浮置栅极上的数据。
虽然在上文中我们针对分离栅极型半导体存储器件对本发明作了说明。但是本发明也可以适用于如图9(a)和图9(b)中所示的条状栅极型半导体存储器件。
显然，本发明不仅限于上述实施例，还可以做出各种修改和改进而不脱离本发明的范围和精神实质。

Claims (5)

1、一种非易失半导体存储器件，其中包括：
一个由多个存储单元组成的存储单元阵列，其中每个存储单元都具有连接到一条字线的控制栅极，一个被写入数据的浮置栅极，一个基于施加的第一电压以擦除所述浮置栅极中的数据的擦除栅极；
一个用于选择所述字线的字解码器；
一个用于选择所述擦除栅极的擦除栅极解码器；以及
用于产生第一电压的电压施加装置，它在比该第一电压低的第二电压从所述擦除栅极解码器输出到所述存储单元的所述擦除栅极时，把该第一电压施加到所述存储单元的擦除栅极上。
2、根据权利要求1所述的非易失半导体存储器件，其特征在于，所述电压施加装置包括用于保持施加到所述擦除栅极上的第二电压的电压保持装置，以及在一预定电压从所述字解码器通过字线施加到所述控制栅极上时，用于把处于所述控制栅极和所述擦除栅极之间的电容上的电压加到由所述擦除栅极所保持的第二电压上作为第一电压的一电压加法装置。
3、根据权利要求1所述的非易失半导体存储器件，其特征在于，位于所述擦除栅极与所述浮置栅极之间的电容被制成远小于所述擦除栅极与所述控制栅极之间的电容，使得由于所述擦除栅极与所述浮置栅极之间的电容性耦合而产生的被加到所述擦除栅极的电压对所述浮置栅极电压的影响可以被忽略。
4、根据权利要求3所述的非易失半导体存储器件，其特征在于，假设所述擦除栅极与所述控制栅极之间的电容、所述擦除栅极与所述浮置栅极之间的电容、所述控制栅极与所述浮置栅极之间的电容、以及所述浮置栅极与所述所述非易失半导体存储器件的半导体基片之间的电容的总和为1，则所述擦除栅极与所述浮置栅极之间的电容为0.1或更小。
5、一种用于擦除非易失半导体存储器件中的数据的方法，其中该非易失半导体存储器件包括：一个由多个存储单元组成的存储单元阵列，其中每个存储单元都具有连接到一条字线的控制栅极，一个被写入数据的浮置栅极，一个通过施加第一电压以擦除所述浮置栅极中的数据的擦除栅极；一个用于选择一条所述字线的字解码器；一个用于选择所述擦除栅极的擦除栅极解码器；
其特征在于，该方法包括如下步骤：
第一步骤，把比第一电压低的第二电压从擦除栅极解码器施加到所述存储单元的所述擦除栅极上；
第二步骤，在第二电压被施加到所述擦除栅极上后，使所述擦除栅极处于浮置状态；以及
第三步骤，通过从所述字线解码器把一预定电压经过所述字线施加到所述控制栅极，把由于所述控制栅极与所述擦除栅极之间的电容性耦合产生的电压加到所述擦除栅极的第二电压上作为第一电压。
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