CN101236791A - 用于多段静态随机存取存储器的装置、电路和方法 - Google Patents
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Abstract
所揭示的内容大致上涉及一种用于多段静态随机存取存储器的装置、电路和方法。在一实施例中，所揭示的内容涉及一存储器电路，包含：一存储器阵列，由设置成一或多列以及一或多行的多个存储器所定义，每个存储器单元与一对互补位线其中一条通信且与一字线通信；多个IO电路，每个IO电路与多个列存储器单元其中一个相连；多条冗余位线，每一条位线与一冗余位单元通信；一第一电路，用以检测该存储器电路中一损坏存储器单元；一第二电路，用以选择多条冗余位线其中之一，以从该损坏存储器单元切换至该冗余存储器单元；以及一第三电路，用以将该损坏存储器的一字线脉冲指向所选的冗余存储器单元。
Description
技术领域
所揭示的内容大致上涉及存储器系统。所揭示的内容尤其涉及用于多段静态随机存取存储器的装置、电路和方法。
背景技术
半导体存储器由大量个别单元阵列所组成。每个单元将1或0的数据存储为一高电压或低电压的状态。通常8个位可组成一字节的数据而至少16位可组成一个字。在每个存储器运作周期，通常从该阵列写入或读取至少一字节。各单元安排在垂直数据(或位)线与水平字(或地址)线的交越处。该字线启动读取或写入运作。当一字线或一对位线被启动时，发生一读取或写入周期。在该字线与该位线交越处存取的该单元将会从该位线接收写入数据或送出写入数据至该位线。单元可依任意的次序存取。一单元也可依其在该存储器电路中的位置直接存取。
一存储器单元由一电子电路组成，通常包含晶体管。一静态随机存取存储器(SRAM)单元通常由多个金属氧化物半导体场效晶体管(MOSFETs)所组成。SRAM最常见的类型是由6个晶体管(6T)单元所组成，其中每个单元含有2个P型MOSFETs与4个N型MOSFETs。一单元设有2个反相器通过受到1字线控制的2个存取晶体管，自2互补位线存取。该结构功耗低且提供对电子噪声的抵抗力。
图1显示一公知6晶体管SRAM单元100。特别是，图1显示一6晶体管SRAM单元100具有2个额外电阻102与104。反相器INV-1的上拉晶体管PU-1与下拉晶体管PD-1。类似的，反相器INV-2的上拉晶体管PU-2与下拉晶体管PD-2。这些电阻中的每一个放置在一反相器的输出端与相对反相器的栅极之间。一电阻102从节点-2与一上拉晶体管PU-1与下拉晶体管PD-1的并连的栅极至基板电容串连。一电阻104从节点-1与一上拉晶体管PU-2与下拉晶体管PD-2的并连的栅极至基板电容串连。节点-2通过一传输闸晶体管(pass-gate transistor)PG-2连接至位线条(BLB，Bit Line Bar)。节点-2也通过一传输闸晶体管PG-2连接至位线条BLB。传输闸晶体管PG-1与PG-2由该字线WL所切换。
为避免存储器故障，每个存储器在附近设有一冗余存储器设置。通常，该冗余为一有数行与数列存储器单元的一存储器区段(memory segment)的形式。在一些实施例中，一行或一列存储器单元通常附有一行或一列的冗余存储器单元。如此一来，当一存储器单元故障，包含该故障存储器单元的区段以一冗余存储器单元置换。该冗余存储器区段放置在适用的存储器单元的附近以使置换后容易使用。如果一存储器发生故障，该数据指向相应的一冗余单元。
随着存储器系统不断地增加容量与复杂度，冗余存储器的数量也随之增加以符合大量可能损坏的单元。冗余单元通常分配在该存储器电路的一区域且在一冗余存储器区段在最接近该损毁单元可选为置换单元之处。在某些设计中，该冗余存储器区段加在该存储器单元所在的区域的最后面。如果发生存储器故障，该信息指向在该存储器区最后面的该冗余存储器区段，以置换包含损毁单元的整个区段。
然而，随着越来越多使用半导体存储器的技术需要更小的体积与更高行动力，节省空间在半导体存储器设计中越来越重要。尤其是为了不断地达成尺寸与性能上的优越性，单元的几何形状必须要不断缩小。因为在存储器单元与其冗余区之间一对一的关系，尺寸越大的存储器就会有越大的冗余区。
发明内容
在一实施例中，所揭示的内容涉及一存储器电路，包含：一存储器阵列，由设置成一或多列以及一或多行的多个存储器所定义，每个存储器单元与一对互补位线其中一条通信且与一字线通信；多个IO电路，每个IO电路与多个列存储器单元其中一个相连；多条冗余位线，每一条位线与一冗余位单元通信；一第一电路，用以检测该存储器电路中一损坏存储器单元；一第二电路，用以选择所述多条冗余位线其中之一，以从该损坏存储器单元切换至该冗余存储器单元；以及一第三电路，用以将该损坏存储器的一字线脉冲指向所选的冗余存储器单元。
在另一实施例中，所揭示的内容涉及一种在一存储器系统中提供冗余的方法，包含：提供一存储器区段，由设置成一或多列以及一或多行的多个存储器所定义，每个存储器单元与一对互补位线其中一条通信且与一字线通信；检测该存储器电路中一损坏存储器单元；自多条冗余位线其中确认并选择一条冗余位线；以及通过将一冗余字线脉冲指向与所选的冗余位单元通信的冗余存储器单元置换该损坏存储器单元。
在另一实施例中，所揭示的内容涉及一种用以检测存储在一静态随机存取存储器结构中的数据的地址错误的装置，该装置包含：多个主要存储器阵列，用以存储数据，每个存储器阵列具有至少一存储器单元与一字线通信，且与一对互补位线中的一条通信；多个冗余位线，用以置换一损坏存储器单元；一控制电路，设置成传送一置换字信号至选自所述冗余位线的一所选的冗余位线，该所选的冗余位线与该置换字线定义一冗余存储器单元；其中该控制电路还包含一闪存以存储该损坏存储器的地址与一比较器以将该置换信号指向该冗余位线。
附图说明
图1显示一公知6晶体管SRAM单元100。
图2A是一存储器系统中的公知存储器位置的附图。
图2B是有一冗余存储器区段的一公知存储器配置系统的附图。
图3是根据所揭示的实施例中一存储器单元配置的附图。
图4A与4B显示示范性存储器电路。
图5是根据所揭示的实施例的一冗余电路的附图。
其中，附图标记说明如下：
100～6晶体管SRAM单元
102、104～额外电阻
200、201、202、203、204、205、206、207～8个IO阵列
210～存储器系统
221-224～4个存储器阵列
226～存储器区段
230-232～字线译码器
219～有源字线
228～读取-写入(RW)电路
252-253～冗余存储器区段300～阵列
310～RW电路
320～字线译码器
330～4个列存储器
340～示范性字线
350～区域
351a-351b-351c～冗余位线
360-390～存储器单元
400～存储器系统
401-406～位线
410a-410d～列存储器
410-420-430-440～阵列
411～字线
412-414-416-418～区域
417～冗余位线
450～字线译码器
510～存储区段
511～WL脉冲
512～NAND逻辑门
514～大驱动器
516～小驱动器
519～损坏位线
520～控制器
522～冗余位线
523～比较器
560～地址
562～修复地址字段
563～存储器
具体实施方式
图2A是一存储器系统中的公知存储器位置的附图。该存储器系统210包含4个存储器阵列221、222、223与224。一对相邻的存储器，例如221与224组成一存储器区段226。存储器区段226包含8个IO阵列200到207。此外，区段226包含一左存储库(memory bank)与一右存储库，显示于图2A的左、右边。每个IO阵列200-207与读取-写入(RW)电路228通信。字线译码器(WLDEC)230与232放置在相邻的存储器阵列附近以提供字线信号至每个相应的存储器阵列。字线译码器230与232译码(即确认)该存储器单元地址。
图2B是有一冗余存储器区段的一公知存储器配置系统的附图。在图2B中，冗余IO阵列252与253分别示于存储器阵列221与224附近。此外，0-7列存储器中的每一列示有一位线于每个IO阵列之中。尽管每个存储器IO阵列可能包含不只一条位线，为求简洁，仅显示一条位线。0-7列存储器中的每一列通过IO[7]与一相应的读取-写入(RW)电路228和一相应的IO多任务器IO[0]通信。例如，位线271从存储器区段222指向一RW控制电路与IO[1]。如果一存储器发生故障，(例如存储器区段221的存储器单元4)，一公知的存储器系统将会以一冗余存储器区段(例如冗余存储器区段252)置换该存储器区段221。如此置换之后，有源字线(active word-line)219指向冗余存储器252且该冗余存储器相关的RW信号通过冗余电路RED指向IO[4]。在公知冗余结构中，仅可以阵列252中的冗余BL置换该故障的位线4，阵列253中的冗余BL无法修复故障的位线4。因为该有源位线需要驱动相同的行与区段。因而修复效率低。申请人在此引用2005年8月16日公开的美国专利第6930934 B2号(专利名称：“High Efficiency Redundancy Architecture in SRAMCompiler”)，并将其全部视为本申请的背景技术。
可以很容易发现替每个存储器阵列21、222、223、224设计一冗余区段252会导致没有效率的存储器配置。为克服这问题与其它缺点，所揭示的内容的一实施例是关于重新布置该冗余阵列成具有涉及一个或更多个冗余位单元的一个或更多个冗余位线(可交换的，IO阵列)的较小区域。
该位线可以定义该阵列内一单元结构。在所揭示的另一实施例中，一个或多个冗余位线(与位单元)可加入受各RW电路控制的阵列区域中。在另一实施例中，该公知冗余I/O阵列被一个或多个具有在一存储器单元发生故障时可轻易存取的冗余位线的单元。在另一实施例中，该冗余位线可以置换任一故障存储器单元而不管其在电路中的位置。在另一实施例中，一故障位线(例如BL4)可由存储器区段252或253内的位线所修复。
图3是根据所揭示的实施例中一存储器单元配置的附图。在图3中，阵列300包含4个列存储器(memory column)330，由左至右标为第0、1、2、3列。每个列存储器330与相应的一RW电路310通信。每个列存储器可包含一个或更多个存储器单元。字线译码器320放置在该存储器阵列300的旁边。为求简洁，一示范性字线340也表示为与该存储器阵列300连接。根据所揭示的一实施例，一区域350分配为冗余位线351a、351b与351c。冗余位线351a、351b与351c中的每一个可包含一冗余存储器单元。该冗余区350实质上可小于公知存储器阵列200中冗余列212专用的区域。而每个列存储器330可包含多个存储器单元，仅显示存储器单元360、370、380、390。此外，当存储器单元360、370、380、390中的每一个接收一位线与一互补位线，为求简洁，仅有存储器单元3 60示有位线361与互补位线363。
例如，若位线361损坏则存储器单元360损坏。根据所揭示的一实施例，为标示该损坏，例如可选择冗余位线351a置换损坏的存储器单元360。如此一来，对应损坏存储器单元360的字线340可被指向冗余单元351a以置换该损坏存储器单元。冗余存储器单元351a的操作将于以下描述。图3的说明为示范性质，且应注意到若一位线发生损坏时，冗余位线351a、351b与351c中的每一个可替换该存储器单元360、370、380、390中的任一位线。
如上述，该冗余区350可包含一个或多个冗余位线351a、351b与351c以使该存储器系统即便在一损坏位线被检测到之后仍能继续运作。根据一实施例，一控制电路首先确认一损坏存储器单元与其相关的位线(包含互补位线)与字线。该控制电路接着确认并选择一冗余位线。(“冗余位线”一词可与“冗余位单元”交换，因为从损坏的位线切换字线连接至该冗余位线也连接该字线至该置换该损坏位单元的冗余位单元。)所选的冗余位线置换该损坏位线，且因而置换该损坏存储器单元。接下来，该控制电路可将一冗余字线脉冲(word-line pulse)指向与该冗余位线通信的一RW控制电路。该冗余字线脉冲实质上可与该损坏存储器单元相关的字线脉冲相同。如此一来，该RW控制电路结合该冗余位单元与字线可置换该损坏存储器单元。
图4A与4B显示示范性存储器电路。参照图4A，存储器系统400示有阵列410、420、430、440。一对水平阵列形成一存储器区段，如示于图4A。因而，图4A是4区段位线设计的范例。每个存储器阵列包含4个列存储器。例如，存储器阵列410示有列存储器410a、410b、410c、410d。每个列存储器包含数条位线与字线。为求简洁，仅字线411(参见存储器区段430、440)示有常见地每列一条位线。例如，位线401-404示为存储器阵列430中每一列的位线。位线401、402、403、404中的每一条与相应一RW电路通信，而每个RW电路依次与编号为IO[0]到IO[3]的IO电路中的一个电路通信。字线译码器(WLDEC)450沿着每个列存储器放置以提供一WL脉冲信号给每个存储器单元。该WLDEC可为一控制电路以进行一预先译码处理步骤。即，WLDEC可译码该存储器单元的地址并判断该选择那个单元。
在所揭示的一实施例中，冗余位线(或位单元)放置在该存储器系统400的412、414、416、418区中。如图4A所示的附图，分配给冗余位线的空间在实质上会小于公知上分配给置换列存储器的空间。在图4A中，冗余区412、414、416、418中的每一个与相应的RW电路通信。在一范例中，在存储器阵列440中，与位线406相连的的存储器单元因位线损坏而故障。根据所揭示的一实施例，为补正该故障，一旦一存储器单元被确认了，就从区域416选择一个或多个冗余存储单元去置换与位线406相连的故障存储器单元。一旦选择了冗余位单元，一冗余WL脉冲可用来寻址该冗余位单元。该冗余WL脉冲实质上可与供应给故障存储器单元的WL脉冲信号相同。
在另一实施例中，该WL脉冲可从该故障存储器单元指向该冗余区。参照图4B，冗余区412、414、416、418中的每一个与相应的正常IO阵列共享相同的RW电路。在此范例中，与位线406相连的存储器单元因单元损坏而导致一位线故障。为补正该故障，一旦确认一损坏位线，从区域412、414、416、418中选择一条或多条冗余位线以置换与位线406相连的故障存储器单元。一旦选择了冗余位线，一冗余WL脉冲可用来寻址该冗余位单元。该冗余WL脉冲实质上可与供应给故障存储器单元的WL脉冲信号相同。
该RW电路419读出冗余位线412并传向IO[4]MUX 420而该冗余位线数据重新指向IO[5]。该MUX缓冲输出该405位线数据至IO[4]，且将该冗余位线数据重新指向用来置换损坏位线406的IO[4]。根据所揭示的一实施例，如此一来，该损坏位线可由不同存储器区段所置换。
该WL译码器(WLDEC)电路450放置在存储器区段440附近。该WLDEC电路结合该冗余WL脉冲与该冗余位单元471可构成与损坏位线406相连的故障存储器单元的适当替代。WLDEC供应一字线脉冲至存储器单元。如上述冗余位线417的输出可经由电路IO[4]指向IO[5]。如此一来，电路IO[5]可接收位线信息，该信息先前由与电路IO[4]相连的故障存储器所提供。
图4B的实施例可使存储器电路400切换一冗余位单元以反应任何存储器单元中的一位线损坏。即，该冗余位单元可在任何存储器区段发生故障时置换一故障单元，而不论发生故障的区域是否接近冗余区412、414、416、418。例如，一冗余区418可作为损坏位线406(与其存储器单元)的冗余，损坏位线406与区域418间隔了另一存储器单元。
图5根据所揭示的实施例的一冗余电路的附图。图5尤其是表示可用于图4的存储器电路400的冗余电路。参照图5，存储器区段510示有具有冗余位线522的区域515。在所揭示的一实施例，该示范性冗余位线定义了冗余位单元。NAND逻辑门512与大驱动器(反相器)514产生与存储器区段510相关的WL脉冲511。一字线脉冲信号与WL地址一起输入NAND逻辑门512。
一类似电路(未显示)可判断损坏位线519的位置。一旦判定之后，损坏位线519(或与其相连的存储器单元)的地址560可被存储在存储器563。修复后的地址存储在修复地址字段562。比较器523比较SRAM输入地址与该修复地址，若该输入地址相符则产生一冗余寻获控制信号(redundant hitting control signal)。存储器563可为任何型式的存储器，例如移位寄存器(shift register)、ROM、闪存(flash memory)。存储器563可为一辅助存储器或可制成控制器520的一部分。该损坏单元的地址可提供至存储器563中的修复地址562。接下来，比较器523可比较一所想要的地址与该修复地址。该所想要的地址与该修复地址相符，比较器523送出一RED WL脉冲以控制RWCTRLs。该脉冲也可送至小驱动器516。该脉冲通过控制使用该正常位线或该冗余位线，判定被读取的存储单元。该小驱动器516可处理传送自一X译码器与RED WL脉冲的信号以选择该冗余阵列中的一冗余位单元。
该RED WL脉冲可接着触发RWCTRLs以使由该冗余位单元产生的信号可以传送至IO[0]。一旦除去损坏位线519，IO[4]将不会直接从该处收到信号。取而代之，冗余位单元515所产生的置换信号通过IO[4]传送给IO[5]。然而，由相应于IO[4]的一位单元522所产生的一信号不会被移位且将会指向IO[4]。如此一来，每个信号会传给相应的I/O电路而不会干扰。
根据所揭示的一方法，首先确认一故障存储器，而其地址存储在一辅助存储器中。接着选择一个或多个冗余位线。该冗余位线结合一冗余字线以置换该故障存储器单元。该存储器单元可由一SRAM结构所定义。
虽然本发明在此以一个或更多个特定的范例作为实施例阐明及描述，不过不应将本发明局限于所示的细节，然而仍可在不脱离本发明的精神下且在权利要求均等的领域与范围内实现许多不同的修改与结构上的改变。因此，最好将所附的权利要求书广泛地且以符合本发明领域的方法解释，特此声明。
Claims (14)
1.一种存储器电路，包含：
一存储器阵列，由设置成一或多列以及一或多行的多个存储器所定义，每个存储器单元与一对互补位线其中一条通信且与一字线通信；
多个IO电路，每个IO电路与多个列存储器单元其中一个相连；
多条冗余位线，每一条位线与一冗余位单元通信；
一第一电路，用以检测该存储器电路中一损坏存储器单元；
一第二电路，用以选择所述多条冗余位线其中之一，以从该损坏存储器单元切换至该冗余存储器单元；以及
一第三电路，用以将该损坏存储器的一字线脉冲指向所选的冗余存储器单元。
2.如权利要求1的存储器电路，其中该冗余位单元置换该损坏存储器单元，而无须置换与该损坏存储器单元相连的该列存储器。
3.如权利要求1的存储器电路，其中该第三电路设置成产生一冗余字线脉冲。
4.如权利要求1的存储器电路，还包含一第四电路，用以将所选的冗余位线之一输出指向与该损坏存储器单元相连的一IO电路。
5.如权利要求1的存储器电路，还包含一第二存储器系统用以存储该损坏存储器单元的一地址。
6.一种在一存储器系统中提供冗余的方法，包含：
提供一存储器区段，由设置成一或多列以及一或多行的多个存储器所定义，每个存储器单元与一对互补位线其中一条通信且与一字线通信；
检测该存储器电路中一损坏存储器单元；
自多条冗余位线其中确认并选择一条冗余位线；以及
通过将一冗余字线脉冲指向与所选的冗余位单元通信的冗余存储器单元置换该损坏存储器单元。
7.如权利要求6的在一存储器系统中提供冗余的方法，其中该冗余位线以及该冗余字线与该冗余存储器单元通信。
8.如权利要求6的在一存储器系统中提供冗余的方法，其中确认至少一冗余位线的步骤还包含确认该冗余存储器单元以接收指定给该损坏存储器单元的一字线脉冲。
9.如权利要求6的在一存储器系统中提供冗余的方法，其中确认至少一冗余位线的步骤还包含选择一冗余位线作为该损坏存储器单元的一地址。
10.如权利要求6的在一存储器系统中提供冗余的方法，其中该冗余字线脉冲是与该损坏存储器单元相连的该字线脉冲。
11.如权利要求6的在一存储器系统中提供冗余的方法，其中该冗余位单元置换该损坏存储器单元而不需置换包含该损坏存储器单元的一列存储器。
12.如权利要求6的在一存储器系统中提供冗余的方法，其中该冗余位单元置换该损坏存储器单元而不需置换包含该损坏存储器单元的一行存储器。
13.一种用以检测存储在一静态随机存取存储器结构中的数据的地址错误的装置，该装置包含：
多个主要存储器阵列，用以存储数据，每个存储器阵列具有至少一存储器单元与一字线通信，且与一对互补位线中的一条通信；
多个冗余位线，用以置换一损坏存储器单元；
一控制电路，设置成传送一置换字符信号至选自所述冗余位线的一所选的冗余位线，该所选的冗余位线与该置换字线定义一冗余存储器单元；
其中该控制电路还包含一闪存以存储该损坏存储器的地址与一比较器以将该置换信号指向该冗余位线。
14.如权利要求13的用以检测存储在一静态随机存取存储器结构中的数据的地址错误的装置，其中该置换信号是一冗余字线脉冲，实质上与该损坏存储器单元相连的该字线脉冲相同。
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