KR970018630A - 반도체 기억장치 및 그 구동방법 - Google Patents

반도체 기억장치 및 그 구동방법 Download PDF

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Abstract

낮은 전원전압으로도 일괄소거 및 일괄기록이 가능한 불휘발성 메모리로서 기능하는 반도체 기억장치를 제공한다.
실리콘기판(1)내에 드레인영역(2) 및 소스영역(3)을 형성하고, 소스-드레인 사이의 기판 상에 게이트 절연막(5)을 통하여 선택게이트(6)를 설치한다. 선택게이트(6)의 측방에 절연막(8)을 통하여 형성된 측벽으로 구성되는 부유게이트(7)를 설치한다. 부유게이트(7) 및 선택게이트(6)의 위에 절연막(10)을 통하여 제어게이트(9)를 설치한다. 부유게이트(7)바로 아래의 절연막을 전자의 FN 터널링이 가능한 터널산화막(4)으로 하고, 소거시에는 실리콘기판(1)으로부터 전자를 부유게이트(7)로 주입하며, 기록시에는 부유게이트(7)로부터 드레인영역(2)으로 전자를 인출한다. 1셀당 기록 및 소거에 필요한 전류가 저감하고 저전압 전원을 사용할 수 있으며, 또 터널절연막의 수명이 확대된다.

Description

반도체 기억장치 및 그 구동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예에서의 EEPROM의 메모리셀의 구조를 나타내는 단면도

Claims (20)

  1. 반도체 기판 상에 적어도 하나의 메모리셀을 탑재한 반도체 기억장치에 있어서, 상기 메모리셀은, 상기 반도체 기판의 제1도전형 영역내에 서로 떨어져 형성된 제2도전형의 제1확산층 및 제2확산층과, 상기 반도체 기판 상에서 상기 제1확산층의 일단부와 상기 제1, 제2확산층 사이의 영역에 걸쳐 형성된 부유게이트와, 상기 부유게이트와 상기 반도체 기판 사이에 형성되고, 상기 부유게이트와 상기 제1확산층 및 상기 제1, 제2확산층사이의 영역 사이에서 캐리어의 FN 터널링이 가능하게 형성된 제1절연막과, 상기 반도체 기판 상에서 상기 제2확산층의 일단부와 상기 제1, 제2확산층 사이의 영역에 걸쳐 형성된 선택게이트와, 상기 선택게이트와 상기 반도체 기판 사이에 개재하는 제2절연막과, 상기 부유게이트의 적어도 일부와 근접하도록 형성된 제어게이트와, 상기 부유게이트와 제어게이트 사이에 개재하는 제3절연막을 구비하고, 상기 제1절연막을 통하여, 상기 반도체 기판 내의 상기 제1, 제2확산층 사이의 영역으로부터 상기 부유게이트로 전자의 FN 터널링에 의한 주입과 상기 부유게이트로부터 상기 제1확산층으로의 FN 터널링에 의한 전자인출이 가능하게 구성되어 있는 것을 특징으로 하는 반도체 기억장치
  2. 제1항에 있어서, 상기 제1절연막은 5nm 이상이고 10nm 미만의 두께를 가지는 실리콘 산화막에 의하여 구성되어 있는 것을 특징으로 하는 반도체 기억장치
  3. 제1항에 있어서, 상기 선택게이트는 상기 반도체 기판 상에 퇴적된 제1도전체막으로 형성되어 있고, 상기 부유게이트는 상기 선택게이트의 측방에 제4절연막을 통하여 퇴적된 제2도전체막으로 형성된 측벽에 의하여 구성되어 있으며, 상기 제어게이트는 상기 제3절연막을 통하여 상기 선택게이트 및 상기 부유게이트 상에 퇴적된 제3도전체막으로 형성되어 있는 것을 특징으로 하는 반도체 기억장치
  4. 제1항에 있어서, 상기 제어게이트와 상기 선택게이트는 일체화되어 있는 것을 특징으로 하는 반도체 기억장치
  5. 제1항에 있어서, 상기부유게이트 및 상기 선택게이트는 모두 상기 반도체 기판의 위쪽에 퇴적된 제1도전체막으로 형성되어 있고 상기 제어게이트는 상기 제1도전체막의 위에 상기 제3절연막을 통하여 퇴적된 제2도전체막으로 형성되어 있는 것을 특징으로 하는 반도체 기억장치
  6. 제5항에 있어서, 상기 부유게이트와 상기 선택게이트 사이의 간격은 제5졀연막에 의하여 메워져 있는 것을 특징으로 하는 반도체 기억장치
  7. 제6항에 있어서, 상기 제어게이트는 상기 부유게이트에만 근접하도록 형성되어 있는 것을 특징으로 하는 반도체 기억장치
  8. 제5항에 있어서, 상기 반도체 기판 내의 상기 부유게이트와 상기 선택 게이트 사이에 위치하는 영역에 형성되고, 상기 제1 및 제2확산층과 같은 깊이 및 불순물 농도를 가지는 제3확산층을 더욱 구비하고 있는 것을 특징으로 하는 반도체 기억장치
  9. 제8항에 있어서, 상기 부유게이트와 상기 선택게이트 사이의 간격을 상기 제3절연막과 상기 제어게이트에 의하여 메워져 있는 것을 특징으로 하는 반도체 기억장치
  10. 제8항에 있어서, 상기 제어게이트는 상기 부유게이트에만 근접하고 있는 것을 특징으로 하는 반도체 기억장치
  11. 제10항에 있어서, 상기 제어게이트는 상기 부유게이트의 상면 및 양측면에 상기 제3절연막을 통하여 근접하고 있는 것을 특징으로 하는 반도체 기억장치
  12. 제10항에 있어서, 상기 제어게이트는 상기 부유게이트와 같은 폭을 가지고, 상기 선택게이트의 위쪽에는 상기 제2도전체막으로 형성되고 상기 선택게이트와 같은 폭을 가지는 더미게이트가 형성되어 있으며, 상기 더미게이트와 상기 선택게이트 사이에는 상기 제3절연막과 같은 두께 및 재질을 가지는 제6절연막이 개재되어 있는 것을 특징으로 하는 반도체 기억장치
  13. 제12항에 있어서, 상기 더미게이트의 양단부 중 적어도 어느 한쪽은 제거되어 있는 것을 특징으로 하는 반도체 기억장치
  14. 제1항에 있어서, 복수개의 상기 메모리셀이 행 및 열로 배치되어 있는 메모리셀어레이와, 상기 메모리셀어레이의 각 행마다 설치되며, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 제어게이트에 공통으로 접속되는 워드라인과, 상기 메모리셀어레이의 각 행 마다 설치되고, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 선택게이트 공통으로 접속되는 선택라인과, 상기 메모리셀어레이의 각 열 마다 설치되며, 상기 메모리셀어레이 하나의 열에 배치된 각 메모리셀의 제1확산층에 공통으로 접속되는 비트라인과, 상기 메모리셀어레이의 각 행 마다 설치되고, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 제2확산층에 공통으로 접속되는 소스라인을 더욱 구비하고 있는 것을 특징으로 하는 반도체 기억장치
  15. 제14항에 있어서, 상기 메모리셀어레이 중의 메모리셀은 상기 메모리셀어레이의 각 열 내의 서로 인접하는 임의의 2개의 메모리셀의 상기 제1확산층 및 상기 제2확산층이 공유화되도록 배치되어 있고, 상기 소스라인은 상기 메모리셀의 2개의 행마다 하나씩 설치되어 있는 것을 특징으로 하는 반도체 기억장치
  16. 반도체 기판의 제1도전형 영역내에 서로 떨어져 형성된 제2도전형의 제1확산층 및 제2확산층과, 상기 반도체 기판 상에 걸쳐 형성된 부유게이트와, 상기 부유게이트와 상기 반도체 기판 사이에 형성되고, 상기 부유게이트와 상기 제1확산층 및 상기 제1, 제2확산층 사이의 영역 사이에서 캐리어의 FN 터널링이 가능하게 형성된 제1절연막과, 상기 반도체 기판 상에서 상기 제2확산층의 일단부와 상기 제1, 제2확산층 사이의 영역에 걸쳐 형성된 선택게이트와, 상기 선택게이트와 상기 반도체 기판 사이에 개재하는 제2절연막과, 상기 부유게이트의 적어도 일부와 근접하도록 형성된 제어게이트와, 상기 부유게이트와 제어게이트 사이에 개재하는 제3절연막을 가지는 메모리셀을 구비한 반도체 기억장치의 구동방법으로서, 상기 부유게이트에 전자를 주입할 때에는 상기 부유게이트를 상기 반도체 기판에 대하여 고전위로 설정하여, 상기 반도체 기판 내의 상기 제1 및 제2확산층 사이에 위치하는 영역으로부터 상기 부유게이트로 FN 터널링에 의하여 전자를 이동시키는 한편, 상기 부유게이트로부터 전자를 인출할 때에는 상기 부유게이트를 상기 제1확산층에 대하여 저전위로 설정하고, 상기 부유게이트로부터 상기 제1확산층으로 터닐링에 의하여 전자를 이동시키는 것을 특징으로 하는 반도체 기억장치의 구동방법
  17. 제16항에 있어서, 상기 부유게이트에 전자를 주입하는 동작을 소거하고, 상기 부유게이트로부터 전자를 인출하는 동작을 기록하는 것을 특징으로 하는 반도체 기억장치의 구동방법
  18. 제17항에 있어서, 상기 반도체 기억장치는, 복수개의 상기 메모리셀이 행 및 열로 배치되어 있는 메모리셀어레이와, 상기 메모리셀어레이의 각 행 마다 설치되고, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 제어게이트에 공통으로 접속되는 워드라인과, 상기 메모리셀어레이의 각 행 마다 설치되며, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 선택게이트에 곤총으로 접속되는 선택라인과, 상기 메모리셀어레이의 각 열 마다 설치되고, 상기 메모리셀어레이의 하나의 열에 배치된 각 메모리셀의 제1확산층에 공통으로 저속되는 비트라인과, 상기 메모리셀어레이의 행 마다 설치되며, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 제2확산층에 공통으로 접속되는 소스라인을 더욱 구비하고 있고, 상기 소거를 행할 때에는 선택 워드라인의 전위를 플러스 값으로 설정하고 비선택 워드라인을 접지함과 동시에, 상기 반도체 기판의 전위를 마이너스 값으로 설정하는 것을 특징으로 하는 반도체 기억장치의 구동방법
  19. 제17항에 있어서, 상기 반도체 기억장치는 복수개의 상기 메모리셀이 행 및 열로 배치된 메모리셀어레이와, 상기 메모리셀어레이의 각 행 마다 설치되고, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 제어게이트에 공통으로 접속되는 워드라인과, 상기 메모리셀어레이의 각 행마다 설치되며, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 선택게이트에 공통으로 접속되는 선택라인과, 상기 메모리셀어레이의 각 열 마다 설치되고, 상기 메모리셀어레이의 하나의 열에 배치된 각 메모리셀의 제1확산층에 공통으로 접속되는 비트라인과, 상기 메모리셀어레이의 각 행 마다 설치되며, 상기 메모리셀어레이의 하나의 행에 배치된 각 메모리셀의 제2확산층에 공통으로 접속되는 소스라인을 더욱 구비하고 있고, 상기 소거를 행할 때에는 선택워드라인의 전위를 플러스의 큰 값으로 설정하고 비선택워드라인을 접지함과 동시에, 상기 반도체 기판을 접지하는 것을 특징으로 하는 반도체 기억장치의 구동방법
  20. 제18항 또는 제19항에 있어서, 상기 소거는 복수의 워드라인에 대하여 일괄하여 행하는 것을 특징으로 하는 반도체 기억장치의 구동방법
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