JPH0274069A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0274069A JPH0274069A JP63226919A JP22691988A JPH0274069A JP H0274069 A JPH0274069 A JP H0274069A JP 63226919 A JP63226919 A JP 63226919A JP 22691988 A JP22691988 A JP 22691988A JP H0274069 A JPH0274069 A JP H0274069A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
産業上の利用分野
従来の技術 （第６図及び第７図）発明が解
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１図〜第４図）本発明の他
の実施例 （第５図） 発明の効果 〔概要〕 不揮発性半導体記憶装置に関し、 ワードライン方向の集積化を容易に行うことができ、信
頼性を向上させることができる不揮発性半導体記憶装置
を提供することを目的とし、ビットラインがドレインコ
ンタクトホールを介してドレイン拡散層に接続され、該
ドレイン拡散層と接続するように第１のセレクトトラン
ジスタが２列で配置され、該第１のセレクトトランジス
タがエンハンスメント型トランジスタとデイプレッショ
ン型トランジスタで適宜直列に接続されて構成され、ソ
ースラインが前記ビットラインと直交するように配置さ
れ、前記ソースラインと接続するように第２のセレクト
トランジスタが１列で配置され、２列の前記第１のセレ
クトトランジスタと１列の前記第２のセレクトトランジ
スタ間を接続するようにフローティングゲートとコント
ロールゲートを有する複数のセルトランジスタが直列に
接続されて構成する。
決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１図〜第４図）本発明の他
の実施例 （第５図） 発明の効果 〔概要〕 不揮発性半導体記憶装置に関し、 ワードライン方向の集積化を容易に行うことができ、信
頼性を向上させることができる不揮発性半導体記憶装置
を提供することを目的とし、ビットラインがドレインコ
ンタクトホールを介してドレイン拡散層に接続され、該
ドレイン拡散層と接続するように第１のセレクトトラン
ジスタが２列で配置され、該第１のセレクトトランジス
タがエンハンスメント型トランジスタとデイプレッショ
ン型トランジスタで適宜直列に接続されて構成され、ソ
ースラインが前記ビットラインと直交するように配置さ
れ、前記ソースラインと接続するように第２のセレクト
トランジスタが１列で配置され、２列の前記第１のセレ
クトトランジスタと１列の前記第２のセレクトトランジ
スタ間を接続するようにフローティングゲートとコント
ロールゲートを有する複数のセルトランジスタが直列に
接続されて構成する。
本発明は、ＮＡＮＤ型構造の不揮発性半導体記憶装置に
係り、詳しくは、特に高集積化を実現することができる
不揮発性半導体記憶装置に関するものである。
係り、詳しくは、特に高集積化を実現することができる
不揮発性半導体記憶装置に関するものである。
電気的に消去可能なＮＡＮＤ型構造の不揮発性半導体記
憶装置は、例えば書き込みを行う場合には、チャネルホ
ットキャリア及びアバランシェによるホットエレクトロ
ンにより書き込みを行うことができる。
憶装置は、例えば書き込みを行う場合には、チャネルホ
ットキャリア及びアバランシェによるホットエレクトロ
ンにより書き込みを行うことができる。
第６図及び第７図は従来の不揮発性半導体記憶装置を説
明する図であり、第６図（ａ、）、（ｂ）は従来例の構
造の詳細を示す図、第７図は従来例の回路ブロック図で
ある。なお、第６図（ａ）は平面図（セルアレイを上か
ら見た図）、第６図（ｂ）は第６図（ａ）に示すＸＹ力
方向断面図である。
明する図であり、第６図（ａ、）、（ｂ）は従来例の構
造の詳細を示す図、第７図は従来例の回路ブロック図で
ある。なお、第６図（ａ）は平面図（セルアレイを上か
ら見た図）、第６図（ｂ）は第６図（ａ）に示すＸＹ力
方向断面図である。
これらの図において、３１は例えばＳ】からなる基板、
３２はソース拡散層で、ソースライン３２ａとして機能
するものである。３３はソース／ドレイン拡散層、３４
はドレイン拡散層、３５は例えばＳｉＯ２からなる眉間
絶縁膜、３６ａは例えばポリシリコンからなるフローテ
ィングゲート、３６ｂは例えばポリシリコンからなるゲ
ート、３７は例えばポリシリコンからなるコントロール
ゲート、３８は例えばＰＳＧからなるバンシベーション
膜、３９は例えばＡｆｆｉからなる配線層で、ビットラ
イン３９ａとして機能するものである。４０は例えばＰ
ＳＧからなるカバー膜、４１はドレインコンタクトホー
ル、４２は例えばＳｉＯ２からなるフィールド酸化膜で
、トランジスタの絶縁領域として機能するものである。
３２はソース拡散層で、ソースライン３２ａとして機能
するものである。３３はソース／ドレイン拡散層、３４
はドレイン拡散層、３５は例えばＳｉＯ２からなる眉間
絶縁膜、３６ａは例えばポリシリコンからなるフローテ
ィングゲート、３６ｂは例えばポリシリコンからなるゲ
ート、３７は例えばポリシリコンからなるコントロール
ゲート、３８は例えばＰＳＧからなるバンシベーション
膜、３９は例えばＡｆｆｉからなる配線層で、ビットラ
イン３９ａとして機能するものである。４０は例えばＰ
ＳＧからなるカバー膜、４１はドレインコンタクトホー
ル、４２は例えばＳｉＯ２からなるフィールド酸化膜で
、トランジスタの絶縁領域として機能するものである。
４３はワードライン、４４ａ、４４ｂ、４４ｃはセルト
ランジスタ、４５ａ、４５ｂ、４５ｃはセレクトトラン
ジスタである。
ランジスタ、４５ａ、４５ｂ、４５ｃはセレクトトラン
ジスタである。
なお、ワードライン４３はフローティングゲート３６ａ
及びコントロールゲート３７から構成されている。
及びコントロールゲート３７から構成されている。
上記従来の不揮発性半導体記憶装置ではＮＡＮＤ型構造
でセレクトトランジスタを用いており、ソースライン３
２ａ及びドレインコンタクトホール４１の隣にセレクト
トランジスタ４５ａ、４５ｂがあり、セレクトトランジ
スタ４５ａとセレクトトランジスタ４５ｂの間に複数の
フローティングゲート３６ａとコントロールゲート３７
を有するセルトランジスタが配列している。そして、ド
レインコンタクトホール４１がビットライン３９ａ方向
のセルトランジスタ列の何ビットおきかにあり、この−
列にあるドレインコンタクトホール４１を介してドレイ
ン拡散層３４とコンタクトを採るようにビットライン３
９ａとしての配線層３９が接続されている。
でセレクトトランジスタを用いており、ソースライン３
２ａ及びドレインコンタクトホール４１の隣にセレクト
トランジスタ４５ａ、４５ｂがあり、セレクトトランジ
スタ４５ａとセレクトトランジスタ４５ｂの間に複数の
フローティングゲート３６ａとコントロールゲート３７
を有するセルトランジスタが配列している。そして、ド
レインコンタクトホール４１がビットライン３９ａ方向
のセルトランジスタ列の何ビットおきかにあり、この−
列にあるドレインコンタクトホール４１を介してドレイ
ン拡散層３４とコンタクトを採るようにビットライン３
９ａとしての配線層３９が接続されている。
しかしながら、このような従来の不揮発性半導体記憶装
置にあっては、第６図（ａ）に示す如くワードライン４
３方向（第６図（ａ）に示す矢印Ｗ）の集積化を行う場
合、この集積化は配線層３９のピッチ（配線層３９幅と
、配線層３９と配線ＪＷ３９の間隔とを加えたもの）に
よって決定されるが、配線層３９幅を小さくすることに
よる配線ｊｉ１３９の断線が生じたり、配線層３９と配
線層３９の間隔を小さくすることによる配線層３９と配
線層３９がショートしてしまう等の問題点があった。
置にあっては、第６図（ａ）に示す如くワードライン４
３方向（第６図（ａ）に示す矢印Ｗ）の集積化を行う場
合、この集積化は配線層３９のピッチ（配線層３９幅と
、配線層３９と配線ＪＷ３９の間隔とを加えたもの）に
よって決定されるが、配線層３９幅を小さくすることに
よる配線ｊｉ１３９の断線が生じたり、配線層３９と配
線層３９の間隔を小さくすることによる配線層３９と配
線層３９がショートしてしまう等の問題点があった。
そこで本発明は、ワードライン方向の集積化を容易に行
うことができ、信頼性を向上させることができる不揮発
性半導体記憶装置を提供することを目的としている。
うことができ、信頼性を向上させることができる不揮発
性半導体記憶装置を提供することを目的としている。
本発明による不揮発性半導体記憶装置は上記目的達成の
ため、ビットラインがドレインコンタクトホールを介し
てドレイン拡散層に接続され、該ドレイン拡散層と接続
するように第１のセレクトトランジスタが２列で配置さ
れ、該第１のセレクトトランジスタがエンハンスメント
型トランジスタとデイプレッション型トランジスタで適
宜直列に接続されて構成され、ソースラインが前記ビッ
トラインと直交するように配置され、前記ソースライン
と接続するように第２のセレクトトランジスタが１列で
配置され、２列の前記第１のセレクトトランジスタと１
列の前記第２のセレクトトランジスタ間を接続するよう
にフローティングゲートとコントロールゲートを有する
複数のセルトランジスタが直列に接続されて構成されて
いる。
ため、ビットラインがドレインコンタクトホールを介し
てドレイン拡散層に接続され、該ドレイン拡散層と接続
するように第１のセレクトトランジスタが２列で配置さ
れ、該第１のセレクトトランジスタがエンハンスメント
型トランジスタとデイプレッション型トランジスタで適
宜直列に接続されて構成され、ソースラインが前記ビッ
トラインと直交するように配置され、前記ソースライン
と接続するように第２のセレクトトランジスタが１列で
配置され、２列の前記第１のセレクトトランジスタと１
列の前記第２のセレクトトランジスタ間を接続するよう
にフローティングゲートとコントロールゲートを有する
複数のセルトランジスタが直列に接続されて構成されて
いる。
本発明は、ビットラインがドレインコンタクトホールを
介してドレイ拡散層に接続され、ドレイン拡散層と接続
するように第１のセレクトトランジスタが２列で配置さ
れ、第１のセレクトトランジスタがエンハンスメント型
トランジスタとデイプレッション型トランジスタで適宜
直列に接続されて構成され、ソースラインがビットライ
ンと直交するように配置され、ソースラインと接続する
ように第２のセレクトトランジスタが１列で配置され、
２列の第１のセレクトトランジスタと１列の第２のセレ
クトトランジスタ間を接続するようにフローティングゲ
ートとコントロールゲートを有する複数のセルトランジ
スタが直列に接続されて構成されている。
介してドレイ拡散層に接続され、ドレイン拡散層と接続
するように第１のセレクトトランジスタが２列で配置さ
れ、第１のセレクトトランジスタがエンハンスメント型
トランジスタとデイプレッション型トランジスタで適宜
直列に接続されて構成され、ソースラインがビットライ
ンと直交するように配置され、ソースラインと接続する
ように第２のセレクトトランジスタが１列で配置され、
２列の第１のセレクトトランジスタと１列の第２のセレ
クトトランジスタ間を接続するようにフローティングゲ
ートとコントロールゲートを有する複数のセルトランジ
スタが直列に接続されて構成されている。
したがって、従来のものでは２列のセルトランジスタに
対して２本のピントラインと２つのドレインコンタクト
ホールが必要であったが、本発明では１本のピントライ
ンと１つのドレインコンタクトホールで済むことになり
、ビットラインの本数とドレインコンタクトホールの数
を少なくすることができるようになり、ワードライン方
向の集積化を信頼性を損なわずに行うことができるよう
になる。
対して２本のピントラインと２つのドレインコンタクト
ホールが必要であったが、本発明では１本のピントライ
ンと１つのドレインコンタクトホールで済むことになり
、ビットラインの本数とドレインコンタクトホールの数
を少なくすることができるようになり、ワードライン方
向の集積化を信頼性を損なわずに行うことができるよう
になる。
以下、本発明を図面に基づいて説明する。
第１図〜第５図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図（ａ）、（ｂ）
は一実施例の構造の詳細を示す図、第２図は一実施例の
回路ブロック図、第３図は一実施例の動作原理を説明す
る図、第４図は一実施例の製造方法を説明する図である
。なお、第１図（ａ）は平面図（セルアレイを上から見
た図）、第１図（ｂ）は第１図（ａ）に示すｘｙ方向の
断面図である。
の一実施例を説明する図であり、第１図（ａ）、（ｂ）
は一実施例の構造の詳細を示す図、第２図は一実施例の
回路ブロック図、第３図は一実施例の動作原理を説明す
る図、第４図は一実施例の製造方法を説明する図である
。なお、第１図（ａ）は平面図（セルアレイを上から見
た図）、第１図（ｂ）は第１図（ａ）に示すｘｙ方向の
断面図である。
これらの図において、１は例えばＳｉからなる基板、２
はドレイン拡散層、３はソース／ドレイン拡散層、４ａ
は例えばポリシリコンからなるフローティングゲート、
４ｂ、４Ｃは例えばポリシリコンからなるゲート、５は
例えばポリシリコンからなるコントロールゲート、６は
例えばＳｔＯ□からなる眉間絶縁膜、７は例えば／ｌか
らなる配線層で、ビットライン７ａとして機能するもの
である。８は例えばＰＳＧからなるカバー膜、９は例え
ば５ｉｆｔからなるフィールド酸化膜、１０はドレイン
コンタクトホール、１１はエンハンスメント型トランジ
スタ、工２はデイプレッション型トランジスタ、１３は
ワードライン、１４はセルトランジスタ、１５は例えば
ＳｉＯ□からなるゲート酸化膜、１６は第１のポリシリ
コン膜、１７ａ、１７ｂは例えばＳｉＯ□からなるシリ
コン酸化膜、１８は第２のポリシリコン膜、１９は例え
ばＰＳＧからなるパッシベーション膜、２０は第１のセ
レクトトランジスタ、２１は第２のセレクトトランジス
タ、２２はソースラインである。
はドレイン拡散層、３はソース／ドレイン拡散層、４ａ
は例えばポリシリコンからなるフローティングゲート、
４ｂ、４Ｃは例えばポリシリコンからなるゲート、５は
例えばポリシリコンからなるコントロールゲート、６は
例えばＳｔＯ□からなる眉間絶縁膜、７は例えば／ｌか
らなる配線層で、ビットライン７ａとして機能するもの
である。８は例えばＰＳＧからなるカバー膜、９は例え
ば５ｉｆｔからなるフィールド酸化膜、１０はドレイン
コンタクトホール、１１はエンハンスメント型トランジ
スタ、工２はデイプレッション型トランジスタ、１３は
ワードライン、１４はセルトランジスタ、１５は例えば
ＳｉＯ□からなるゲート酸化膜、１６は第１のポリシリ
コン膜、１７ａ、１７ｂは例えばＳｉＯ□からなるシリ
コン酸化膜、１８は第２のポリシリコン膜、１９は例え
ばＰＳＧからなるパッシベーション膜、２０は第１のセ
レクトトランジスタ、２１は第２のセレクトトランジス
タ、２２はソースラインである。
なお、ゲート４ｂはデイプレッション型トランジスタ１
２のゲートであり、ゲート４ｃはエンハンスメント型ト
ランジスタ１１のゲートである。
２のゲートであり、ゲート４ｃはエンハンスメント型ト
ランジスタ１１のゲートである。
次に、その製造方法について説明する。
まず、第４図（ａ）に示すように、例えば熱酸化法によ
り基板１を選択的に酸化してゲート酸化膜１５を形成す
ることによりトランジスタ領域を形成する。この時、予
め選択的に形成された第１図（ａ）に示すフィールド酸
化膜９が絶縁領域となる。次いで、セルトランジスタの
チャネル用のイオン注入を基板１のセルトランジスタ領
域に行った後、例えばＣＶＤ法によりゲート酸化膜１５
上にポリシリコンを堆積し、例えばＣＶＤ法によりポリ
シリコンの不要な部分を選択的にエツチングして第１の
ポリシリコン膜１６を形成する。
り基板１を選択的に酸化してゲート酸化膜１５を形成す
ることによりトランジスタ領域を形成する。この時、予
め選択的に形成された第１図（ａ）に示すフィールド酸
化膜９が絶縁領域となる。次いで、セルトランジスタの
チャネル用のイオン注入を基板１のセルトランジスタ領
域に行った後、例えばＣＶＤ法によりゲート酸化膜１５
上にポリシリコンを堆積し、例えばＣＶＤ法によりポリ
シリコンの不要な部分を選択的にエツチングして第１の
ポリシリコン膜１６を形成する。
次に、第４図（ｂ）に示すように、例えば熱酸化法によ
り第１のポリシリコン膜１６を酸化してシリコン酸化１
１Ｑ１７ａを形成した後、エンハンスメント型トランジ
スタ及びデイプレッション型トランジスタのチャネル用
のイオン注入を基板１のエンハンスメント型トランジス
タ及びデイプレッション型トランジスタ領域に行った後
、例えばＣＶＤ法により全面を覆うようにポリシリコン
を堆積して第２のポリシリコン膜１８を形成する。
り第１のポリシリコン膜１６を酸化してシリコン酸化１
１Ｑ１７ａを形成した後、エンハンスメント型トランジ
スタ及びデイプレッション型トランジスタのチャネル用
のイオン注入を基板１のエンハンスメント型トランジス
タ及びデイプレッション型トランジスタ領域に行った後
、例えばＣＶＤ法により全面を覆うようにポリシリコン
を堆積して第２のポリシリコン膜１８を形成する。
次に、第４図（Ｃ）に示すように、第２のポリシリコン
膜１８を選択的にバターニングした後、第１のポリシリ
コン膜１６をセルファラインでバターニングする。この
時、第１のポリシリコンｌｌ！１６がセルトランジスタ
のフローティングゲートとなり、シリコン酸化膜１７ａ
を介して第１のポリシリコン膜１６上に形成された第２
のポリシリコン膜１８がコントロールゲートとなる。ゲ
ート酸化膜１５上に形成された第２のポリシリコン膜１
８がデイプレッション型トランジスタ及びエンハンスメ
ント型トランジスタのゲートとなる。
膜１８を選択的にバターニングした後、第１のポリシリ
コン膜１６をセルファラインでバターニングする。この
時、第１のポリシリコンｌｌ！１６がセルトランジスタ
のフローティングゲートとなり、シリコン酸化膜１７ａ
を介して第１のポリシリコン膜１６上に形成された第２
のポリシリコン膜１８がコントロールゲートとなる。ゲ
ート酸化膜１５上に形成された第２のポリシリコン膜１
８がデイプレッション型トランジスタ及びエンハンスメ
ント型トランジスタのゲートとなる。
次に、第４図（ｄ）に示すように、例えば熱酸化法によ
り第１のポリシリコン膜１６及び第２のポリシリコン膜
１８を酸化してシリコン酸化膜１７ｂを形成した後、例
えばイオン注入法によりドレイン拡散層２及びソース／
ドレイン拡散層３を形成する。次いで、例えばＣＶＤ法
により全面を覆うようにパッシベーション膜１９を形成
する。
り第１のポリシリコン膜１６及び第２のポリシリコン膜
１８を酸化してシリコン酸化膜１７ｂを形成した後、例
えばイオン注入法によりドレイン拡散層２及びソース／
ドレイン拡散層３を形成する。次いで、例えばＣＶＤ法
により全面を覆うようにパッシベーション膜１９を形成
する。
次に、第４図（ｅ）に示すように、ドレイン拡散層２上
のパッシベーション１ｉ１９及びゲート酸化ＪＩ＜！１
５を選択的にエツチングしてドレインコンタクトホール
１０を形成した後、例えばスパッタ法により全面にＡＮ
を堆積して、ドレインコンタクトホール１０を介してド
レイン拡散層２とコンタクトを採るように配線層７を形
成する。そして、例えばＣＶＤ法により全面を覆うよう
にカバー膜８を形成することにより不揮発性半導体記憶
装置が完成する。
のパッシベーション１ｉ１９及びゲート酸化ＪＩ＜！１
５を選択的にエツチングしてドレインコンタクトホール
１０を形成した後、例えばスパッタ法により全面にＡＮ
を堆積して、ドレインコンタクトホール１０を介してド
レイン拡散層２とコンタクトを採るように配線層７を形
成する。そして、例えばＣＶＤ法により全面を覆うよう
にカバー膜８を形成することにより不揮発性半導体記憶
装置が完成する。
すなわち、上記実施例では、第１〜第３図に示すように
、ビットライン７ａをドレインコンタクトホール１０を
介してドレイン拡散層２に接続し、ドレイン拡散膜２と
接続するように第１のセレクトトランジスタ２０を１本
のビットライン７ａに対して２列で配置し、この第１の
セレクトトランジスタ２０をエンハンスメント型トラン
ジスタ１１とディプレッション型トランジスタ１２で適
宜直列に接続して構成し、ソースライン２２をビットラ
イン７ａと直交するように配置し、ソースライン２２と
接続するように第２のセレクトトランジスタ２１を１列
で配置し、２列の第１のセレクトトランジスタ２０と１
列の第２のセレクトトランジスタ２１間を接続するよう
にフローティングゲート４ａとコントロールゲート５を
有する複数のセルトランジスタ１４を直列に接続して配
置するように構成したので、ワードライン１３方向の集
積化を行うことができ、信頼性を向上させることができ
る。具体的には、２列のセルトランジスタ１４が従来の
ものでは２本のビットラインと２つのドレインコンタク
トホールが必要であったが、１本のビットラインと１つ
のコンタクトホールで済むことになり、ビットラインの
本数とドレインコンタクトホールの数を少なくすること
ができ、ワードライン方向の集積化を行うことができる
のである。そして、と・ノドライン？ａ（配線層７）幅
の縮小化に伴うビットライン７ａの断線することや、ビ
ットライン７ａとビットライン７ａの間隔を小さくする
ことによるビットライン７ａとビットライン７ａがショ
ートすることが従来のものより起こり難くなり、信頼性
を向上させることができるのである。
、ビットライン７ａをドレインコンタクトホール１０を
介してドレイン拡散層２に接続し、ドレイン拡散膜２と
接続するように第１のセレクトトランジスタ２０を１本
のビットライン７ａに対して２列で配置し、この第１の
セレクトトランジスタ２０をエンハンスメント型トラン
ジスタ１１とディプレッション型トランジスタ１２で適
宜直列に接続して構成し、ソースライン２２をビットラ
イン７ａと直交するように配置し、ソースライン２２と
接続するように第２のセレクトトランジスタ２１を１列
で配置し、２列の第１のセレクトトランジスタ２０と１
列の第２のセレクトトランジスタ２１間を接続するよう
にフローティングゲート４ａとコントロールゲート５を
有する複数のセルトランジスタ１４を直列に接続して配
置するように構成したので、ワードライン１３方向の集
積化を行うことができ、信頼性を向上させることができ
る。具体的には、２列のセルトランジスタ１４が従来の
ものでは２本のビットラインと２つのドレインコンタク
トホールが必要であったが、１本のビットラインと１つ
のコンタクトホールで済むことになり、ビットラインの
本数とドレインコンタクトホールの数を少なくすること
ができ、ワードライン方向の集積化を行うことができる
のである。そして、と・ノドライン？ａ（配線層７）幅
の縮小化に伴うビットライン７ａの断線することや、ビ
ットライン７ａとビットライン７ａの間隔を小さくする
ことによるビットライン７ａとビットライン７ａがショ
ートすることが従来のものより起こり難くなり、信頼性
を向上させることができるのである。
次に、その動作原理について第２図を用いて説明する。
ここでは、ドレインコンタクトホール１０例の２列の第
１のセレクトトランジスタ２０をエンハンスメント型ト
ランジスタ１１とデイプレッション型トランジスタＩ２
で適宜直列に接続して構成し、２列の複数のセルトラン
ジスタ１４を結線しており、この状態でビットラインＡ
、Ｂ、Ｃ，Ｄがそれぞれ適宜選択できればよい。すなわ
ち、ビットライン７ａをＨｉｇｈにし、■のラインのエ
ンハンスメント型トランジスタ１１とデイプレッション
型トランジスタ１２をＨｉｇｈにするとＡ列のみが選択
される。そして、順に■、■、■のラインのエンハンス
メント型トランジスタ１１とデイプレッション型トラン
ジスタ１２をＨｉｇｈにすると順にＢ、Ｃ１Ｄ列が選択
される。したがって、２列の第１のセレクトトランジス
タ２０をエンハンスメント型トランジスタ１１とデイプ
レッション型トランジスタ１２で適宜直列に接続して構
成したので、２列のセルトランジスタＩ４が従来のもの
では２本のビットラインと２つのドレインコンタクトホ
ールが必要であったが、１本のビットラインと１つのド
レインコンタクトホールで済むことになり、ピントライ
ンの本数とドレインコンタクトホールの数を少な（する
ことができるのである。
１のセレクトトランジスタ２０をエンハンスメント型ト
ランジスタ１１とデイプレッション型トランジスタＩ２
で適宜直列に接続して構成し、２列の複数のセルトラン
ジスタ１４を結線しており、この状態でビットラインＡ
、Ｂ、Ｃ，Ｄがそれぞれ適宜選択できればよい。すなわ
ち、ビットライン７ａをＨｉｇｈにし、■のラインのエ
ンハンスメント型トランジスタ１１とデイプレッション
型トランジスタ１２をＨｉｇｈにするとＡ列のみが選択
される。そして、順に■、■、■のラインのエンハンス
メント型トランジスタ１１とデイプレッション型トラン
ジスタ１２をＨｉｇｈにすると順にＢ、Ｃ１Ｄ列が選択
される。したがって、２列の第１のセレクトトランジス
タ２０をエンハンスメント型トランジスタ１１とデイプ
レッション型トランジスタ１２で適宜直列に接続して構
成したので、２列のセルトランジスタＩ４が従来のもの
では２本のビットラインと２つのドレインコンタクトホ
ールが必要であったが、１本のビットラインと１つのド
レインコンタクトホールで済むことになり、ピントライ
ンの本数とドレインコンタクトホールの数を少な（する
ことができるのである。
次に、その動作原理について第３図を用いて更に具体的
に説明する。ここでは第３図に示す点線部Ｍのセルトラ
ンジスタＩ４を選択し、書き込み（ｗｒｉ ｔｅ）、消
去（ｅｒａｓｅ）、読み込み（ｒｅａｄ）を行う場合で
ある。なお、Ｓはソースライン２２、Ｓｌは第２のセレ
クトトランジスタ２１のワードライン１３、Ｗ、 、Ｗ
、 、Ｗ、はセルトランジスタ１４のワードライン１３
、Ｓ２、ＳＩ、Ｓａ、Ｓ、は第１のセレクトトランジス
タ２０のワードライン１３である。
に説明する。ここでは第３図に示す点線部Ｍのセルトラ
ンジスタＩ４を選択し、書き込み（ｗｒｉ ｔｅ）、消
去（ｅｒａｓｅ）、読み込み（ｒｅａｄ）を行う場合で
ある。なお、Ｓはソースライン２２、Ｓｌは第２のセレ
クトトランジスタ２１のワードライン１３、Ｗ、 、Ｗ
、 、Ｗ、はセルトランジスタ１４のワードライン１３
、Ｓ２、ＳＩ、Ｓａ、Ｓ、は第１のセレクトトランジス
タ２０のワードライン１３である。
まず、書き込みを行う場合について説明する。
その条件はす、のビットライン７ａがオープン（ＯＰＥ
Ｎ） 、ｂ、のビットライン７ａが２０Ｖ、Ｓのソース
ライン２２がＯＶ、ＳＩ 、Ｓｔ 、Ｓａ 、Ｓｓのワ
ードライン１３がＬＯＷ、Ｓ：ｌのワードライン１３が
Ｈｊ ｇ ｈ ｓ Ｗ １、Ｗｚのワードライン１３が
０■、Ｗ、のワードライン１３が２０Ｖである。具体的
には、ｂｌのビットライン７ａは選択しないのでオープ
ンにし、ｂｔのビットライン７ａのみ選択するように２
０Ｖ電圧を印加する。次いで、Ｓ、のワードライン１３
をＨｉ ｇｈすることでＭ部分のセルトランジスタ１４
があるセルトランジスタ列が選択される。ここではＥ”
ＰＲＯＭ型の書き込みの場合で、フローティングゲー
）４ａにホールを入れることで書き込みする場合である
ので、Ｗ、のワードライン１３にｂ２のビットライン７
ａと同じ電圧２０Ｖを印加しＭ部分の書き込みするセル
トランジスタ１４はＯＶにする。Ｍ部分の書き込みする
セルトランジスタ１４のゲートにＯＶ、ドレインに２０
Ｖ、ソースにフロート（ＯＶでもよい）となって書き込
みすることができる。そして、書き込みした後はデイプ
レッション型トランジスタ１２になり、ＯＶ印加しても
流れるので書き込みしていると判断できる。
Ｎ） 、ｂ、のビットライン７ａが２０Ｖ、Ｓのソース
ライン２２がＯＶ、ＳＩ 、Ｓｔ 、Ｓａ 、Ｓｓのワ
ードライン１３がＬＯＷ、Ｓ：ｌのワードライン１３が
Ｈｊ ｇ ｈ ｓ Ｗ １、Ｗｚのワードライン１３が
０■、Ｗ、のワードライン１３が２０Ｖである。具体的
には、ｂｌのビットライン７ａは選択しないのでオープ
ンにし、ｂｔのビットライン７ａのみ選択するように２
０Ｖ電圧を印加する。次いで、Ｓ、のワードライン１３
をＨｉ ｇｈすることでＭ部分のセルトランジスタ１４
があるセルトランジスタ列が選択される。ここではＥ”
ＰＲＯＭ型の書き込みの場合で、フローティングゲー
）４ａにホールを入れることで書き込みする場合である
ので、Ｗ、のワードライン１３にｂ２のビットライン７
ａと同じ電圧２０Ｖを印加しＭ部分の書き込みするセル
トランジスタ１４はＯＶにする。Ｍ部分の書き込みする
セルトランジスタ１４のゲートにＯＶ、ドレインに２０
Ｖ、ソースにフロート（ＯＶでもよい）となって書き込
みすることができる。そして、書き込みした後はデイプ
レッション型トランジスタ１２になり、ＯＶ印加しても
流れるので書き込みしていると判断できる。
次に、読み込みを行う場合について説明する。
その条件はす、のビットライン７ａがオープン、ｂｔの
ビットライン７ａが５Ｖ、Ｓのソースライン２２がＯＶ
、Ｓｔ 、、ＳＩのワードライン１３がＨｉｇｈ、ｓ、
のワードライン１３がＯＶ、Ｓａ 、Ｓｓのワードライ
ン１３がＬ ｏ ｗ、ＷＨ、Ｗｌのワードライン１３が
５■、Ｗ２のワードライン１３がＯＶである。具体的に
は、Ｍ部分の読み込みするセルトランジスタ１４のゲー
トに０■、ドレインに１〜５Ｖ、ソースにＯＶとなって
読み込みリードすることができる。読み込みした後は、
エンハンスメント型トランジスタＩ工あるいはデイプレ
ッション型トランジスタ１２であるかを判断することが
でき、書き込みされているか消去されているかが判断で
きる。
ビットライン７ａが５Ｖ、Ｓのソースライン２２がＯＶ
、Ｓｔ 、、ＳＩのワードライン１３がＨｉｇｈ、ｓ、
のワードライン１３がＯＶ、Ｓａ 、Ｓｓのワードライ
ン１３がＬ ｏ ｗ、ＷＨ、Ｗｌのワードライン１３が
５■、Ｗ２のワードライン１３がＯＶである。具体的に
は、Ｍ部分の読み込みするセルトランジスタ１４のゲー
トに０■、ドレインに１〜５Ｖ、ソースにＯＶとなって
読み込みリードすることができる。読み込みした後は、
エンハンスメント型トランジスタＩ工あるいはデイプレ
ッション型トランジスタ１２であるかを判断することが
でき、書き込みされているか消去されているかが判断で
きる。
次に、消去を行う場合について説明する。
その条件は、ｂ、のビットライン７ａが０ｖ１ｂ２のビ
ットライン７ａが０■、Ｓのソースライン２２がＯＶ、
ＳＩ、Ｓｔ、Ｓｘ、Ｓａ、Ｓｓのワードライン１３がＨ
１ｇ ｈ ＳＷ Ｉ 、Ｗｚ 、Ｗｘのワードライン１
３が１５Ｖである。具体的には、ドレインからフローテ
ィングゲート４ａに電子を入れて消去することができる
。すなわち、Ｍ部分の消去するセルトランジスタ１４の
ゲートに２０Ｖ、ドレインにＯＶ、ソースにＯＶとなっ
て消去することができる。消去した後はエンハンスメン
ト型トランジスタ１１となる。
ットライン７ａが０■、Ｓのソースライン２２がＯＶ、
ＳＩ、Ｓｔ、Ｓｘ、Ｓａ、Ｓｓのワードライン１３がＨ
１ｇ ｈ ＳＷ Ｉ 、Ｗｚ 、Ｗｘのワードライン１
３が１５Ｖである。具体的には、ドレインからフローテ
ィングゲート４ａに電子を入れて消去することができる
。すなわち、Ｍ部分の消去するセルトランジスタ１４の
ゲートに２０Ｖ、ドレインにＯＶ、ソースにＯＶとなっ
て消去することができる。消去した後はエンハンスメン
ト型トランジスタ１１となる。
なお、上記実施例では、第４図（ａ）〜（ｃ）に示すよ
うに、セレクトトランジスタ（エンハンスメント型トラ
ンジスタ１１およびディプレッション型トランジスタ１
２）のゲートを第２のポリシリコン膜１８で形成する場
合について説明したが、本発明はこれに限度されるもの
ではなく、第５図（ａ）、（ｂ）に示すように、セレク
トトランジスタ２０のゲートを第１のポリシリコン膜１
６で形成する場合であってもよい。具体的には、第５図
（ａ）、（ｂ）に示すように、基板１上にゲート酸化膜
１５、第１のポリシリコン膜１６、シリコン酸化膜１７
ａ及び第２のポリシリコン膜１８を順次形成した後、第
２のポリシリコン膜１８をパターニングする。なお、セ
レクトトランジスタ及びセルトランジスタのチャネル用
のイオン注入はゲート酸化膜１５の形成後に行う。次い
で、第１のポリシリコン膜１６をパターニングすること
により第１のポリシリコン［１６からなるセレクトトラ
ンジスタのゲートが形成される。
うに、セレクトトランジスタ（エンハンスメント型トラ
ンジスタ１１およびディプレッション型トランジスタ１
２）のゲートを第２のポリシリコン膜１８で形成する場
合について説明したが、本発明はこれに限度されるもの
ではなく、第５図（ａ）、（ｂ）に示すように、セレク
トトランジスタ２０のゲートを第１のポリシリコン膜１
６で形成する場合であってもよい。具体的には、第５図
（ａ）、（ｂ）に示すように、基板１上にゲート酸化膜
１５、第１のポリシリコン膜１６、シリコン酸化膜１７
ａ及び第２のポリシリコン膜１８を順次形成した後、第
２のポリシリコン膜１８をパターニングする。なお、セ
レクトトランジスタ及びセルトランジスタのチャネル用
のイオン注入はゲート酸化膜１５の形成後に行う。次い
で、第１のポリシリコン膜１６をパターニングすること
により第１のポリシリコン［１６からなるセレクトトラ
ンジスタのゲートが形成される。
本発明によれば、ワードライン方向の集積化を容易に行
うことができ、信頼性を向上させることができるという
効果がある。
うことができ、信頼性を向上させることができるという
効果がある。
第１図〜第５図は本発明に係る不揮発性半導体記憶装置
の一実施例を説明する図であり、第１図は一実施例の構
造の詳細を示す図、第２図は一実施例の回路ブロック図
、 第３図は一実施例の動作原理を説明する図、第４図は一
実施例の製造方法を説明する図、第５図は他の実施例の
製造方法を説明する図、第６図及び第７図は従来の不揮
発性半導体記憶装置を説明する図であり、 第６図は従来例の構造の詳細を示す図、第７図は従来例
の回路ブロック図である。 ２２・・・・・・ソースライン。 ｌ・・・・・・基板、 ２・・・・・・ドレイン拡散膜、 ３・・・・・・ソース／ドレイン拡散層、４ａ・・・・
・・フローティングゲート、４ｂ、４Ｃ・・・・・・ゲ
ート、 ５・・・・・・コントロールケート、 ６・・・・・・層間絶縁膜、 ７・・・・・・配線層、 ７ａ・・・・・・ビットライン、 ８・・・・・・カバー膜、 ９・・・・・・フィールド酸化膜、 ＩＯ・・・・・・ドレインコンタクトホール、１１・・
・・・・エンハンスメント型トランジスタ、１２・・・
・・・デイプレッション型トランジスタ、１３・・・・
・・ワードライン、 １４・・・・・・セルトランジスタ、 ２０・・・・・・第１のセレクトトランジスタ、２１・
・・・・・第２のセレクトトランジスタ、（ａ） 第 凶
の一実施例を説明する図であり、第１図は一実施例の構
造の詳細を示す図、第２図は一実施例の回路ブロック図
、 第３図は一実施例の動作原理を説明する図、第４図は一
実施例の製造方法を説明する図、第５図は他の実施例の
製造方法を説明する図、第６図及び第７図は従来の不揮
発性半導体記憶装置を説明する図であり、 第６図は従来例の構造の詳細を示す図、第７図は従来例
の回路ブロック図である。 ２２・・・・・・ソースライン。 ｌ・・・・・・基板、 ２・・・・・・ドレイン拡散膜、 ３・・・・・・ソース／ドレイン拡散層、４ａ・・・・
・・フローティングゲート、４ｂ、４Ｃ・・・・・・ゲ
ート、 ５・・・・・・コントロールケート、 ６・・・・・・層間絶縁膜、 ７・・・・・・配線層、 ７ａ・・・・・・ビットライン、 ８・・・・・・カバー膜、 ９・・・・・・フィールド酸化膜、 ＩＯ・・・・・・ドレインコンタクトホール、１１・・
・・・・エンハンスメント型トランジスタ、１２・・・
・・・デイプレッション型トランジスタ、１３・・・・
・・ワードライン、 １４・・・・・・セルトランジスタ、 ２０・・・・・・第１のセレクトトランジスタ、２１・
・・・・・第２のセレクトトランジスタ、（ａ） 第 凶
Claims (1)
- ビットラインがドレインコンタクトホールを介してド
レイン拡散層に接続され、該ドレイン拡散層と接続する
ように第１のセレクトトランジスタが２列で配置され、
該第１のセレクトトランジスタがエンハンスメント型ト
ランジスタとディプレッション型トランジスタで適宜直
列に接続されて構成され、ソースラインが前記ビットラ
インと直交するように配置され、前記ソースラインと接
続するように第２のセレクトトランジスタが１列で配置
され、２列の前記第１のセレクトトランジスタと１列の
前記第２のセレクトトランジスタ間を接続するようにフ
ローティングゲートとコントロールゲートを有する複数
のセルトランジスタが直列に接続されて構成されている
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22691988A JP2582412B2 (ja) | 1988-09-09 | 1988-09-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22691988A JP2582412B2 (ja) | 1988-09-09 | 1988-09-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274069A true JPH0274069A (ja) | 1990-03-14 |
| JP2582412B2 JP2582412B2 (ja) | 1997-02-19 |
Family
ID=16852656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22691988A Expired - Fee Related JP2582412B2 (ja) | 1988-09-09 | 1988-09-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582412B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0618586A1 (en) * | 1993-03-31 | 1994-10-05 | Sony Corporation | Non-volatile memory device |
| US5698879A (en) * | 1994-08-19 | 1997-12-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6151249A (en) * | 1993-03-19 | 2000-11-21 | Kabushiki Kaisha Toshiba | NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors |
| US6927443B2 (en) | 2002-10-15 | 2005-08-09 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| WO2012070096A1 (ja) * | 2010-11-22 | 2012-05-31 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| JP2013026290A (ja) * | 2011-07-15 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4384199B2 (ja) | 2007-04-04 | 2009-12-16 | 株式会社東芝 | 半導体装置の製造方法 |
-
1988
- 1988-09-09 JP JP22691988A patent/JP2582412B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151249A (en) * | 1993-03-19 | 2000-11-21 | Kabushiki Kaisha Toshiba | NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors |
| EP0618586A1 (en) * | 1993-03-31 | 1994-10-05 | Sony Corporation | Non-volatile memory device |
| US5698879A (en) * | 1994-08-19 | 1997-12-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6927443B2 (en) | 2002-10-15 | 2005-08-09 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| WO2012070096A1 (ja) * | 2010-11-22 | 2012-05-31 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| JP5481564B2 (ja) * | 2010-11-22 | 2014-04-23 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| US8866123B2 (en) | 2010-11-22 | 2014-10-21 | Hitachi, Ltd. | Non-volatile memory device and production method thereof |
| US9177999B2 (en) | 2010-11-22 | 2015-11-03 | Hitachi, Ltd. | Non-volatile memory device and production method thereof |
| JP2013026290A (ja) * | 2011-07-15 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US9076722B2 (en) | 2011-07-15 | 2015-07-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US9768380B2 (en) | 2011-07-15 | 2017-09-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2582412B2 (ja) | 1997-02-19 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |