JPH10116923A - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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- JPH10116923A JPH10116923A JP26893696A JP26893696A JPH10116923A JP H10116923 A JPH10116923 A JP H10116923A JP 26893696 A JP26893696 A JP 26893696A JP 26893696 A JP26893696 A JP 26893696A JP H10116923 A JPH10116923 A JP H10116923A
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
電圧を必要としない、FNフラッシュメモリを効率よく
製造できる方法を提供する。 【解決手段】 基板1上にフィールド酸化膜2、ゲート
酸化膜4を形成する。トンネル領域の窓5’を開口し、
レジストをマスクとし、砒素イオンの注入を行う。レジ
ストをマスクとし、トンネル窓5’の酸化膜を除去す
る。レジスト除去後、熱処理を行い、トンネル酸化膜5
を形成する。第1ポリシリコン膜を堆積し、その上に、
第1ポリシリコン膜をパターン6aに形成する。ONO
膜7を形成した後、第2ポリシリコン膜を堆積し、第1
ポリシリコン膜/ONO膜7/第2ポリシリコン膜を自
己整合的にパターニングして、コントロールゲートC
G、ONO膜7及びフローティングゲートFGを形成す
る。
Description
ordheim(F−N)トンネル電流によって、書き
込み及び消去を行う不揮発性半導体メモリの製造方法に
関し、より詳しくはF−Nフラッシュメモリの製造方法
として好適な不揮発性半導体メモリの製造方法に関す
る。
記する)フラッシュメモリ(以下第1従来例と称する)
の構造を示す。このFNフラッシュメモリは、以下の製
造工程で作製される。即ち、まず、P型の半導体基板1
01上にトンネル酸化膜102を形成し、その上にフロ
ーティングゲート(浮遊ゲート)FGをパターン形成す
る。続いて、このパターンをマスクとし、半導体基板1
01の上方より砒素(As)イオンを注入し、これによ
り、ソース103及びドレイン104を形成する。そし
て、フローティングゲートFGの上に層間絶縁膜105
を介してコントロールゲート(制御ゲート)CGを形成
する。
にフローティングゲートFGをマスクとして砒素イオン
を注入することによりソース103及びドレイン104
を形成する工程をとるため、フローティングゲートFG
は、図示のように均一で、かつ厚みの薄いトンネル酸化
膜102を有することになる。
(以下第2従来例と称する)として、本願出願人が特開
平4−356969号公報で先に提案したものがある。
このFNフラッシュメモリは、フローティングゲートの
下にゲート絶縁膜とトンネル領域の両方を形成した点に
特徴を有するものである。
する。まず、Si基板201上に厚さ30nmのゲート
酸化膜204を形成する。続いて、その上に、厚さ20
0nmのポリシリコン層、厚さ100nmのSiO2層
及びフォトレジスト層(図示せず)を順次積層した後、
フォトレジストパターン(図示せず)を形成し、これを
マスクにして、SiO2層,ポリシリコン層をエッチン
グし、フローティングゲートとしての第1ポリシリコン
膜209及びSiO2パターン214を形成する(同図
(a)参照)。
後、ポリシリコン膜209及びSiO2パターン214
をマスクにして、砒素イオンを注入し、N型のソース2
02及びドレイン203を形成する。続いて、ドレイン
203上のゲート酸化膜204を同図(a)に示すフォ
トレジストパターン215をマスクに用いて除去する。
レジストパターン215を除去した後、ポリシリコン膜
209を含むSi基板201の全面を酸化して、厚さ8
nmのトンネル酸化膜216を形成し、更に厚さ300
nmの第2ポリシリコン膜を堆積し、全面をエッチバッ
クしてドレイン203上にポリシリコンの導電性側壁ス
ペーサ217を形成する。この際、導電性側壁スペーサ
217はスペーサ絶縁膜218を介してゲート本体、即
ち第1ポリシリコン膜209に接して形成され、ゲート
本体209上にはSiO2膜214が配設されており、
エッチバックの際、これがゲート本体209をマスクす
る。
2膜214を除去した後、厚さ250nmの第3ポリシ
リコン膜219を堆積し、これをエッチバックして導電
性側壁スペーサ217とゲート本体209とを電気的に
接続可能なゲート片210を形成し、ゲート本体20
9、導電性側壁スペーサ217及びゲート片210から
なるフローティングゲートFGとする(同図(d)参
照)。
膜を介して制御ゲート等を作製し、これによってFNフ
ラッシュメモリが作製される。
来例(以下第3従来例と称する)として、IEDM 1
993年 p19〜p22に掲載された「A High
Capacitive−Coupling Rati
o(HiCR)Cell for V−Only 64
Mbit Future Flash Memori
es」(Yosiaki S.Hisamune,Ko
hji Kanamori等)がある。
程を図11に基づき説明する。まず、Si基板301上
にゲート絶縁膜302を介してゲート本体309を形成
した後、シリコン酸化膜303を介してシリコン窒化膜
304をゲート本体309の上及びその側壁に形成し
(同図(a),(b)参照)、続いてソース/ドレイン
形成のためのイオン(n+)を注入した後、選択酸化を
行う(同図(c)参照)。
ゲート本体309の側壁にあったシリコン窒化膜304
下のシリコン基板301を露出させ、ここにトンネル絶
縁膜(トンネル酸化膜)316を形成する。その後、上
述と同様に導電性側壁スペーサ317及び該側壁スペー
サ317(同図(d)参照)とゲート本体309とを接
続する第3ポリシリコン膜319を形成し(同図(e)
参照)、このポリシリコン膜319をパターニングして
フローティングゲートFGを形成する(同図(f)参
照)。
来例では、ゲート絶縁膜が均一に薄いトンネル酸化膜1
02で形成されているため、以下に示す問題点がある。
ことができないため、バンド間トンネル電流が流れ、こ
のとき発生したホールがトンネル酸化膜102中にトラ
ップされ易く、信頼性劣化の原因となっていた。
基板101間の容量が大きくなり、その結果、ゲート結
合容量比が小さくなるため、書き込み及び消去時に高電
圧を必要とする。
ずれもフローティングゲートFGを作製するのに、第
1、第2及び第3ポリシリコン膜からなる3層のポリシ
リコン膜を必要とするため、工程数が増え、煩雑にな
る。このため、製造効率が低下し、FNフラッシュメモ
リのコストアップの要因になっていた。
て、コントロールゲートのパターニングと同時にフロー
ティングゲートもパターニングする場合、コントロール
ゲートに覆われていないスペーサ絶縁膜218等も同時
にエッチング除去する必要がある。即ち、スペーサ絶縁
膜218等のエッチ残りがあると、そのエッチ残りの側
壁にフローティングゲートを構成するポリシリコン膜が
残りやすく、このポリシリコン膜が完全にエッチングさ
れなければ、メモリセル間でフローティングゲートを完
全に分離できないからである。
なり、FNフラッシュメモリのコストアップの要因にな
っていた。
膜319をパターニングする際に、位置合わせのための
余裕を確保する必要があるため、セルサイズが大きくな
る。このため、FNフラッシュメモリの高集積化を図る
上でのネックになっていた。
たものであり、バンド間トンネル電流を防止できること
により信頼性を向上でき、書き込み及び消去時に高電圧
を必要とすることなく、しかも工程数を削減でき、コス
トダウンを図ることができるとともに、セル面積を小さ
くでき、高集積化が図れる不揮発性半導体メモリの製造
方法を提供することを目的とする。
メモリの製造方法は、半導体基板上に素子分離用絶縁膜
を形成する工程と、該素子分離用絶縁膜を含む該半導体
基板上に第1絶縁膜を形成する工程と、レジストマスク
を用いて該半導体基板にイオンを注入し、拡散層を形成
する工程と、該レジストマスクを用いトンネル領域の該
第1絶縁膜を除去する工程と、該レジストマスクを除去
した後、該トンネル領域に第2絶縁膜を形成する工程
と、該第2絶縁膜の上に該素子分離用絶縁膜と一部重な
る第1導電層パターンを形成する工程と、該第1導電層
パターンの上に、該第2の絶縁膜を介して第2導電層パ
ターンを形成する工程とを包含しており、そのことによ
り上記目的が達成される。
造方法は、半導体基板上に第1絶縁膜を形成する工程
と、該第1絶縁膜の上に第1窒化膜をパターン形成する
工程と、第1窒化膜パターンを酸化膜で覆い、該第1窒
化膜の上に第2窒化膜を堆積し、且つエッチバックによ
り、該第1窒化膜パターンの両側壁であって、トンネル
領域を形成する部分に対応している部分に窒化膜スペー
サを形成する工程と、該第1窒化膜及び該窒化膜スペー
サをマスクとして、素子分離用絶縁膜を自己整合的に形
成する工程と、該第1窒化膜パターンの両側壁の該窒化
膜スペーサ除去する工程と、該第1窒化膜パターン及び
該素子分離用絶縁膜をマスクとして該半導体基板にイオ
ンを注入し、拡散層を形成する工程と、該第1窒化膜パ
ターンを除去する工程と、該トンネル領域を覆うよう
に、第1導電パターン形成する工程と、該第1導電パタ
ーンの上に第3の絶縁膜を介して第2導電層パターン形
成する工程とを包含しており、そのことにより上記目的
が達成される。
ントロールゲートとし、同時に前記第1導電層パターン
をエッチングすることにより、フローティングゲートを
形成する。
イン形成のためのイオン注入領域は、トンネル領域を規
定するマスク領域と同じであるため、トンネル領域をソ
ース/ドレイン拡散層で完全に覆うことができる。よっ
て、バンド間トンネル電流を低減できるので、メモリセ
ルの信頼性を向上できる。
ン膜の層数を第1従来例及び第2従来例に比べて低減で
き、その分、工程数の削減が図れるので、製造能率を向
上できる。
成する工程を含む製造プロセスによれば、位置合わせの
ための余裕を確保する必要がないので、その分、セル面
積を小さくできる。従って、まず、第1に、不揮発性半
導体メモリの高集積化を図ることができる。第2に、ト
ンネル領域も小さくでき、ゲートカップリング比をより
一層大きくできるので、より一層低電圧でメモリセルに
対する書き込みが行える。
に基づき具体的に説明する。
形態1を示す。まず、図1〜図4に基づき本実施形態1
の製造方法で作製されるFNフラッシュメモリの構造に
ついて説明する。
レイの一部の平面構成を示す。半導体基板1上には複数
のメモリセルCがX−Y二次元方向にマトリクス状に形
成されている。ここで、X方向はメモリセルCのチャネ
ル方向に相当する。なお、図1において、各メモリセル
Cは、Cim(iは行を示し、i=1,2,3、mは列
を示し、m=1,2,3)と表記してある。
構造について説明する。図1、図3及び図4に示すよう
に、半導体基板1上には素子分離絶縁膜2、ゲート酸化
膜4及びトンネル絶縁膜5が形成され、その上にフロー
ティングゲートFGが形成されている。
は、ONO膜等の絶縁膜7を介して、コントロールゲー
トCGが形成されている。図3に示すように、コントロ
ールゲートCGは、メモリセルCのチャネル方向に沿っ
て延在しており、図5(a),(b)に示すように、X
方向に並ぶメモリセルCを接続するワードラインWLと
なっている。
のメモリセルC,Cの間には、素子分離絶縁膜2が形成
されている。拡散層3は素子分離絶縁膜2によってX方
向に電気的に絶縁されており、一方の拡散層3aはドレ
イン拡散層3aとして機能し、他方の拡散層3bはソー
ス拡散層3bとして機能する。
5(a),(b)に示すように、ビットラインBLに連
なる拡散層配線で接続されている。ここで、ドレイン拡
散層ラインは金属配線で接続することにしてもよい。但
し、その場合は、各拡散層3にコンタクト領域を形成す
る必要がある。また、図4に示すように、Y方向に沿っ
て隣接するメモリセルCのフローティングゲートFGの
間には、素子分離用イオン注入領域(p領域)が形成さ
れている。
ラッシュメモリの等価回路を示す。但し、同図(a)は
1本の共通ソースラインCSLに3列に配列されたメモ
リセルCのソースを接続した構造のものを示し、同図
(b)は1本のソースラインSLに2列に配列されたメ
モリセルCのソースを接続した構造のものを示す。
の等価回路においても、同一ワードラインWL1〜WL
3上の各メモリセルCのソース/ドレインは異なるビッ
トライン(BL1,BL2,…BL6)に接続されてい
る。
シュメモリの動作を、図5(a)及び図5(b)におい
て、メモリセルC11が選択された場合を例にとって説明
する。なお、図6(a)は、図5(a)において、メモ
リセルC11が選択された場合の動作条件を示し、図6
(b)は、図5(b)において、メモリセルC11が選択
された場合の動作条件を示す。
する書き込み(PROGRAM)動作は、ページモード
の場合を例にとって説明すると、まずメモリセルC11の
コントロールゲートCGに接続されたワードラインWL
1に負の高電圧(−8V)を印加し、その他のワードラ
インWL2,WL3を0Vとする。次に、メモリセルC
11のドレイン拡散層3aに連なるビットラインBL1に
正の電圧(4V)を印加し、その他のビットラインBL
2,BL3は0Vとする。
モードの場合を例にとって説明すると、まず全ビットラ
インBL1〜BL3を0Vにしておき、ワードラインW
L1に正の高電圧(17V)を印加し、その他のワード
ラインWL2,WL3は0Vとする。
された複数のメモリセルCのフローティングゲートFG
に同時に電子が注入され、一括消去される。
み出し(READ)は、まず、ワードラインWL1に3
Vを印加し、同時にビットラインに1V、共通ソースラ
インCSLに0Vを印加し、ビットライン/ソースライ
ン間に流れる電流を検出することにより、データが読み
出される。
11に対する書き込み動作は、ページモードの場合を例に
とって説明すると、まずメモリセルC11のコントロール
ゲートCGに接続されたワードラインWL1に負の高電
圧(−8V)を印加し、その他のワードラインWL2,
WL3を0Vとする。次に、メモリセルC11のドレイン
拡散層3aに連なるビットラインBL1に正の電圧(4
V)を印加し、その他のビットラインBL2,BL3,
BL4は0Vとする。
例にとって説明すると、まず全ビットラインBL1〜B
L4を0Vにしておき、ワードラインWL1に正の高電
圧(17V)を印加し、その他のワードラインWL2,
WL3は0Vとする。
された複数のメモリセルCのフローティングゲートFG
に同時に電子が注入され、一括消去される。
み出しは、まず、ワードラインWL1に3Vを印加し、
同時にビットラインBL1に1V、ソースラインSL
1,SL2に0Vを印加し、ビットライン/ソースライ
ン間に流れる電流によるビットラインの電圧の低下を検
出することにより、データが読み出される。
造のFNフラッシュメモリの製造工程について説明す
る。但し、図7(a)〜(d)はいずれも図2のA−A
線断面図に相当するものである。
板1上に膜厚300nmのフィールド酸化膜(素子分離
絶縁膜)2を形成する。続いて、その上に膜厚20nm
のゲート酸化膜4を形成する。
り、トンネル領域の窓5’を開口し、レジストをマスク
とし、80KeV、5×1015/cm2の砒素注入を行
う。引き続き、レジストをマスクとし、トンネル窓5’
の酸化膜を除去する(図7(b)参照)。
で800℃、30分の熱処理を行い、引き続きトンネル
酸化膜5を形成する(図7(b)参照)。
0nmの膜厚に堆積する。そして、その上に、フォト・
リソグラフィー及びエッチング技術により、第1ポリシ
リコン膜をパターン6aに形成する(図7(c)参
照)。
リシリコン膜を約100nm堆積し、第1ポリシリコン
膜/ONO膜7/第2ポリシリコン膜を自己整合的にパ
ターニングすることにより、コントロールゲートCG
(ワードライン)、ONO膜7及びフローティングゲー
トFGを形成する(図7(d)参照)。
フラッシュメモリが作製される。
ば、各メモリセルCは独立した2本のビットライン拡散
層を有するため、FN電流による書き込みができ、且
つ、トンネル絶縁膜5が形成される領域は、拡散層3で
完全に覆われているため、書き込み時におけるバンド間
トンネル電流を大幅に低減できる。従って、書き込み効
率及びメモリセルCの信頼性を向上できる。
より厚い絶縁膜で形成されているため、ゲート領域絶縁
膜が均一のトンネル酸化膜で形成されている第1従来例
のフラッシュと比較して、ゲートカップリング容量比を
大きくできるため、低電圧書き込みが可能となる。
るためのポリシリコン膜が1層で済むので、第2従来例
及び第3従来例のFNフラッシュメモリに比べて製造工
程を簡略化できる。よって、その分、製造効率を向上で
きるので、FNフラッシュメモリのコスドダウンに寄与
できる。
明の実施形態2を示す。本実施形態2の製造方法は、実
施形態1の製造方法と比較して、素子分離領域を自己整
合的に形成し、セル面積を小さく、且つ、トンネル領域
を小さくすることにより、ゲートカップリング比を更に
大きくすることを目的とする製造方法に関する。以下に
その工程を説明する。
板11上に、膜厚20nmのゲート酸化膜12を形成す
る。続いて、その上に第1SiN膜13を100nm堆
積した後、フォト・リソグラフィー技術により、第1S
iN膜13をパターニングする。続いて、HTO膜/S
iN膜を堆積後、エッチバックにより第2SiN膜から
なるスペーサ膜14を形成する。続いて、第1SiN膜
13及びスペーサ膜14をマスクとし、200nmの素
子分離用絶縁膜15を自己整合的に形成する。
膜14を燐酸ボイルにより除去する。続いて、第2Si
N膜14及び素子分離絶縁膜15をマスクとし、80K
eV、5×1015/cm2の砒素注入を行い、ドレイン
・ソース拡散層16を形成する。そして、所定時間アニ
ールを行った後、トンネル窓となる領域上の酸化膜ゲー
ト12を除去する。
薄い酸化膜を形成した後に、第1SiN膜13の除去を
行い、引き続き、この酸化膜を除去する。
1ポリシリコン膜を100〜200nmの膜厚に堆積す
る。そして、その上にフォト・リソグラフィー技術及び
エッチング技術により、第1ポリシリコン膜からなるパ
ターン17aを形成する(図8(c)参照)。
後、第2ポリシリコン膜を約100nm堆積し、第1ポ
リシリコン膜/ONO膜18/第2ポリシリコン膜を自
己整合的にパターニングすることにより、コントロール
ゲートCG(ワードライン)、ONO膜18及びフロー
ティングゲートFGを形成する。
比べてFNフラッシュメモリのゲートカップリング比を
更に大きくできるので、より一層低電圧で書き込みが可
能となる利点がある。
造方法によれば、メモリセルの信頼性を向上でき、書き
込み及び消去時に高電圧を必要としないFNフラッシュ
メモリ等の不揮発性半導体メモリを、工程数の少ない簡
略化された製造プロセスで作製できるので、かかる長所
を有する不揮発性半導体メモリのコストダウンに大いに
寄与できる利点がある。
メモリの製造方法によれば、素子分離用絶縁膜を自己整
合的に形成するので、位置合わせのための余裕を確保す
る必要がないので、その分、セル面積を小さくできる。
従って、まず、第1に、不揮発性半導体メモリの高集積
化を図ることができる。第2に、トンネル領域も小さく
できるので、ゲートカップリング比をより一層大きくで
きる。この結果、より一層低電圧でメモリセルに対する
書き込みが可能となる利点がある。
図。
の一部を示す平面図。
面図。
面図。
通ソースラインに3列に配列されたメモリセルのソース
を接続した構造のメモリセルアレイの等価回路図、
(b)は1本のソースラインに2列に配列されたメモリ
セルのソースを接続した構造のメモリセルアレイの等価
回路図。
(a)のメモリセルアレイのメモリセルC11が選択され
た場合の動作条件を示す図、(b)は図5(b)のメモ
リセルアレイのメモリセルC11が選択された場合の動作
条件を示す図。
モリの製造工程を示す工程図。
モリの製造工程を示す工程図。
図。
造工程を示す工程図。
造工程を示す工程図。
Claims (3)
- 【請求項1】 半導体基板上に素子分離用絶縁膜を形成
する工程と、 該素子分離用絶縁膜を含む該半導体基板上に第1絶縁膜
を形成する工程と、 レジストマスクを用いて該半導体基板にイオンを注入
し、拡散層を形成する工程と、 該レジストマスクを用いトンネル領域の該第1絶縁膜を
除去する工程と、 該レジストマスクを除去した後、該トンネル領域に第2
絶縁膜を形成する工程と、 該第2絶縁膜の上に該素子分離用絶縁膜と一部重なる第
1導電層パターンを形成する工程と、 該第1導電層パターンの上に、該第2の絶縁膜を介して
第2導電層パターンを形成する工程とを包含する不揮発
性半導体メモリの製造方法。 - 【請求項2】 半導体基板上に第1絶縁膜を形成する工
程と、 該第1絶縁膜の上に第1窒化膜をパターン形成する工程
と、 第1窒化膜パターンを酸化膜で覆い、該第1窒化膜の上
に第2窒化膜を堆積し、且つエッチバックにより、該第
1窒化膜パターンの両側壁であって、トンネル領域を形
成する部分に対応している部分に窒化膜スペーサを形成
する工程と、 該第1窒化膜及び該窒化膜スペーサをマスクとして、素
子分離用絶縁膜を自己整合的に形成する工程と、 該第1窒化膜パターンの両側壁の該窒化膜スペーサ除去
する工程と、 該第1窒化膜パターン及び該素子分離用絶縁膜をマスク
として該半導体基板にイオンを注入し、拡散層を形成す
る工程と、 該第1窒化膜パターンを除去する工程と、 該トンネル領域を覆うように、第1導電パターン形成す
る工程と、 該第1導電パターンの上に第3の絶縁膜を介して第2導
電層パターン形成する工程とを包含する不揮発性半導体
メモリの製造方法。 - 【請求項3】 前記第2導電層パターンをコントロール
ゲートとし、同時に前記第1導電層パターンをエッチン
グすることにより、フローティングゲートを形成する工
程を包含する請求項1又は請求項2記載の不揮発性半導
体メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26893696A JP3400267B2 (ja) | 1996-10-09 | 1996-10-09 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
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---|---|---|---|
JP26893696A JP3400267B2 (ja) | 1996-10-09 | 1996-10-09 | 不揮発性半導体メモリの製造方法 |
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Publication Number | Publication Date |
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JPH10116923A true JPH10116923A (ja) | 1998-05-06 |
JP3400267B2 JP3400267B2 (ja) | 2003-04-28 |
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ID=17465348
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26893696A Expired - Lifetime JP3400267B2 (ja) | 1996-10-09 | 1996-10-09 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
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---|---|
JP (1) | JP3400267B2 (ja) |
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WO2003028113A1 (en) * | 2001-09-19 | 2003-04-03 | Ricoh Company, Ltd. | Semiconductor device and its manufacturing method |
US7084037B2 (en) | 2001-03-16 | 2006-08-01 | Yasuo Gamo | Semiconductor device and method of manufacturing the same |
-
1996
- 1996-10-09 JP JP26893696A patent/JP3400267B2/ja not_active Expired - Lifetime
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