KR20080069865A - 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents
비휘발성 메모리 소자 및 그 동작 방법 Download PDFInfo
- Publication number
- KR20080069865A KR20080069865A KR1020070007641A KR20070007641A KR20080069865A KR 20080069865 A KR20080069865 A KR 20080069865A KR 1020070007641 A KR1020070007641 A KR 1020070007641A KR 20070007641 A KR20070007641 A KR 20070007641A KR 20080069865 A KR20080069865 A KR 20080069865A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- semiconductor substrate
- control gate
- auxiliary
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 230000000903 blocking effect Effects 0.000 claims abstract description 7
- 230000005641 tunneling Effects 0.000 claims abstract description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
노어 타입의 플래시 메모리 소자의 단점들을 동시에 극복할 수 있는 비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 비휘발성 메모리 소자에서, 제 1 제어 게이트 전극은 반도체 기판 상에 제공된다. 제 1 전하 저장층은 상기 반도체 기판 및 상기 제 1 제어 게이트 전극 사이에 개재된다. 소오스 영역은 상기 제 1 제어 게이트 전극 일측의 상기 반도체 기판에 한정된다. 제 1 보조 게이트 전극은 상기 제 1 제어 게이트 전극의 타측에 배치되고, 상기 반도체 기판 내부로 리세스되어 형성된다. 제 1 드레인 영역은 상기 제 1 제어 게이트 전극 반대편의 상기 제 1 보조 게이트 전극 일측의 상기 반도체 기판에 한정된다. 그리고, 비트 라인은 상기 제 1 드레인 영역에 연결된다.
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 3은 도 2의 비휘발성 메모리 소자의 동작 특성을 보여주는 단면도이고;
도 4는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 5는 도 4의 비휘발성 메모리 소자에 대한 시뮬레이션에 의한 전자 밀도 분포를 보여주는 사시도이고;
도 6은 도 4의 비휘발성 메모리 소자에 대한 전압-전류 특성을 보여주는 그래프이고;
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 8은 도 7의 비휘발성 메모리 소자의 프로그램 동작을 보여주는 회로도이고; 그리고
도 9는 도 7의 비휘발성 메모리 소자의 읽기 동작을 보여주는 회로도이다.
<도면의 부호에 대한 간략한 설명>
105...반도체 기판 110..게이트 절연막
115...보조 게이트 전극 120...터널링 절연막
125...전하 저장층 130...블로킹 절연막
135...제어 게이트 전극 140...소오스 영역
145a, 145b...제 1 및 제 2 드레인 영역 160...비트 라인
165, 170...제 1 및 제 2 채널 영역 175...공핍 영역
본 발명은 반도체 소자에 관한 것으로서, 특히, 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 플래시 메모리 소자는 낸드(NAND) 타입 및 노어(NOR) 타입을 갖는다. 낸드 타입 및 노어 타입의 플래시 메모리 소자들은 공통적으로 블록 소거 특성을 이용한 빠른 지우기 특성을 갖는다. 하지만, 낸드 타입 및 노어 타입의 플래시 메모리 소자들은 프로그램 및 읽기 방식, 및 집적도 면에서 서로 다른 특성을 갖기 때문에 각각 한정된 용도에 우선적으로 사용되고 있다.
노어 타입의 플래시 메모리 소자는 랜덤 액세스가 용이하기 때문에 읽기 속도가 빠르고 선택적인 프로그램이 용이하다는 장점을 갖는다. 반면, 노어 타입의 플래시 메모리 소자는 채널 열전자 주입(channel hot electron injection; CHEI) 방식을 이용하기 때문에 동작 전압이 높다. 따라서, 높은 동작 전압으로 인한 펀치-쓰루(punth-through)를 방지하기 위해 채널 길이를 낮추기 어렵다.
나아가, 노어 타입의 플래시 메모리 소자는 읽기 동작에서 이미 프로그램 된 셀의 전하가 비트 라인으로 빠져나가는 문제를 갖는다. 이러한 문제는 드레인 교란(drain disturbance)으로 불리기도 한다. 더 나아가, 노어 타입의 플래시 메모리 소자는 과-소거된(over-erased) 셀이 있는 경우, 읽기 동작에서 오프-셀(off-cell)을 판독하지 못하는 문제를 갖는다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 노어 타입의 플래시 메모리 소자의 단점들을 동시에 극복할 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 제 1 제어 게이트 전극은 반도체 기판 상에 제공된다. 제 1 전하 저장층은 상기 반도체 기판 및 상기 제 1 제어 게이트 전극 사이에 개재된다. 소오스 영역은 상기 제 1 제어 게이트 전극 일측의 상기 반도체 기판에 한정된다. 제 1 보조 게이트 전극은 상기 제 1 제어 게이트 전극의 타측에 배치되고, 상기 반 도체 기판 내부로 리세스되어 형성된다. 제 1 드레인 영역은 상기 제 1 제어 게이트 전극 반대편의 상기 제 1 보조 게이트 전극 일측의 상기 반도체 기판에 한정된다. 그리고, 비트 라인은 상기 제 1 드레인 영역에 연결된다.
상기 비휘발성 메모리 소자에서, 상기 제 1 전하 저장층의 바닥면은 상기 제 1 보조 게이트 전극의 상면보다 위에 배치될 수 있다. 상기 비휘발성 메모리 소자는 제 1 제어 게이트 전극 아래의 상기 반도체 기판의 표면부근의 제 1 채널 영역; 및 상기 제 1 보조 게이트 전극을 둘러싸는 상기 반도체 기판의 표면부근의 제 2 채널 영역을 더 포함할 수 있다. 상기 제 1 채널 영역 및 상기 제 2 채널 영역은 직접 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 직렬로 연결된 메모리 트랜지스터 및 보조 트랜지스터를 포함하는 복수의 단위셀들이 행렬로 배열되어 셀 어레이를 형성한다. 복수의 비트 라인들은 상기 셀 어레이 내에 서로 다른 행에 배열된다. 복수의 워드 라인들은 상기 셀 어레이 내에 서로 다른 열에 배열된다. 상기 메모리 트랜지스터는, 반도체 기판 상의 제어 게이트 전극; 상기 반도체 기판 및 상기 제어 게이트 전극 사이에 개재된 전하 저장층; 및 상기 제어 게이트 전극 일측의 상기 반도체 기판에 한정된 소오스 영역을 포함한다. 상기 보조 트랜지스터는, 상기 제어 게이트 전극의 일측에 배치되고, 상기 반도체 기판 내부로 리세스되어 형성된 보조 게이트 전극; 및 상기 제어 게이트 전극 반대편의 상기 보조 게이트 전극 일측의 상기 반도체 기판에 한정된 드레인 영역을 포함한다. 그리고, 상기 복수의 비트 라인들 각각은 같은 행 에 배열된 상기 단위셀들의 상기 메모리 트랜지스터의 상기 드레인 영역에 공통으로 연결되고, 상기 복수의 워드 라인들 각각은 같은 열에 배열된 상기 단위셀들의 상기 제어 게이트 전극에 공통으로 연결된다.
상기 비휘발성 메모리 소자에서, 상기 복수의 비트 라인들의 인접한 둘 사이에 한정되고 같은 행에 배열된 한 쌍의 상기 단위셀들의 상기 소오스 영역은 공유될 수 있다. 상기 비휘발성 메모리 소자는, 같은 열에 배열된 상기 소오스 영역을 연결하도록 상기 셀 어레이 내에 서로 다른 열에 배열된 복수의 소오스 라인들을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 일 형태에 따른 비휘발성 메모리 소자의 동작 방법은, 상기 복수의 단위셀들 가운데 하나 이상을 선택하여 데이터를 저장하는 프로그램 단계를 포함할 수 있다. 그리고, 상기 프로그램 단계에서, 상기 복수의 단위셀 가운데 상기 선택된 단위셀을 제외한 다른 단위셀들의 상기 보조 트랜지스터는 턴-오프(turn-off) 시킨다.
상기 비휘발성 메모리 소자의 동작 방법은, 상기 복수의 단위셀들 가운데 하나 이상을 선택하여 데이터 상태를 판독하는 읽기 단계를 더 포함할 수 있다. 상기 읽기 단계에서, 상기 복수의 단위셀 가운데 상기 선택된 단위셀을 제외한 다른 단위셀들의 상기 보조 트랜지스터는 턴-오프(turn-off) 시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 예를 들어, 이이피롬(EEPROM) 소자 및 플래시 메모리 소자를 포함할 수 있으나, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다.
도 1을 참조하면, 한 쌍의 단위셀들(C)이 직렬로 연결된 비휘발성 메모리 소자가 예시적으로 제공된다. 단위셀들(C)은 직렬로 연결된 메모리 트랜지스터(TM) 및 보조 트랜지스터(TA)를 포함한다. 단위셀들(C)은 대칭적으로 배열되고, 실질적으로는 동일한 구조를 가질 수 있다.
한 쌍의 메모리 트랜지스터들(TM)은 스토리지 노드(SN) 및 제어 게이트(CG)를 포함할 수 있다. 스토리지 노드(SN)는 전하 저장을 위해 이용될 수 있고, 제어 게이트(CG)는 메모리 트랜지스터들(TM)의 동작을 제어하기 위해 이용될 수 있다. 한 쌍의 보조 트랜지스터들(TA)은 그 온(on) 또는 오프(off)를 제어하기 위한 게이트(G)를 포함할 수 있다. 예를 들어, 보조 트랜지스터(TA)들은 모스 전계효과 트랜지스터를 포함할 수 있다.
한 쌍의 워드 라인들(WL)은 메모리 트랜지스터들(TM)의 제어 게이트(CG)에 각각 연결될 수 있다. 한 쌍의 보조 라인들(AL)은 보조 트랜지스터들(TA)의 게이트(AG)에 각각 연결될 수 있다. 비트 라인(BL)은 보조 트랜지스터(TA)의 단부에 공통으로 연결될 수 있다. 메모리 트랜지스터들(TM)의 일단은 소오스 라인(SL)에 공통으로 연결될 수 있다. 소오스 라인(SL)은 접지될 수 있고, 메모리 트랜지스터들(TM) 사이에 개재되어 한 쌍의 단위셀들(C)에 공유될 수 있다.
이 실시예에서, 한 쌍의 단위셀들(C)은 소오스 라인(SL)을 공유하는 최소의 반복 구조가 될 수 있다. 이러한 점에서, 도 1에 도시된 한 쌍의 단위셀들(C)이 하나의 셀로 불릴 수도 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이다. 도 2는 도 1의 두 단위셀들(C)의 배치에 대응할 수 있다.
도 2를 참조하면, 한 쌍의 제어 게이트 전극들(또는, 제 1 및 제 2 제어 게이트 전극들)(135)은 반도체 기판(105) 상에 제공될 수 있다. 소오스 영역(140)은 제어 게이트 전극들(135) 사이에 배치되도록, 제어 게이트 전극들(135) 일측의 반도체 기판(105)에 한정될 수 있다. 한 쌍의 보조 게이트 전극들(또는, 제 1 및 제 2 보조 게이트 전극들)(115)은 제어 게이트 전극들(135) 타측의 반도체 기판(105)에 리세스되게 형성될 수 있다. 한 쌍의 드레인 영역들(또는, 제 1 및 제 2 드레인 영역들)(145)은 소오스 영역(140) 반대편의 보조 게이트 전극들(115) 일측의 반도 체 기판(105)에 각각 한정될 수 있다.
예를 들어, 반도체 기판(105)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판(105)은 벌크 웨이퍼 구조를 갖거나 또는 이러한 벌크 웨이퍼 상에 에피택셜층을 더 포함할 수도 있다.
소오스 영역(140) 및 드레인 영역들(145)은 반도체 기판(105)에 불순물들을 주입하여 형성할 수 있다. 예를 들어, 반도체 기판(105)이 제 1 도전형을 갖는다면, 소오스 영역(140) 및 드레인 영역들(145)은 제 1 도전형과 반대인 제 2 도전형의 불순물로 도핑될 수 있다. 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택된 어느 하나일 수 있다. 소오스 영역(140) 및 드레인 영역들(145)은 혼용되어 불릴 수 있고, 따라서 서로 반대로 불릴 수도 있다.
제어 게이트 전극들(135) 및 반도체 기판(105) 사이에는 한 쌍의 전하 저장층들(또는, 제 1 및 제 2 전하 저장층들)(125)이 각각 개재될 수 있다. 전하 저장층들(125)은 도 1의 스토리지 노드(SN)에 대응할 수 있다. 반도체 기판(105) 및 전하 저장층들(125) 사이에는 한 쌍의 터널링 절연막들(또는, 제 1 및 제 2 터널링 절연막들)(120)이 각각 개재될 수 있다. 제어 게이트 전극들(135) 및 전하 저장층들(125) 사이에는 한 쌍의 블로킹 절연막들(또는, 제 1 및 제 2 블로킹 절연막들)(130)이 각각 개재될 수 있다. 보조 게이트 전극들(115) 및 반도체 기판(105) 사이에는 한 쌍의 게이트 절연막들(또는, 제 1 및 제 2 게이트 절연막)(110)이 개재될 수 있다.
예를 들어, 게이트 절연막들(110), 터널링 절연막(120) 및 블로킹 절연 막(130)은 산화막, 질화막, 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 유전 상수가 높은 절연막을 지칭할 수 있다. 전하 저장층들(125)은 폴리실리콘, 질화막, 도트 또는 나노크리스탈을 포함할 수 있다. 도트 및 나노크리스탈은 금속 또는 실리콘의 미세 구조를 지칭할 수 있다.
제어 게이트 전극들(135), 전하 저장층들(125) 및 소오스 영역(140)은 도 1에 도시된 메모리 트랜지스터들(TM)을 형성할 수 있다. 이 경우, 소오스 영역(140)은 메모리 트랜지스터들(TM)에 공유될 수 있다. 보조 게이트 전극들(115) 및 드레인 영역들(145)은 도 1에 도시된 보조 트랜지스터들(TA)을 형성할 수 있다. 메모리 트랜지스터들(TM)은 평면형-타입(planar-type) 구조를 갖고, 보조 트랜지스터들(TA)은 리세스-타입(recess-type) 구조를 가질 수 있다.
따라서, 제어 게이트 전극들(135) 및 보조 게이트 전극들(115)은 서로 다른 높이에 배치될 수 있다. 바람직하게는 전하 저장층들(125)의 바닥면이 보조 게이트 전극들(115)의 상면보다 높게 배치될 수 있다. 이에 따라, 제어 게이트 전극들(135) 및 보조 게이트 전극들(115)이 서로 접촉되지 않으면서 평면적으로 인접하게 배치될 수 있다. 즉, 제어 게이트 전극들(135) 및 보조 게이트 전극들(115)은 반도체 기판(105)과 수평한 방향으로는 매우 인접하고, 수직 방향으로는 이격될 수 있다.
제 1 채널 영역들(165)은 제어 게이트 전극들(135) 아래의 반도체 기판(105)의 표면부근에 한정될 수 있다. 제 2 채널 영역들(170)은 보조 게이트 전극들(115) 을 둘러싸는 반도체 기판(105)의 표면 부근에 한정될 수 있다. 제 1 및 제 2 채널 영역들(165, 170)은 메모리 트랜지스터들(TM) 및 보조 트랜지스터들(TA)이 턴-온 될 때의 인버전(inversion) 영역을 지칭하며, 도전 통로가 될 수 있다.
제어 게이트 전극들(135) 및 보조 게이트 전극들(115)이 수평 방향으로 매우 인접해 있기 때문에, 제 1 및 제 2 채널 영역들(165, 170)은 직접 연결될 수 있다. 따라서, 제어 게이트 전극들(135) 및 보조 게이트 전극들(115) 사이에는 소오스 또는 드레인 영역(미도시)이 생략될 수 있다. 이에 따라, 비휘발성 메모리 소자의 집적도가 높아질 수 있다. 이 경우, 전하는 소오스 영역(140)으로부터 제 1 채널 영역(165), 제 2 채널 영역(170)을 거쳐서 드레인 영역(145)으로 흐를 수 있다.
하지만, 이 실시예의 변형된 예에서, 제어 게이트 전극들(135) 및 보조 게이트 전극들(115) 사이에 별도의 소오스 또는 드레인 영역이 개재될 수도 있다.
소오스 영역(140)은 소오스 라인(도 1의 SL)으로 이용될 수 있다. 소오스 라인은 소오스 영역(140)으로부터 소자분리막(미도시)의 아래로 신장될 수 있다. 드레인 영역들(140)에는 비트 라인(160)이 공통으로 연결될 수 있다. 예를 들어, 비트 라인(160)은 콘택 플러그 및 금속 라인을 포함할 수 있다. 하지만, 이 실시예의 변형된 예에서, 소오스 라인(SL)은 소오스 영역(140)과 연결되도록, 반도체 기판(105) 상에 금속 라인으로 배치될 수도 있다.
도 3은 도 2의 비휘발성 메모리 소자의 동작 특성을 보여주는 단면도이다.
도 3을 참조하면, 제어 게이트 전극들(135) 및 보조 게이트 전극들(115)에는 턴-온(turn-on) 전압, 예컨대 3-9V의 전압이 인가되고, 비트 라인(160)에는 동작 전압, 예컨대 약 5V의 전압이 인가되고, 소오스 영역(140)은 접지된다. 이 경우, 공핍 영역(175)은 드레인 영역(145) 주위의 반도체 기판(105)에 한정될 수 있다.
따라서, 제 1 채널 영역들(165)은 공핍 영역(175)으로부터 이격될 수 있고, 그 결과, 메모리 트랜지스터들(TM)의 펀치-쓰루 문제가 개선될 수 있다. 따라서, 제어 게이트 전극들(135)의 게이트 길이(Lg1)를 감소시킬 수 있다. 또한, 리세스 타입의 보조 트랜지스터들(TA)은 공핍 영역(175)에도 불구하고, 긴 제 2 채널 영역들(170)로 인해, 펀치-쓰루 문제로 인한 영향을 덜 받을 수 있다. 따라서, 보조 게이트 전극(115)의 게이트 길이(Lg2)를 더 감소시킬 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자는 고집적화될 수 있다.
도 4는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 5는 도 4의 비휘발성 메모리 소자에 대한 시뮬레이션에 의한 전자 밀도 분포를 보여주는 사시도이다. 도 4는 도 2의 비휘발성 메모리 소자의 우측 단위셀(C)을 참조할 수 있다.
도 4를 참조하면, 이 실험예에서, 제어 게이트 전극(135)의 측벽에는 스페이서 절연막(180)이 더 배치된다. 또한, 보조 게이트 전극(115)은 반도체 기판(105) 내부로 리세스되고, 캡핑 절연층(117)이 보조 게이트 전극(115) 상에 더 형성된다. 비트 라인(160)은 드레인 영역(도 2의 145 참조)으로 연결된다. 반도체 기판(105)으로는 실리콘 웨이퍼가 이용된다. 제어 게이트 전극(135) 및 보조 게이트 전 극(115)에는 턴-온 전압, 예컨대 4V 전압이 인가되고, 비트 라인(160)에는 동작 전압, 예컨대 4V의 전압이 인가된다.
도 5를 참조하면, 비휘발성 메모리 소자의 전자 밀도의 분포를 알 수 있다. 즉, 메모리 트랜지스터(TM) 및 보조 트랜지스터(TA)가 턴-온 되어, 제 1 채널 영역(165) 및 제 2 채널 영역(170)의 전자 밀도가 증가된 것을 알 수 있다. 특히, 제 1 및 제 2 채널 영역들(165, 170)은 중간에 소오스 또는 드레인 영역을 개재하지 않고 직접 연결될 수 있음을 알 수 있다.
도 6은 도 4의 비휘발성 메모리 소자에 대한 전압-전류 특성을 보여주는 그래프이다.
도 6을 참조하면, 비트 라인(160)에 인가되는 전압(Vds)을 달리하여, 제어 게이트 전극(135)에 인가된 전압(VWL)에 대한 드레인 영역(145)으로부터 소오스 영역(140)으로의 전류(ID)의 변화를 측정하였다. 비트 라인에 인가되는 전압(Vds)이 달라져도, 누설 전류 값, 즉 (VWL=0 근처일 때, ID)은 거의 변화가 없음을 알 수 있다. 이러한 결과는, 이 실험예에 따른 비휘발성 메모리 소자에서 펀치-쓰루에 의한 누설 전류가 거의 없음을 나타낼 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자가 노어(NOR)구조로 배치된 것일 수 있다. 따라서, 두 실시예에서 중복된 설명은 생략될 수 있다. 나아가, 이 실시예에 따른 비휘발성 메모리 소자의 구조는 도 2를 참조할 수 있다.
도 7을 참조하면, 행렬로 배열된 복수의 단위셀들(C)이 셀 어레이(cell array)를 구성할 수 있다. 단위셀(C)의 구조는 도 1 및 도 2의 설명을 참조할 수 있다. 복수의 비트 라인들(BL)은 셀 어레이 내에 서로 다른 행에 배열될 수 있다. 복수의 워드 라인들(WL)은 셀 어레이 내에 서로 다른 열에 배열될 수 있다. 복수의 소오스 라인들(SL)은 셀 어레이 내에 서로 다른 열에 배열될 수 있다. 복수의 보조 라인들(AL)은 셀 어레이 내에 서로 다른 열에 배열될 수 있다.
보다 구체적으로 보면, 비트 라인들(BL) 각각은 같은 행에 배열된 보조 트랜지스터들(TA)의 일단, 예컨대 드레인 영역(도 2의 145)에 연결될 수 있다. 워드 라인들(WL) 각각은 같은 열에 배열된 메모리 트랜지스터들(TM)의 제어 게이트(CG) 또는 제어 게이트 전극들(도 2의 135)에 연결될 수 있다. 소오스 라인들(SL)은 같은 열에 배열된 메모리 트랜지스터들(TM)의 일단, 예컨대 같은 열에 배열된 소오스 영역(도 2의 140)에 연결될 수 있다. 소오스 라인들(SL)은 서로 연결될 수 있고, 접지될 수 있다. 보조 라인들(AL)은 같은 열에 배열된 보조 트랜지스터들(TA)의 게이트(G) 또는 보조 게이트 전극들(도 2의 115)에 연결될 수 있다.
이 실시예에서, 셀 어레이 내의 메모리 트랜지스터들(TM) 및 보조 트랜지스터들(TA)의 수는 예시적이다. 따라서, 비트 라인들(BL), 워드 라인들(WL), 소오스 라인들(SL), 보조 라인들(AL)의 수도 예시적이고, 본 발명의 범위를 제한하지 않는다.
이하에서는 이 실시예의 비휘발성 메모리 소자의 동작 특성을 설명한다. 도 8은 도 7의 비휘발성 메모리 소자의 프로그램 동작을 보여주는 회로도이다. 도 9는 도 7의 비휘발성 메모리 소자의 읽기 동작을 보여주는 회로도이다.
도 8을 참조하면, 하나 이상의 단위셀(CP1)을 선택하여, 메모리 트랜지스터(TM)에 데이터를 프로그램할 수 있다. 예를 들어, 데이터 프로그램은 메모리 트랜지스터(TM)의 스토리지 노드(SN) 또는 전하 저장층(도 2의 125)에 전자를 저장하는 방식으로 수행할 수 있다. 이 경우, 단위셀(CP1)과 비트 라인(BL)을 공유하는 한 쌍의 단위셀들(CP2)의 메모리 트랜지스터들(TM)에는 이미 데이터가 프로그램 된 것으로 가정한다.
예를 들어, 선택된 단위셀(CP1)에 연결된 비트 라인(BL)에 동작 전압, 예컨대 5V를 인가한다. 선택된 단위셀(CP1)에 연결된 워드 라인(WL)에 프로그램 전압, 예컨대 9V를 인가하고, 나머지 워드 라인들(WL)에 0V를 인가한다. 선택된 단위셀(CP1)에 연결된 보조 라인(AL)에 턴-온 전압, 예컨대 5V를 인가하고, 나머지 보조 라인들(AL)에 0V를 인가한다.
선택된 단위셀(CP1) 내의 메모리 트랜지스터(TM) 및 보조 트랜지스터(TA)는 모두 턴-온 되고, 따라서 프로그램 동작이 수행될 수 있다. 하지만, 이미 프로그램 된 단위셀들(CP2)의 보조 트랜지스터들(TA)은 모두 턴-오프 된다. 따라서, 단위셀들(CP2)에 프로그램된 데이터, 즉, 저장된 전자들이 비트 라인(BL)으로 이동하는 드레인 교란(drain disturbance) 문제가 방지될 수 있다. 따라서, 프로그램 동작의 신뢰성이 향상될 수 있다.
도 9를 참조하면, 하나 이상의 단위셀(CA1, CA2)을 선택하여, 메모리 트랜지스터(TM)에 프로그램된 데이터 상태를 판독할 수 있다. 예를 들어, 단위셀(CA1, CA2) 내의 메모리 트랜지스터(TM)에 연결된 비트 라인(BL)을 통한 전류를 측정하는 방식으로 읽기 동작을 수행할 수 있다. 이 경우, 단위셀(CA1)의 문턱전압은 약 1.0V이고, 단위셀들(CA2)의 문턱 전압은 각각 7.5V일 수 있다. 한편, 단위셀(CA1, CA2)들에 인접한 다른 단위셀(CA3)의 문턱전압은 -0.5V로 가정한다. 즉, 단위셀(CA1)은 소거 상태에 있고, 단위셀(CA2)은 프로그램 상태에 있고, 단위셀(CA3)은 과-소거 상태에 있을 수 있다.
예를 들어, 비트 라인들(BL)에 제 1 읽기 전압, 예컨대 0.8V를 인가한다. 선택된 단위셀(CA1)에 연결된 워드 라인(WL)에 제 2 읽기 전압, 예컨대 5V를 인가하고, 나머지 워드 라인들(WL)에 0V를 인가한다. 선택된 단위셀(CA1)에 연결된 보조 라인(AL)에 턴-온 전압, 예컨대 2V를 인가하고, 나머지 보조 라인들(AL)에 0V를 인 가한다.
소거 상태에 있는 단위셀(CA1) 내의 메모리 트랜지스터(TM) 및 보조 트랜지스터(TA)는 모두 턴-온 되고, 따라서 전자는 소오스 라인(SL)으로부터 비트 라인(BL)으로 흐를 수 있다(화살표로 표시). 하지만, 프로그램 상태에 있는 단위셀(CA2) 내의 보조 트랜지스터(TA)는 턴-온 되지만 메모리 트랜지스터(TM)는 턴-오프("X"로 표시) 된다. 이 경우, 과-소거 상태의 단위셀(CA3) 내의 메모리 트랜지스터(TM)는 턴-온 될 수 있지만, 보조 트랜지스터(TA)가 턴-오프("X"로 표시) 된다. 따라서, 과-소거 상태의 단위셀(CA3)에도 불구하고, 단위셀(CA1)은 온-셀(on-cell)로 판독되고, 단위셀(CA2)은 오프-셀(off-cell)로 판독될 수 있다.
왜냐하면, 보조 트랜지스터(TA)를 턴-오프 시킴으로써, 과-소거 상태의 단위셀(CA3)로부터의 비트 라인(BL)으로의 전류의 흐름이 차단될 수 있기 때문이다. 그러므로, 오프-셀을 판독하지 못하는 종래 문제점이 해결될 수 있다. 따라서, 읽기 동작의 신뢰성이 높아질 수 있다.
이 실시예의 비휘발성 메모리 소자에 대한 소거 동작은 보조 트랜지스터(TA)와 상관없이 반도체 기판(도 2의 105)에 전압을 인가함으로써 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 수행할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자에 의하면, 리세스 타입의 보조 트랜지스터와 평면 타입의 메모리 트랜지스터 사이에 소오스 또는 드레인 영역을 생략할 수 있다. 또한, 펀치-쓰루를 방지하면서, 메모리 트랜지스터 및 보조 트랜지스터의 게이트 길이를 감소시킬 수 있다. 따라서, 비휘발성 메모리 소자의 신뢰성을 유지하면서 집적도를 높일 수 있다.
또한, 본 발명에 따른 노어 구조의 비휘발성 메모리 소자에 의하면, 드레인 교란 및 오프-셀 판독 불능 문제가 해결될 수 있다.
Claims (22)
- 반도체 기판 상의 제 1 제어 게이트 전극;상기 반도체 기판 및 상기 제 1 제어 게이트 전극 사이에 개재된 제 1 전하 저장층;상기 제 1 제어 게이트 전극 일측의 상기 반도체 기판에 한정된 소오스 영역;상기 제 1 제어 게이트 전극의 타측에 배치되고, 상기 반도체 기판 내부로 리세스되어 형성된 제 1 보조 게이트 전극;상기 제 1 제어 게이트 전극 반대편의 상기 제 1 보조 게이트 전극 일측의 상기 반도체 기판에 한정된 제 1 드레인 영역; 및상기 제 1 드레인 영역에 연결된 비트 라인을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제 1 전하 저장층의 바닥면은 상기 제 1 보조 게이트 전극의 상면보다 위에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 제 1 제어 게이트 전극 아래의 상기 반도체 기판의 표면부근의 제 1 채널 영역; 및상기 제 1 보조 게이트 전극을 둘러싸는 상기 반도체 기판의 표면부근의 제 2 채널 영역을 더 포함하고,상기 제 1 채널 영역 및 상기 제 2 채널 영역은 직접 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 반도체 기판 및 상기 제 1 전하 저장층 사이에 개재된 제 1 터널링 절연막; 및상기 제 1 전하 저장층 및 상기 제 1 제어 게이트 전극 사이에 개재된 제 1 블로킹 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 반도체 기판 및 상기 제 1 보조 게이트 전극 사이에 개재된 제 1 게이트 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 소오스 영역은 소오스 라인으로 이용되고 접지된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 소오스 영역을 사이에 두고, 상기 제 1 제어 게이트 전극의 반대편의 상기 반도체 기판 상에 형성된 제 2 제어 게이트 전극; 및상기 반도체 기판 및 상기 제 2 제어 게이트 전극 사이에 개재된 제 2 전하 저장층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서, 상기 소오스 영역의 반대편의 상기 제 2 제어 게이트 전극 일측의 상기 반도체 기판에 리세스되게 형성된 제 2 보조 게이트 전극; 및상기 제 2 제어 게이트 전극 반대편의 상기 제 2 보조 게이트 전극 일측의 상기 반도체 기판에 한정된 제 2 드레인 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 비트 라인은 상기 제 2 드레인 영역에 더 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 제 2 전하 저장층의 바닥면은 상기 제 2 보조 게이트 전극의 상면보다 위에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서, 제 2 제어 게이트 전극 아래의 상기 반도체 기판의 표면부근의 제 1 채널 영역; 및상기 제 2 보조 게이트 전극을 둘러싸는 상기 반도체 기판의 표면부근의 제 2 채널 영역을 더 포함하고,상기 제 1 채널 영역 및 상기 제 2 채널 영역은 직접 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 반도체 기판 및 상기 제 2 전하 저장층 사이에 개재된 제 2 터널링 절연막; 및상기 제 2 전하 저장층 및 상기 제 2 제어 게이트 전극 사이에 개재된 제 2 블로킹 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8 항에 있어서, 상기 반도체 기판 및 상기 제 2 보조 게이트 전극 사이에 개재된 제 2 게이트 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 직렬로 연결된 메모리 트랜지스터 및 보조 트랜지스터를 포함하는 복수의 단위셀들이 행렬로 배열된 셀 어레이;상기 셀 어레이 내에 서로 다른 행에 배열된 복수의 비트 라인들; 및상기 셀 어레이 내에 서로 다른 열에 배열된 복수의 워드 라인들을 포함하고,상기 메모리 트랜지스터는,반도체 기판 상의 제어 게이트 전극;상기 반도체 기판 및 상기 제어 게이트 전극 사이에 개재된 전하 저장층; 및상기 제어 게이트 전극 일측의 상기 반도체 기판에 한정된 소오스 영 역을 포함하고,상기 보조 트랜지스터는,상기 제어 게이트 전극의 일측에 배치되고, 상기 반도체 기판 내부로 리세스되어 형성된 보조 게이트 전극; 및상기 제어 게이트 전극 반대편의 상기 보조 게이트 전극 일측의 상기 반도체 기판에 한정된 드레인 영역을 포함하고,상기 복수의 비트 라인들 각각은 같은 행에 배열된 상기 단위셀들의 상기 메모리 트랜지스터의 상기 드레인 영역에 공통으로 연결되고, 상기 복수의 워드 라인들 각각은 같은 열에 배열된 상기 단위셀들의 상기 제어 게이트 전극에 공통으로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 복수의 비트 라인들의 인접한 둘 사이에 한정되고 같은 행에 배열된 한 쌍의 상기 단위셀들의 상기 소오스 영역은 공유된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 같은 열에 배열된 상기 소오스 영역을 연결하도록 상기 셀 어레이 내에 서로 다른 열에 배열된 복수의 소오스 라인들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 16 항에 있어서, 상기 복수의 소오스 라인들은 접지된 것을 특징으로 하 는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 같은 열에 배열된 보조 트랜지스터들의 보조 게이트 전극을 연결하도록 상기 셀 어레이 내에 서로 다른 열에 배열된 복수의 보조 라인들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 전하 저장층의 바닥면은 상기 보조 게이트 전극의 상면보다 위에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 제어 게이트 전극 아래의 상기 반도체 기판의 표면부근의 제 1 채널 영역; 및상기 보조 게이트 전극을 둘러싸는 상기 반도체 기판의 표면부근의 제 2 채널 영역을 더 포함하고,상기 제 1 채널 영역 및 상기 제 2 채널 영역은 직접 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항의 비휘발성 메모리 소자를 이용한 방법으로서,상기 복수의 단위셀들 가운데 하나 이상을 선택하여 데이터를 저장하는 프로그램 단계를 포함하고,상기 프로그램 단계에서, 상기 복수의 단위셀 가운데 상기 선택된 단위셀을 제외한 다른 단위셀들의 상기 보조 트랜지스터는 턴-오프(turn-off) 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
- 제 21 항에 있어서,상기 복수의 단위셀들 가운데 하나 이상을 선택하여 데이터 상태를 판독하는 읽기 단계를 더 포함하고,상기 읽기 단계에서, 상기 복수의 단위셀 가운데 상기 선택된 단위셀을 제외한 다른 단위셀들의 상기 보조 트랜지스터는 턴-오프(turn-off) 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070007641A KR101314328B1 (ko) | 2007-01-24 | 2007-01-24 | 비휘발성 메모리 소자 및 그 동작 방법 |
| US12/005,376 US7813180B2 (en) | 2007-01-24 | 2007-12-27 | Non-volatile memory devices and methods of operating the same |
| JP2008010914A JP2008182232A (ja) | 2007-01-24 | 2008-01-21 | 不揮発性メモリ素子及びその動作方法 |
| CNA2008100039824A CN101232025A (zh) | 2007-01-24 | 2008-01-23 | 非易失性存储装置及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070007641A KR101314328B1 (ko) | 2007-01-24 | 2007-01-24 | 비휘발성 메모리 소자 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080069865A true KR20080069865A (ko) | 2008-07-29 |
| KR101314328B1 KR101314328B1 (ko) | 2013-10-01 |
Family
ID=39641042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070007641A KR101314328B1 (ko) | 2007-01-24 | 2007-01-24 | 비휘발성 메모리 소자 및 그 동작 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7813180B2 (ko) |
| JP (1) | JP2008182232A (ko) |
| KR (1) | KR101314328B1 (ko) |
| CN (1) | CN101232025A (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080010900A (ko) * | 2006-07-28 | 2008-01-31 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR101131136B1 (ko) * | 2006-10-19 | 2012-04-03 | 삼성전자주식회사 | 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자의 동작 방법 |
| KR20080069866A (ko) * | 2007-01-24 | 2008-07-29 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US10161901B2 (en) | 2015-12-07 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual gate biologically sensitive field effect transistor |
| CN107305786B (zh) * | 2016-04-18 | 2020-06-09 | 华邦电子股份有限公司 | 非易失性半导体存储装置 |
| CN114613775B (zh) * | 2022-05-16 | 2022-08-09 | 广州粤芯半导体技术有限公司 | 非易失性存储器及其版图结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936887B2 (en) | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| JP2005079165A (ja) * | 2003-08-28 | 2005-03-24 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置 |
| TWI288462B (en) * | 2006-03-24 | 2007-10-11 | Powerchip Semiconductor Corp | One time programmable memory and the manufacturing method thereof |
-
2007
- 2007-01-24 KR KR1020070007641A patent/KR101314328B1/ko not_active IP Right Cessation
- 2007-12-27 US US12/005,376 patent/US7813180B2/en not_active Expired - Fee Related
-
2008
- 2008-01-21 JP JP2008010914A patent/JP2008182232A/ja active Pending
- 2008-01-23 CN CNA2008100039824A patent/CN101232025A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN101232025A (zh) | 2008-07-30 |
| US7813180B2 (en) | 2010-10-12 |
| KR101314328B1 (ko) | 2013-10-01 |
| US20080175061A1 (en) | 2008-07-24 |
| JP2008182232A (ja) | 2008-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9847343B2 (en) | Charge trapping nonvolatile memory devices, methods of fabricating the same, and methods of operating the same | |
| KR101169396B1 (ko) | 비휘발성 메모리 소자 및 그 동작 방법 | |
| US7450418B2 (en) | Non-volatile memory and operating method thereof | |
| EP2041793B1 (en) | Non-volatile AND memory and method for operating the same | |
| US20060163644A1 (en) | Scalable high density non-volatile memory cells in a contactless memory array | |
| KR101314328B1 (ko) | 비휘발성 메모리 소자 및 그 동작 방법 | |
| US7471563B2 (en) | Semiconductor memory device | |
| KR20060118596A (ko) | 비대칭성 전하 트래핑을 갖는 다중-상태 ｎａｎｄ 메모리셀 | |
| EP1884956A1 (en) | Non-volatile memory device having pass transistors and method of operating the same | |
| US20060278913A1 (en) | Non-volatile memory cells without diffusion junctions | |
| US7851844B2 (en) | Memory device having cross-shaped semiconductor fin structure | |
| KR100379553B1 (ko) | 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법 | |
| JP4902196B2 (ja) | 不揮発性半導体記憶装置 | |
| KR20040090815A (ko) | 바이트 오퍼레이션 비휘발성 반도체 메모리 장치 | |
| US8144514B2 (en) | One-transistor floating-body DRAM cell device with non-volatile function | |
| US10872669B2 (en) | Semiconductor device and a manufacturing method of the semiconductor device | |
| US10395742B2 (en) | Semiconductor device | |
| US8379431B2 (en) | Semiconductor memory device and writing method thereof | |
| US20080079055A1 (en) | Non-volatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |