KR100367158B1 - 2트랜지스터 방식의 메모리 셀을 포함하는 비휘발성반도체 메모리 장치 및 그 제조방법 - Google Patents

2트랜지스터 방식의 메모리 셀을 포함하는 비휘발성반도체 메모리 장치 및 그 제조방법 Download PDF

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닛뽄덴끼 가부시끼가이샤
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Abstract

직렬로 연결된 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리를 포함하는 비휘발성 메모리 장치에서 상기 선택 트랜지스터의 제 1의 게이트 절연층(1)의 두께는 상기 메모리 트랜지스터의 제 2의 게이트 절연층(2)의 두께보다 얇게 되어 있다.

Description

2트랜지스터 방식의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치 및 그 제조방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE INCLUDING TWO-TRANSISTOR TYPE MEMORY CELLS AND ITS MANUFACTURING METHOD}
본 발명은 2트랜지스터 방식의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 반도체 메모리 장치에서 기록 동작은 장치가 프린트 회로 기판상에 장착된 이후에 실행된다. 상기와 같은 장치의 전형적인 일 예는 데이터의 기억이 백업 배터리가 없이 가능하다는 장점을 지니고 있는 고 집적화된 플래시 메모리이다. 일반적으로 플래시 메모리의 하나의 메모리 셀은 실리콘 기판 및 상기 기판의 채널 영역상의 플로팅 게이트 및 상기 플로팅 게이트상의 제어 게이트로 구성되어 있다.
최근에 메모리 셀을 흐르는 온(ON) 전류를 증가시키기 위해 2트랜지스터 방식의 메모리 셀이 개발되었다. 상기 형식의 종래의 메모리 셀은 직렬로 접속된 하나의 선택 트랜지스터와 하나의 메모리 트랜지스터에 의해 형성되고 한 쌍의 워드선 전압에 의해 제어되며 선택 트랜지스터의 게이트 절연층의 두께는 메모리 트랜지스터의 절연층의 두께와 동일하다. 또한, 선택 트랜지스터의 임계전압 특성은 전하가 플로팅 게이트에 주입되지 않는 메모리 트랜지스터의 임계전압 특성과 동일하다. 이하, 전술한 것에 대해 보다 상세히 기술될 것이다.
일반적으로, 게이트 절연층이 얇을수록 각각의 선택 트랜지스터와 메모리 트랜지스터를 흐르는 온 전류는 커진다. 그러나, 메모리 트랜지스터에서 게이트 절연층이 너무 얇으면 플로팅 게이트에 축적된 전자는 게이트 절연층을 통해 실리콘 기판으로 누설된다. 따라서, 메모리 트랜지스터에 대한 게이트 절연층의 두께를 크게 줄인다는 것은 가능하지 않다. 반면에, 선택 트랜지스터에서는 플로팅 게이트가 제공되지 않으므로 선택 트랜지스터에 대한 게이트 절연층의 두께를 크게 줄이는 것이 가능해진다.
따라서, 종래의 기술에 의한 메모리 셀에서 게이트 절연층이 선택 트랜지스터와 메모리 트랜지스터 양쪽에 대해 최적으로 되는 것이 불가능하다.
또한, 전자가 플로팅 게이트에 주입되지 않는 메모리 트랜지스터의 임계전압이 너무 크면 상기 메모리 트랜지스터상에서 행해진 판독 동작은 판독 장애 현상이라는 소프트 기록 동작을 초래한다. 따라서, 상기 판독 장애현상을 회피하기 위해 메모리 트랜지스터의 임계전압이 작을수록 바람직하다.
그러나, 종래의 기술에 의한 메모리 셀에서 선택 트랜지스터의 임계전압에 따라 메모리 트랜지스터의 임계값을 조절하는 것이 불가능하다.
본 발명의 목적은 선택 트랜지스터와 메모리 트랜지스터 양쪽에 대해 최적의 두께를 갖는 게이트 절연층을 포함하는 2트랜지스터 방식의 비휘발성 메모리 셀 및그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 2트랜지스터 방식의 비휘발성 메모리 셀의 판독 장애 현상을 회피함을 목적으로 한다.
본 발명에 따르면, 직렬로 접속된 하나의 선택 트랜지스터와 하나의 메모리 트랜지스터에 의해 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에서, 선택 트랜지스터의 제 1의 게이트 절연층의 두께는 메모리 트랜지스터의 제 2의 게이트 절연층의 두께보다 적다.
또한, 선택 트랜지스터의 임계전압은 전하가 플로팅 게이트로 주입되지 않는 메모리 트랜지스터의 임계전압과 상이하다.
도 1은 종래의 기술에 의한 비휘발성 반도체 메모리 장치를 도시하는 회로도.
도 2는 도 1의 메모리 셀의 평면도.
도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도.
도 4a 내지 도 4g는 도 3의 장치의 제조방법을 도시하는 단면도.
도 5는 도 3의 메모리 트랜지스터 의 임계전압 특성을 도시하는 그래프.
도 6a 내지 도 6h 는 본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법에 관한 제 1의 실시예를 도시하는 단면도.
도 7a 내지 도 7h는 본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법에 관한 제 2의 실시예를 도시하는 단면도.
도 8a 내지 도 8i는 본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법에 관한 제 3의 실시예를 도시하는 단면도.
도 9a 내지 도 9h는 본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법에 관한 제 4의 실시예를 도시하는 단면도.
도 10a 내지 도 10i는 본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법에 관한 제 5의 실시예를 도시하는 단면도.
선택 실시예에 대한 설명을 하기 이전에, 종래의 기술에 의한 비휘발성 메모리 장치가 도 1, 도 2, 도 3, 및 도 4a 내지 도 4g를 참조하여 기술될 것이다.
종래의 기술에 의한 비휘발성 반도체 메모리 장치를 도시하는 도 1에서, 장치는 다수의 메인 비트선(MBL0, MBL1, …, MBLn)을 포함하는 다수의 블록(BKO, BK1, …)으로 나누어진다. 각각의 블록(BKO, BK1, …)은 WL00, WL01, …, WLOm과 같은 워드선 쌍, BST00, BST01, …, BST0n과 같은 블록 선택 트랜지스터를 통해 메인 비트선(MBL0, MBL1, …, MBLn)에 각각 접속된 SBL00, SBL01, …, SBLOn과 같은 서브 비트선, 및 워드선 쌍(WL00, WL01, …, WLOm)의 하나와 서브 비트선 쌍(SBL00, SBL01, …, SBLOn)의 하나에 각각 접속된 MC00과 같은 메모리 셀에 의해형성된다. 각각의 메모리 셀(MCij)은 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)를 포함한다.
도 1의 메모리 셀(MCij)의 평면도인 도 2에서, 메모리 셀(MCij)은 필드 영역(F)에서 형성된 필드 절연층에 의해 구획된다. 또한, 각각의 메모리 셀의 메모리 트랜지스터(MT)의 드레인 영역은 콘택트 구조(CONT)를 통해 서브 비트선의 하나에 접속되어 있고(도 1을 참조), WL01과 같은 동일한 워드선 쌍에 속하는 메모리 셀의 선택 트랜지스터(ST)의 소스 영역은 필드 절연층이 없으므로 상호 접속되어 접지된다.
도 2의 Ⅲ-Ⅲ선에 따른 장치의 단면도인 도 3에서, 메모리 셀(MC11)은 P-형 실리콘 기판(1)상에 형성된 게이트 실리콘 산화막(2), 상기 게이트 실리콘 산화막(2)상에 형성된 다결정 실리콘층(3), 상기 다결정 실리콘층(3)상에 형성된 산화규소/질화규소/산화규소(ONO)로 이루어진 절연층(4), 상기 절연층(4)상에 형성된 다결정 실리콘층(5) 및 상기 다결정 실리콘층(5)상에 형성된 텅스텐 실리사이드(6)를 포함한다. 또한, N+형 불순물 영역, 예컨대, 소스 영역(71), 확산영역(72) 및 드레인 영역(73)이 실리콘 기판(1)에 형성되어 있다. 주목할 것은 상기 소스 영역(71)이 접지된다는 것이다.
선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)는 유사한 구조로 되어 있다. 그러나, 선택 트랜지스터(ST)에서, 다결정 실리콘층(3)은 워드선 쌍의 하나(WL01) 뿐만 아니라 게이트 전극(G)으로 사용된다. 따라서, 상기 다결정 실리콘층(5) 및WSi층(6)은 선택 트랜지스터(ST)로 사용되지 않는다. 반면에, 메모리 트랜지스터(MT)에서, 상기 다결정 실리콘층(3)은 플로팅 게이트(FG)로 사용되고 다결정 실리콘층(5) 및 WSi층(6)은 워드선 쌍의 하나(WL01) 뿐만 아니라 제어 게이트(CG)로 사용된다.
이하, 도 3의 반도체 장치의 제조방법이 도 4a 내지 도 4g를 참조하여 기술될 것이다.
먼저, 도 4a에 있어서, 필드 산화규소층(도시되지 않음)은 LOCOS공법에 의해 P-형 실리콘 기판상에서 성장된 후, 약 20nm 두께의 스루 산화규소층(11)이 실리콘 기판(1)을 산화시킴으로서 열성장된다. 그 후, 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)의 임계전압을 증가시키기 위해 평방 센티미터당 2×1012의 보론 이온(B+)이 스루 산화규소층(11)을 통해 실리콘 기판(1)에 약 30KeV의 에너지로 주입된다. 그 후, 스루 산화규소층(11)이 제거된다.
다음에, 도 4b에 있어서, 약 8nm 두께의 게이트 산화규소층(터널 산화층)(2)이 850℃의 온도로 실리콘 기판(1)을 산화함으로서 열성장된다.
다음에, 도 4c에 있어서, 약 150nm 두께의 다결정 실리콘층(3)이 CVD법에 의해 게이트 산화규소층(2)상에 성막된다. 그 후, 평방 센티미터당 약 5×1014의 인 이온(P+)이 약 40KeV의 에너지로 다결정 실리콘층(3)으로 주입된다.
다음에, 도 4d에 있어서, ONO로 이루어진 절연층(4)이 CVD 공정에 의해 다결정 실리콘층(3)상에 형성된다. 이 경우, 절연층(4)의 두께는 약 17nm의 산화규소의 두께에 상당한다.
다음에, 도 4e에 있어서, 약 150nm 두께의 다결정 실리콘층(5)이 CVD 공정에 의해 절연층(4)상에 형성된다. 그 후, 인 이온(P+)이 다결정 실리콘층(5)속으로 확산되어 다결정 실리콘층(5)의 저항은 단위면적당 약 40Ω이다.
다음에, 도 4f에 있어서, 약 150nm 두께의 WSi층(6)이 스퍼터링 공정에 의해 다결정 실리콘층(5)상에 형성된다.
최종적으로, 도 4g에 있어서, 포토레지스트 패턴(12)이 포토리소그라피 공정에 의해 형성된다. 그 후, WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)이 포토레지스트 패턴(12)을 마스크로 사용하여 순차적으로 에칭된다. 그 후, 상기포토레지스트 패턴(12)이 제거된다.
그 후, 인 이온(P+) 또는 비소 이온(As+)과 같은 N형 불순물 이온이 게이트 산화규소층(2)을 통해 WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)의 패턴화된 층과 셀프-얼라인되어 실리콘 기판(1) 내에 주입되어 불순물 영역(71, 72, 73)이 형성되어 도 3의 장치를 얻게된다.
주목할 것은 도 3의 장치가 도 4a에 도시된 바와 같은 단계에서 P-채널이면 평방센티미터당 약 2×1012의 인 이온이 약 40KEV의 에너지로 이 경우에는 N-형인 실리콘 기판(1)으로 주입된다.
도 3의 메모리 장치에서, 도 4a에서 도시된 공정에서 보론 이온과 같은 불순물의 양은 선택 트랜지스터(ST)가 보강형이 되며 메모리 트랜지스터(MT)가 또한 전자가 플로팅 게이트(FG)에 주입되지 않는 보강형이 되도록 조절된다. 즉, 통상적으로 MOS 트랜지스터를 통해 흐르는 드레인 전류(Id)는 이하의 관계식으로 표현된다.
즉, Id= (W/L)·μe·COX·((VGS-Vth)·VDS-(1/2)·VDS 2) (1)
여기서, W는 채널 폭이고, L은 채널 길이이고, μe는 전자이동도이고, COX는 게이트 절연층의 정전용량으로서 εS/dOX(ε는 투과도이고, S는 면적이고, dOX는 두께임)로 표현되고, VGS는 게이트-소스 전압이고, VDS는 드레인-소스 전압이고, Vth는 임계전압이다.
따라서, 메모리 트랜지스터(MT)가 도 5에 도시된 바와 같은 플로팅 게이트(FG)에 전자가 주입되지 않는 디플리션형이면 온 전류가 흐른다, 즉 메모리 트랜지스터(MT)를 통해 흐르는 드레인 전류(Id)가 임계전압(Vth)의 부의 값에 기인하여 증가된다. 이 경우 메모리 셀이 선택되지 않는다면 메모리 트랜지스터(MT)를 통해 흐르는 온 전류는 보강형 선택 트랜지스터(ST)를 오프로 함으로서 차단된다.
또한, 관계식(1)으로부터, 게이트 산화규소층(2)이 얇을수록 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 각각을 통해 흐르는 온 전류는 커지게 된다. 그러나, 메모리 트랜지스터(MT)에서 게이트 산화규소층(2)이 너무 얇으면 플로팅 게이트(FG)상에 축적되는 전하는 게이트 산화규소층(2)을 통해 실리콘 기판(1)으로 누설된다. 따라서, 메모리 트랜지스터(MT)에 대해 게이트 산화규소층(2)의 두께를 크게 줄이는 것은 불가능하다. 반면에, 선택 트랜지스터(ST)에서 플로팅 게이트(FG)가 제공되지 않으므로 선택 트랜지스터(ST)에 대한 게이트 산화규소층(2)의 두께를 크게 감소시키는 것이 가능하다.
그러나, 도 3의 메모리 셀에서 게이트 산화규소층(2)은 선택 트랜지스터(ST)와 메모리 트랜지스터(MT)에 대해 동일한 두께를 가지고 있으므로, 게이트 산화규소층(2)이 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 양쪽에 대해 최적화 되는 것이 불가능하다.
또한, 전자가 플로팅 게이트(FG)에 주입되지 않는 메모리 트랜지스터의 임계전압이 너무 크면 상기 메모리 트랜지스터(MT)상에서 실행되는 판독 동작은 판독 장애 현상이라는 소프트 기록 동작을 초래한다. 따라서, 상기 판독 장애 현상을 회피하기 위해 메모리 트랜지스터(MT)의 임계전압이 작은 것이 바람직하다. 또한, 메모리 트랜지스터(MT)가 도 5에 도시된 바와 같이 플로팅 게이트(FG)에 전자가 주입되지 않는 디플리션형이면 양호하다.
그러나, 도 3의 메모리 셀에 있어서, 도 4a에 도시된 바와 같은 임계전압을 조절하기 위한 불순물 이온의 주입은 선택 트랜지스터(ST)와 메모리 트랜지스터(MT)에 대해 공통으로 행해지므로 선택 트랜지스터(ST)의 임계전압과 관계없이 메모리 트랜지스터(MT)의 임계전압을 조절하는 것이 불가능 하다.
본 발명에 따른 비휘발성 반도체 장치의 제조 방법의 제 1의 실시예는 도 6a 내지 도 6h를 참조하여 기술될 것이다.
먼저, 도 6a에 있어서, 필드 산화규소층(도시되지 않음)이 LOCOS 공정에 의해 P-형 실리콘 기판(1)상에서 성장된 후, 약 20nm 두께의 스루 산화규소층(11)이 상기 실리콘 기판(1)을 산화함으로서 열성장한다. 그 후, 포토레지스트 패턴(21)이 메모리 트랜지스터(MT)의 영역상에서만 형성된다. 그 후, 선택 트랜지스터(ST)의 임계전압을 증가시키기 위해 평방 센티미터당 약 2×1012의 보론 이온(B+)이 약 30KEV의 에너지로 스루 산화규소층(11)을 통하여 실리콘 기판(1)에 포토레지스트 패턴을 마스크로 사용하여 주입된다. 그 후, 상기 포토레지스트 패턴(21) 및 스루 산화규소층(11)이 제거된다.
다음에, 도 6b에 있어서, 도 4b와 동일한 방법으로 약 8nm 두께의 게이트 산화규소층(터널링 산화층)(2)이 약 850℃의 온도로 실리콘 기판(1)을 산화함으로서 열성장한다.
다음에, 도 6c에 있어서, 도 4c와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(3)이 CVD 공정에 의해 게이트 산화규소층(2)상에 형성된다. 그 후, 평방 센티미터당 약 5×1014의 인 이온(P+)이 약 40KEV의 에너지로 다결정 실리콘층(3)으로 주입된다.
다음에, 도 6d에 있어서, 도 4d와 동일한 방법으로 ONO로 이루어진 절연층(4)이 CVD 공정에 의해 다결정 실리콘층(3)상에 형성된다. 이 경우, 절연층(4)의 두께는 약 17nm의 산화규소의 두께에 상당한다.
다음에, 도 6e에 있어서, 도 4e와 동일한 방법으로 약 150nm 두께의 다결정실리콘층(5)이 CVD 공정에 의해 절연층(4)상에 형성된다. 그 후, 인 이온(P+)이 다결정 실리콘층(5)상에 확산되어, 다결정 실리콘층(5)에서의 저항은 약 40Ω이다.
다음에, 도 6f에 있어서, 도 4f와 동일한 방법으로 약 150nm의 두께의 WSi층(6)이 스퍼터링 공정에 의해 다결정 실리콘층(5)상에 형성된다.
다음에, 도 6g에 있어서, 도 4g와 동일한 방법으로 포토레지스트 패턴(21)이 포토리소그라피 공정에 의해 형성된다. 그 후, WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)이 포토레지스트 패턴(21)을 마스크로 사용하여 순차적으로 에칭된다. 그 후, 포토레지스트 패턴(21)이 제거된다.
최종적으로, 도 6h에 있어서, 인 이온(P+) 또는 비소 이온(As+)과 같은 N형 불순물 이온이 게이트 산화규소층(2)을 통하여 WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)의 패턴화된 영역과 셀프-얼라인되어 실리콘 기판(1) 내로 주입되어, 불순물 영역(71, 72, 73)이 형성되어 장치를 완성한다.
도 6a 내지 도 6h에 도시된 바와 같은 제 1의 실시예에서, 도 6a에 도시된 바와 같은 임계전압을 증가시키기 위한 불순물 이온의 주입이 선택 트랜지스터(ST)에 대해서만 실행되므로, 선택 트랜지스터(ST)의 임계전압과 관계없이 메모리 트랜지스터(MT)의 임계전압을 조절하는 것이 가능하다. 이 경우 불순물 이온이 메모리 트랜지스터(MT)의 영역의 실리콘 기판(1)에 주입되지 않으므로 전자가 플로팅 게이트(FG)에 주입되지 않는 메모리 트랜지스터(MT)의 임계전압은 작아져서, 판독 장애 현상을 회피할 수 있다.
본 발명에 따른 비휘발성 반도체 장치의 제조 방법의 제 2의 실시예는 도 7a내지 도 7h를 참조하여 기술될 것이다.
먼저, 도 7a에 있어서, 필드 산화규소층(도시되지 않음)이 LOCOS 공정에 의해 P-형 실리콘 기판(1)상에서 성장된 후, 약 20nm 두께의 스루 산화규소층(11)이 상기 실리콘 기판(1)을 산화함으로서 열성장된다. 그 후, 포토레지스트 패턴(21)이 메모리 트랜지스터(MT)의 영역상에서만 형성된다. 그 후, 선택 트랜지스터(ST)의 영역상의 산화규소의 성장율을 억제하기 위해 평방 센티미터당 약 5×1014의 질소 이온(N+)이 포토레지스트 패턴(21)을 마스크로 사용하여 약 40KEV의 에너지로 스루 산화규소층(11)을 통하여 실리콘 기판(1)으로 주입된다. 그 후, 상기 포토레지스트 패턴(21) 및 스루 산화규소층(11)이 제거된다.
다음에, 도 7b에 있어서, 게이트 산화규소층(터널링 산화층)(2)이 약 850℃의 온도로 실리콘 기판(1)을 산화함으로서 열성장된다. 이 경우 게이트 산화규소층(2)은 메모리 트랜지스터(MT)의 영역에서 약 8nm의 두께이다. 반면에, 게이트 산화규소층(2)은 질소의 실리콘 기판(1)으로의 주입에 기인하여 선택 트랜지스터(ST)의 영역에서 약 6nm의 두께이다.
다음에, 도 7c에 있어서, 도 4c와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(3)이 CVD 공정에 의해 게이트 다결정 실리콘층(3)상에 형성된다. 그 후,평방 센티미터당 약 5×1014의 인 이온(P+)이 약 40KEV의 에너지로 다결정 실리콘층(3)으로 주입된다.
다음에, 도 7d에 있어서, 도 4d와 동일한 방법으로 ONO로 이루어진 절연층(4)이 CVD 공정에 의해 다결정 실리콘층(3)상에 형성된다. 이 경우, 절연층(4)의 두께는 약 17nm의 산화규소의 두께에 상당한다.
다음에, 도 7e에 있어서, 도 4e와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(5)이 CVD 공정에 의해 절연층(4)상에 형성된다. 그 후, 인 이온(P+)이 다결정 실리콘층(5)상에 확산되어, 다결정 실리콘층(5)에서의 저항은 약 40Ω이다.
다음에, 도 7f에 있어서, 도 4f와 동일한 방법으로 약 150nm의 두께의 WSi층(6)이 스퍼터링 공정에 의해 다결정 실리콘층(5)상에 형성된다.
다음에, 도 7g에 있어서, 도 4g와 동일한 방법으로 포토레지스트 패턴(12)이 포토리소그라피 공정에 의해 형성된다. 그 후, WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)이 포토레지스트 패턴(12)을 마스크로 사용하여 순차적으로 에칭된다. 그 후, 포토레지스트 패턴(21)이 제거된다.
최종적으로, 도 7h에 있어서, 도 6h와 동일한 방법으로 인 이온(P+) 또는 비소 이온(As+)과 같은 N형 불순물 이온이 게이트 산화규소층(2)을 통하여 실리콘 기판(1)에 WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)의 패턴화된 영역과 셀프-얼라인되어 주입되어 불순물 영역(71, 72, 73)이 실리콘 기판(1)내에 형성되어 장치를 완성한다.
도 7a 내지 도 7h에 도시된 바와 같은 제 2의 실시예에서, 게이트 산화규소층(2)이 선택 트랜지스터(ST)에 대해 두께가 감소하므로, 게이트 산화규소층(2)이 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 양쪽에 대해 최적화 되는 것이 가능하다.
본 발명에 따른 비휘발성 반도체 장치의 제조방법의 제 3의 실시예는 도 8a 내지 도 8h를 참조하여 기술될 것이다.
먼저, 도 8a에 있어서, 도 6a와 동일한 방법으로 필드 산화규소층(도시되지 않음)이 LOCOS 공법에 의해 P-형 실리콘 기판상에서 성장된 후, 약 20nm 두께의 스루 산화규소층(11)이 실리콘 기판(1)을 산화시킴으로서 열성장된다. 그 후, 포토레지스트 패턴(21)이 메모리 트랜지스터(MT)의 영역상에서만 형성된다. 그 후, 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)의 임계전압을 증가시키기 위해 포토레지스트 패턴(21)을 마스크로 사용하여 평방 센티미터당 2×1012의 보론 이온(B+)이 스루 산화규소층(11)을 통해 실리콘 기판(1)에 약 30KeV의 에너지로 주입된다.
그 후, 도 8b에 있어서, 도 7a와 동일한 방법으로 선택 트랜지스터(ST)의 영역상의 산화규소의 성장율을 억제하기 위해 평방 센티미터당 약 5×1014의 질소 이온(N+)이 포토레지스트 패턴(21)을 마스크로 사용하여 약 40KEV의 에너지로 스루 산화규소층(11)을 통하여 실리콘 기판(1)으로 주입된다. 그 후, 상기 포토레지스트패턴(21) 및 스루 산화규소층(11)이 제거된다.
주목할 점은 질소 이온의 주입은 보론 이온의 주입 이전에 행해진다는 점이다.
다음에, 도 8c에 있어서, 도 7b와 동일한 방법으로 게이트 산화규소층(터널링 산화층)(2)이 약 850℃의 온도로 실리콘 기판(1)을 산화함으로서 열성장된다. 이 경우, 게이트 산화규소층(2)은 메모리 트랜지스터(MT)의 영역에서 약 8nm의 두께이다. 반면에, 게이트 산화규소층(2)은 질소의 실리콘 기판(1)으로의 주입에 기인하여 선택 트랜지스터(ST)의 영역에서 약 6nm의 두께이다.
다음에, 도 8d에 있어서, 도 7c와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(3)이 CVD 공정에 의해 게이트 산화규소층(2)상에 형성된다. 그 후, 평방 센티미터당 약 5×1014의 인 이온(P+)이 약 40KEV의 에너지로 다결정 실리콘층(3)으로 주입된다.
다음에, 도 8e에 있어서, 도 7d와 동일한 방법으로 ONO로 이루어진 절연층(4)이 CVD 공정에 의해 다결정 실리콘층(3)상에 형성된다. 이 경우, 절연층(4)의 두께는 약 17nm의 산화규소의 두께에 상당한다.
다음에, 도 8f에 있어서, 도 7e와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(5)이 CVD 공정에 의해 절연층(4)상에 형성된다. 그 후, 인 이온(P+)이 다결정 실리콘층(5)상에 확산되어, 다결정 실리콘층(5)에서의 저항은 약 40Ω이다.
다음에, 도 8g에 있어서, 도 7f와 동일한 방법으로 약 150nm의 두께의WSi층(6)이 스퍼터링 공정에 의해 다결정 실리콘층(5)상에 형성된다.
다음에, 도 8h에 있어서, 도 7g와 동일한 방법으로 포토레지스트 패턴(12)이 포토리소그라피 공정에 의해 형성된다. 그 후, WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)이 포토레지스트 패턴(12)을 마스크로 사용하여 순차적으로 에칭된다. 그 후, 포토레지스트 패턴(12)이 제거된다.
최종적으로, 도 8i에 있어서, 도 7h와 동일한 방법으로 인 이온(P+) 또는 비소 이온(As+)과 같은 N형 불순물 이온이 WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)의 패턴화된 영역과 셀프-얼라인되어 게이트 산화규소층(2)을 통하여 실리콘 기판(1)으로 주입되어, 불순물 영역(71, 72, 73)이 실리콘 기판(1)내에 형성되어 장치를 완성한다.
도 8a 내지 도 8i에 도시된 바와 같은 제 3의 실시예에서, 게이트 산화규소층(2)이 선택 트랜지스터(ST)에 비해 두께가 감소하므로, 게이트 산화규소층(2)이 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 양쪽에 대해 최적화되는 것이 가능하다.
또한, 도 8a에 도시된 바와 같은 임계전압을 증가시키기 위한 불순물 이온의 주입이 선택 트랜지스터(ST)에 대해서만 실행되므로, 선택 트랜지스터(ST)의 임계전압과 관계없이 메모리 트랜지스터(MT)의 임계전압을 조절하는 것이 가능하다. 이 경우, 보론 이온이 메모리 트랜지스터(MT)의 영역의 실리콘 기판(1)에 주입되지 않으므로, 전자가 플로팅 게이트(FG)에 주입되지 않는 메모리 트랜지스터(MT)의 임계전압은 작아져서, 판독 장애 현상을 회피할 수 있다.
본 발명에 따른 비휘발성 반도체 장치의 제조방법의 제 4의 실시예는 도 9a 내지 도 9h를 참조하여 기술될 것이다.
먼저, 도 9a에 있어서, 필드 산화규소층(도시되지 않음)이 LOCOS 공법에 의해 P-형 실리콘 기판상에서 성장된 후, 약 20nm 두께의 스루 산화규소층(11)이 실리콘 기판(1)을 산화시킴으로서 열성장된다. 그 후, 포토레지스트 패턴(21)이 메모리 트랜지스터(MT)의 영역상에서만 형성된다. 그 후, 메모리 트랜지스터(MT)의 영역상의 산화규소의 성장율을 증가시키기 위해 포토레지스트 패턴(21)을 마스크로 사용하여 평방 센티미터당 3×1012의 비소 이온(As+)이 스루 산화규소층(11)을 통해 실리콘 기판(1)으로 약 40KeV의 에너지로 주입된다. 그 후, 포토레지스트 패턴(31) 및 스루 산화규소층(11)은 제거된다.
다음에, 도 9b에 있어서, 도 7b와 동일한 방법으로 게이트 산화규소층(터널링 산화층)(2)이 약 850℃의 온도로 실리콘 기판(1)을 산화함으로서 열성장된다. 이 경우, 게이트 산화규소층(2)은 비소의 실리콘 기판(1)으로의 주입에 기인하여 메모리 트랜지스터(MT)의 영역에서 약 8nm의 두께이다. 반면에, 게이트 산화규소층(2)은 선택 트랜지스터(ST)의 영역에서 약 6nm의 두께이다.
다음에, 도 9c에 있어서, 도 7c와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(3)이 CVD 공정에 의해 게이트 산화규소층(2)상에 형성된다. 그 후, 평방 센티미터당 약 5×1014의 인 이온(P+)이 약 40KEV의 에너지로 다결정 실리콘층(3)으로 주입된다.
다음에, 도 9d에 있어서, 도 7d와 동일한 방법으로 ONO로 이루어진 절연층(4)이 CVD 공정에 의해 다결정 실리콘층(3)상에 형성된다. 이 경우, 절연층(4)의 두께는 약 17nm의 산화규소의 두께에 상당한다.
다음에, 도 9e에 있어서, 도 7e와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(5)이 CVD 공정에 의해 절연층(4)상에 형성된다. 그 후, 인 이온(P+)이 다결정 실리콘층(5)상에 확산되어, 다결정 실리콘층(5)에서의 저항은 약 40Ω이다.
다음에, 도 9f에 있어서, 도 7f와 동일한 방법으로 약 150nm의 두께의 WSi층(6)이 스퍼터링 공정에 의해 다결정 실리콘층(5)상에 형성된다.
다음에, 도 9g에 있어서, 도 7g와 동일한 방법으로 포토레지스트 패턴(12)이 포토리소그라피 공정에 의해 형성된다. 그 후, WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)이 포토레지스트 패턴(12)을 마스크로 사용하여 순차적으로 에칭된다. 그 후, 포토레지스트 패턴(12)이 제거된다.
최종적으로, 도 9h에 있어서, 도 7h와 동일한 방법으로 인 이온(P+) 또는 비소 이온(As+)과 같은 N형 불순물 이온이 WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)의 패턴화된 영역과 셀프-얼라인되어 게이트 산화규소층(2)을 통하여 실리콘 기판(1)으로 주입되어, 불순물 영역(71, 72, 73)이 실리콘 기판(1)내에 형성되어 장치를 완성한다.
도 9a 내지 도 9h에 도시된 바와 같은 제 4의 실시예에서, 게이트 산화규소층(2)이 선택 트랜지스터(ST)에 비해 감소된 두께를 가지므로, 게이트산화규소층(2)이 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 양쪽에 대해 최적화되는 것이 가능하다.
본 발명에 따른 비휘발성 반도체 장치의 제조방법의 제 5의 실시예는 도 10a 내지 도 10i를 참조하여 기술될 것이다. 또한, 메모리 트랜지스터(MT)의 임계전압은 도 9a에 도시된 바와 같이 비소 이온의 주입에 의해 조정된다.
먼저, 도 10a에 있어서, 도 8a와 동일한 방법으로 필드 산화규소층(도시되지 않음)이 LOCOS 공법에 의해 P-형 실리콘 기판상에서 성장된 후, 약 20nm 두께의 스루 산화규소층(11)이 실리콘 기판(1)을 산화시킴으로서 열성장된다. 그 후, 포토레지스트 패턴(21)이 메모리 트랜지스터(MT)의 영역상에서만 형성된다. 그 후, 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)의 임계전압을 증가시키기 위해 포토레지스트 패턴(21)을 마스크로 사용하여 평방 센티미터당 2×1012의 보론 이온(B+)이 스루 산화규소층(11)을 통해 실리콘 기판(1)에 약 30KeV의 에너지로 주입된다. 그 후, 포토레지스터 패턴(12)이 제거된다.
다음에, 도 10b에 있어서, 도 9a와 동일한 방법으로 선택 트랜지스터(ST)의 영역상에 포토레지스트 패턴(31)이 형성된다. 그 후, 메모리 트랜지스터(MT)의 영역상의 산화규소의 성장율을 증가시키기 위해 포토레지스트 패턴(31)을 마스크로 사용하여 평방 센티미터당 3×1012의 비소 이온(As+)이 스루 산화규소층(11)을 통해 실리콘 기판(1)으로 약 40KeV의 에너지로 주입된다. 그 후 포토레지스트 패턴(31) 및 스루 산화규소층(11)이 제거된다.
주목할 것은 비소의 주입은 보론의 주입 이전에 행해진다는 점이다.
다음에, 도 10c에 있어서, 도 8c와 동일한 방법으로 게이트 산화규소층(터널링 산화층)(2)이 약 850℃의 온도로 실리콘 기판(1)을 산화함으로서 열성장된다. 이 경우, 게이트 산화규소층(2)은 비소의 실리콘 기판(1)의 주입에 기인하여 메모리 트랜지스터(MT)의 영역에서 약 8nm의 두께이다. 반면에, 게이트 산화규소층(2)은 선택 트랜지스터(ST)의 영역에서 약 6nm의 두께이다.
다음에, 도 10d에 있어서, 도 8d와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(3)이 CVD 공정에 의해 게이트 산화규소층(2)상에 형성된다. 그 후, 평방 센티미터당 약 5×1014의 인 이온(P+)이 약 40KEV의 에너지로 다결정 실리콘층(3)에 주입된다.
다음에, 도 10e에 있어서, 도 8e와 동일한 방법으로 ONO로 이루어진 절연층(4)이 CVD 공정에 의해 다결정 실리콘층(3)상에 형성된다. 이 경우, 절연층(4)의 두께는 약 17nm의 산화규소의 두께에 상당한다.
다음에, 도 10f에 있어서, 도 8f와 동일한 방법으로 약 150nm 두께의 다결정 실리콘층(5)이 CVD 공정에 의해 절연층(4)상에 형성된다. 그 후, 인 이온(P+)이 다결정 실리콘층(5)상에 확산되어, 다결정 실리콘층(5)에서의 저항은 약 40Ω이다.
다음에, 도 10g에 있어서, 도 8g와 동일한 방법으로 약 150nm의 두께의 WSi층(6)이 스퍼터링 공정에 의해 다결정 실리콘층(5)상에 형성된다.
다음에, 도 10h에 있어서, 도 8h와 동일한 방법으로 포토레지스트 패턴(12)이 포토리소그라피 공정에 의해 형성된다. 그 후, WSi층(6), 다결정 실리콘층(5),절연층(4) 및 다결정 실리콘층(3)이 포토레지스트 패턴(12)을 마스크로 사용하여 순차적으로 에칭된다. 그 후, 포토레지스트 패턴(12)이 제거된다.
최종적으로, 도 10i에 있어서, 도 8i와 동일한 방법으로 인 이온(P+) 또는 비소 이온(As+)과 같은 N형 불순물 이온이 WSi층(6), 다결정 실리콘층(5), 절연층(4) 및 다결정 실리콘층(3)의 패턴화된 영역과 셀프-얼라인되어 게이트 산화규소층(2)을 통하여 실리콘 기판(1)으로 주입되어, 불순물 영역(71, 72, 73)이 실리콘 기판(1)내에 형성되어 장치를 완성한다.
도 10a 내지 도 10i에 도시된 바와 같은 제 5의 실시예에서, 게이트 산화규소층(2)이 선택 트랜지스터(ST)에 비해 감소된 두께를 구비하므로, 게이트 산화규소층(2)이 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 양쪽에 대해 최적화되는 것이 가능하다.
또한, 도 8a에 도시된 바와 같은 임계전압을 증가시키기 위한 불순물 이온의 주입이 선택 트랜지스터(ST)에 대해서만 실행되므로, 선택 트랜지스터(ST)의 임계전압과 관계없이 메모리 트랜지스터(MT)의 임계전압을 조절하는 것이 가능하다. 이 경우, 보론 이온이 없이 비소 이온이 메모리 트랜지스터(MT)의 영역의 실리콘 기판(1)에 주입되므로, 전자가 플로팅 게이트(FG)에 주입되지 않는 메모리 트랜지스터(MT)의 임계전압은 작아져서, 판독 장애 현상을 회피할 수 있다.
전술한, 실시예에서, 선택 트랜지스터(ST)와 메모리 트랜지스터(MT)는 양쪽 모두 N채널형이다. 그러나, 본 발명은 P채널형의 선택 트랜지스터 및 메모리 트랜지스터에 적용이 가능하다. 이 경우, 실리콘 기판(1)은 N-형이고, 평방 센티미터당 약 2×1012의 인 이온(P+)이 도 6a, 도 7a, 도 8a, 도 9a, 도 10a에 도시된 바와 같은 단계에서 실리콘 기판에 약 40KeV의 에너지로 주입되고, 보론 이온은 실리콘 기판(1)에 주입되어 실리콘 기판(1)내에 불순물 영역(7-1, 7-2, 7-3)을 형성한다.
본 발명에 따르면, 게이트 절연막의 두께는 선택 트랜지스터와 메모리 트랜지스터 양쪽에 대해 최적화 될 수 있다. 그리고, 임계전압을 증가시키기 위한 불순물 이온의 주입이 선택 트랜지스터(ST)에 대해서만 실행되므로, 선택 트랜지스터(ST)의 임계전압에 따라 메모리 트랜지스터(MT)의 임계전압을 조절하는 것이 가능하다. 이 경우, 불순물 이온이 메모리 트랜지스터(MT)의 영역의 실리콘 기판에 주입되지 않으므로, 전자가 플로팅 게이트에 주입되지 않는 메모리 트랜지스터의 임계전압은 작아져서, 판독 장애 현상을 회피할 수 있다. 즉, 또한, 메모리 트랜지스터의 임계값이 조절되어 판독 장애 현상을 회피할 수가 있다.

Claims (19)

  1. 직렬로 연결된 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 선택 트랜지스터의 제 1의 게이트 절연층(2)의 두께는 상기 메모리 트랜지스터의 제 2의 절연층(2)의 두께보다 얇은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 선택 트랜지스터의 임계전압은 전하가 플로팅 게이트(FG)에 주입되지 않는 상기 메모리 트랜지스터의 임계전압과 상이한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 직렬로 연결된 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 선택 트랜지스터의 임계전압은 전하가 플로팅 게이트(FG)에 주입되지 않는 상기 메모리 트랜지스터의 임계전압과 상이한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    제 2의 도전형의 제 1, 제 2 및 제 3의 불순물 영역(7-1, 7-2, 7-3)을 포함하는 제 1의 도전형의 반도체 기판(1)과,
    상기 반도체 기판상에 형성된 게이트 절연층(2)과,
    상기 제 1의 불순물 영역과 상기 제 2의 불순물 영역 사이의 상기 게이트 절연층상에 형성된 상기 선택 트랜지스터의 게이트 전극층(3, G)과,
    상기 제 2의 불순물 영역과 상기 제 3의 불순물 영역 사이의 상기 게이트 절연층상에 형성된 상기 메모리 트랜지스터의 플로팅 게이트층(3, FG)과,
    상기 플로팅 게이트층상에 형성된 절연층(4)과,
    상기 절연층상에 형성된 제어 게이트층(5, 6, CG)을 포함하며,
    상기 게이트 절연층은 상기 플로팅 게이트층의 하부 보다 상기 게이트 전극층의 하부에서 얇게 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 게이트 전극층의 하부의 상기 반도체 기판의 불순물의 농도는 상기 플로팅 게이트층의 하부의 상기 반도체 기판의 불순물의 농도와 상이하여, 상기 선택 트랜지스터의 임계전압은 전하가 상기 플로팅 게이트층에 주입되지 않는 상기 메모리 트랜지스터의 임계전압과 상이한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치에 있어서,
    제 2의 도전형으로 된 제 1, 제 2 및 제 3의 불순물 영역(7-1, 7-2, 7-3)을 포함하는 제 1의 도전형으로 된 반도체 기판(1)과,
    상기 반도체 기판상에 형성된 게이트 절연층(2)과,
    상기 제 1의 불순물 영역과 상기 제 2의 불순물 영역 사이의 상기 게이트 절연층상에 형성된 상기 선택 트랜지스터의 게이트 전극층(3, G)과,
    상기 제 2의 불순물 영역과 상기 제 3의 불순물 영역 사이의 상기 게이트 절연층상에 형성된 상기 메모리 트랜지스터의 플로팅 게이트층(3, FG)과,
    상기 플로팅 게이트층상에 형성된 절연층(4)과,
    상기 절연층상에 형성된 제어 게이트층(5, 6, CG)을 포함하며,
    상기 게이트 전극층의 하부의 상기 반도체 기판의 불순물의 농도는 상기 플로팅 게이트층의 하부의 상기 반도체 기판의 불순물의 농도와 상이하여, 상기 선택 트랜지스터의 임계전압은 전하가 상기 플로팅 게이트층에 주입되지 않는 상기 메모리 트랜지스터의 임계전압과 상이한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 직렬로 연결된 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치의 제조방법에 있어서,
    메모리 트랜지스터 형성영역의 실리콘 기판(1)상에 포토레지스트 패턴(21)을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘 기판상에서 성장된 산화물의 성장율을 억제하기 위해 제 1의 불순물 이온을 주입하는 단계와,
    상기 제 1의 불순물 이온이 주입된 후, 상기 포토레지스트 패턴을 제거하는 단계와,
    상기 포토레지스트 패턴이 제거된 후, 상기 산화규소층이 상기 메모리 트랜지스터 형성영역 보다 선택 트랜지스터 형성영역에서 얇도록, 상기 실리콘 기판상에 산화규소층(2)을 열성장시키는 단계와,
    상기 산화규소층상에 제 1의 도전층(3)을 형성하는 단계와,
    상기 제 1의 도전층상에 절연층(4)을 형성하는 단계와,
    상기 절연층(4)상에 제 2의 도전층(5, 6)을 형성하는 단계와,
    상기 제 2의 도전층, 상기 절연층, 및 상기 제 1의 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  8. 제 7항에 있어서,
    상기 제 1의 불순물 이온은 질소이온인 것을 특징으로 하는 비휘발성 반도체메모리 장치의 제조방법.
  9. 제 7항에 있어서,
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 선택 트랜지스터의 임계전압을 조절하기 위해 제 2의 불순물 이온을 주입하는 단계를 또한 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  10. 제 9항에 있어서,
    상기 실리콘 기판은 P형이며, 상기 제 2의 불순물 이온은 보론 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  11. 제 9항에 있어서,
    상기 실리콘 기판은 N형이며, 상기 제 2의 불순물 이온은 비소 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  12. 직렬로 연결된 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치의 제조방법에 있어서,
    선택 트랜지스터 형성영역의 실리콘 기판(1)상에 제 1의 포토레지스트 패턴(21)을 형성하는 단계와,
    상기 제 1의 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘 기판상에서 성장된 산화물의 성장율을 증가시키기 위해 제 1의 불순물 이온을 주입하는 단계와,
    상기 제 1의 불순물 이온이 주입된 후, 상기 제 1의 포토레지스트 패턴을 제거하는 단계와,
    상기 제 1의 포토레지스트 패턴이 제거된 후, 상기 산화규소층이 상기 메모리 트랜지스터 형성영역 보다 선택 트랜지스터 형성영역에서 얇도록, 상기 실리콘 기판상에 산화규소층(2)을 열성장시키는 단계와,
    상기 산화규소층상에 제 1의 도전층(3)을 형성하는 단계와,
    상기 제 1의 도전층상에 절연층(4)을 형성하는 단계와,
    상기 절연층(4)상에 제 2의 도전층(5, 6)을 형성하는 단계와,
    상기 제 2의 도전층, 상기 절연층, 및 상기 제 1의 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  13. 제 12항에 있어서,
    상기 제 1의 불순물 이온은 비소 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  14. 제 12항에 있어서,
    상기 메모리 트랜지스터 형성영역의 실리콘 기판(1)상에 제 2의 포토레지스트 패턴을 형성하는 단계와,
    상기 제 2의 포토레지스트 패턴을 마스크로 사용하여 상기 선택 트랜지스터의 임계전압을 조절하기 위해 제 2의 불순물 이온을 주입하는 단계를 또한 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  15. 제 14항에 있어서,
    상기 실리콘 기판은 P형이고, 상기 제 2의 불순물 이온은 보론 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  16. 제 14항에 있어서,
    상기 실리콘 기판은 N형이고, 상기 제 2의 불순물 이온은 비소 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  17. 직렬로 연결된 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)에 의해 각각 형성된 다수의 메모리 셀을 포함하는 비휘발성 반도체 메모리 장치의 제조방법에 있어서,
    메모리 트랜지스터 형성영역의 실리콘 기판(1)상에 포토레지스트 패턴(21)을 형성하는 단계와,
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 선택 트랜지스터의 임계전압을 조절하기 위해 불순물 이온을 주입하는 단계와,
    상기 불순물 이온이 주입된 후, 상기 포토레지스트 패턴을 제거하는 단계와,
    상기 포토레지스트 패턴이 제거된 후, 상기 실리콘 기판상에 산화규소층을 열성장시키는 단계와,
    상기 산화규소층상에 제 1의 도전층(3)을 형성하는 단계와,
    상기 제 1의 도전층상에 절연층(4)을 형성하는 단계와,
    상기 절연층(4)상에 제 2의 도전층(5, 6)을 형성하는 단계와,
    상기 제 2의 도전층, 상기 절연층, 및 상기 제 1의 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  18. 제 17항에 있어서,
    상기 실리콘 기판은 P형이고, 상기 불순물 이온은 보론 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  19. 제 17항에 있어서,
    상기 실리콘 기판은 N형이고, 상기 불순물 이온은 비소 이온인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
KR10-2000-0012837A 1999-03-15 2000-03-14 2트랜지스터 방식의 메모리 셀을 포함하는 비휘발성반도체 메모리 장치 및 그 제조방법 KR100367158B1 (ko)

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