JPH06302785A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH06302785A JPH06302785A JP5179575A JP17957593A JPH06302785A JP H06302785 A JPH06302785 A JP H06302785A JP 5179575 A JP5179575 A JP 5179575A JP 17957593 A JP17957593 A JP 17957593A JP H06302785 A JPH06302785 A JP H06302785A
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Abstract
(57)【要約】
【目的】 ＳＲＡＭのメモリセルのα線ソフトエラー耐
性を向上させる。また、ＳＲＡＭの回路動作の信頼性を
向上させる。 【構成】 ワード線で制御される転送用ＭＩＳＦＥＴと
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる
フリップフロップ回路とでメモリセルを構成したＳＲＡ
Ｍにおいて、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の上層に
電源電圧線（ＶCC) に固定された大面積のプレート電極
２８を配置し、このプレート電極２８と負荷用ＭＩＳＦ
ＥＴとの間でスタック構造の容量素子Ｃ1,Ｃ2 を形成す
る。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のドレイン
領域２６Ｐの上部のプレート電極２８に開孔２９Ａを形
成し、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域２
６Ｐ−ドレイン領域２６Ｐ間のリーク電流の発生を防止
する。
性を向上させる。また、ＳＲＡＭの回路動作の信頼性を
向上させる。 【構成】 ワード線で制御される転送用ＭＩＳＦＥＴと
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる
フリップフロップ回路とでメモリセルを構成したＳＲＡ
Ｍにおいて、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の上層に
電源電圧線（ＶCC) に固定された大面積のプレート電極
２８を配置し、このプレート電極２８と負荷用ＭＩＳＦ
ＥＴとの間でスタック構造の容量素子Ｃ1,Ｃ2 を形成す
る。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のドレイン
領域２６Ｐの上部のプレート電極２８に開孔２９Ａを形
成し、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソース領域２
６Ｐ−ドレイン領域２６Ｐ間のリーク電流の発生を防止
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関する。
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関する。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、相
補性データ線とワード線との交差部にフリップフロップ
回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Sem
iconductor Field Effect Transistor) とで構成された
メモリセルを備えている。
補性データ線とワード線との交差部にフリップフロップ
回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Sem
iconductor Field Effect Transistor) とで構成された
メモリセルを備えている。
【０００３】メモリセルの転送用ＭＩＳＦＥＴは、ソー
ス領域、ドレイン領域の一方がフリップフロップ回路の
入出力端子に接続され、他方が相補性データ線に接続さ
れる。また、転送用ＭＩＳＦＥＴのゲート電極にはワー
ド線が接続され、このワード線により転送用ＭＩＳＦＥ
Ｔの導通、非導通が制御される。
ス領域、ドレイン領域の一方がフリップフロップ回路の
入出力端子に接続され、他方が相補性データ線に接続さ
れる。また、転送用ＭＩＳＦＥＴのゲート電極にはワー
ド線が接続され、このワード線により転送用ＭＩＳＦＥ
Ｔの導通、非導通が制御される。
【０００４】メモリセルのフリップフロップ回路は情報
蓄積部として構成され、２個の駆動用ＭＩＳＦＥＴと２
個の負荷用抵抗素子とで構成される。一方の駆動用ＭＩ
ＳＦＥＴのドレイン領域には一方の転送用ＭＩＳＦＥＴ
のソース領域乃至ドレイン領域の一方が接続され、ソー
ス領域には基準電圧線が接続される。また、この駆動用
ＭＩＳＦＥＴのゲート電極には他方の転送用ＭＩＳＦＥ
Ｔのソース領域乃至ドレイン領域の一方が接続される。
蓄積部として構成され、２個の駆動用ＭＩＳＦＥＴと２
個の負荷用抵抗素子とで構成される。一方の駆動用ＭＩ
ＳＦＥＴのドレイン領域には一方の転送用ＭＩＳＦＥＴ
のソース領域乃至ドレイン領域の一方が接続され、ソー
ス領域には基準電圧線が接続される。また、この駆動用
ＭＩＳＦＥＴのゲート電極には他方の転送用ＭＩＳＦＥ
Ｔのソース領域乃至ドレイン領域の一方が接続される。
【０００５】負荷用抵抗素子の一端側には転送用ＭＩＳ
ＦＥＴのソース領域乃至ドレイン領域の一方が接続さ
れ、他端側には電源電圧線が接続される。負荷用抵抗素
子は、メモリセルの占有面積を縮小し、集積度を向上さ
せるために、駆動用ＭＩＳＦＥＴの上部に積層される。
ＦＥＴのソース領域乃至ドレイン領域の一方が接続さ
れ、他端側には電源電圧線が接続される。負荷用抵抗素
子は、メモリセルの占有面積を縮小し、集積度を向上さ
せるために、駆動用ＭＩＳＦＥＴの上部に積層される。
【０００６】特開平３−２３４０５５号公報および特願
平５−４５０２号には、上記のようなＳＲＡＭの高集積
化に最適な技術が記載されている。
平５−４５０２号には、上記のようなＳＲＡＭの高集積
化に最適な技術が記載されている。
【０００７】上記特開平３−２３４０５５号公報記載の
ＳＲＡＭは、半導体基板の主面上に形成した第１導電膜
で駆動用ＭＩＳＦＥＴのゲート電極を構成し、同じく半
導体基板の主面上に形成した第２導電膜で転送用ＭＩＳ
ＦＥＴのゲート電極と、このゲート電極に接続されるワ
ード線と、駆動用ＭＩＳＦＥＴのソース領域に接続され
る基準電圧線とを構成している。また、上記第１および
第２導電膜の上層に形成した第３導電膜で負荷用ＭＩＳ
ＦＥＴのゲート電極を構成し、上記第３導電膜の上層に
形成した第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領
域、ソース領域およびドレイン領域と、この負荷用ＭＩ
ＳＦＥＴのソース領域に接続される電源電圧線とを構成
している。
ＳＲＡＭは、半導体基板の主面上に形成した第１導電膜
で駆動用ＭＩＳＦＥＴのゲート電極を構成し、同じく半
導体基板の主面上に形成した第２導電膜で転送用ＭＩＳ
ＦＥＴのゲート電極と、このゲート電極に接続されるワ
ード線と、駆動用ＭＩＳＦＥＴのソース領域に接続され
る基準電圧線とを構成している。また、上記第１および
第２導電膜の上層に形成した第３導電膜で負荷用ＭＩＳ
ＦＥＴのゲート電極を構成し、上記第３導電膜の上層に
形成した第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領
域、ソース領域およびドレイン領域と、この負荷用ＭＩ
ＳＦＥＴのソース領域に接続される電源電圧線とを構成
している。
【０００８】すなわち、上記公報記載のＳＲＡＭは、ス
タンバイ電流を低減するために、メモリセルのフリップ
フロップ回路を２個の駆動用ＭＩＳＦＥＴと２個の負荷
用ＭＩＳＦＥＴとで構成した、いわゆる完全ＣＭＯＳ構
造を採用している。
タンバイ電流を低減するために、メモリセルのフリップ
フロップ回路を２個の駆動用ＭＩＳＦＥＴと２個の負荷
用ＭＩＳＦＥＴとで構成した、いわゆる完全ＣＭＯＳ構
造を採用している。
【０００９】また、このＳＲＡＭは、メモリセルのα線
ソフトエラー対策として、駆動用ＭＩＳＦＥＴのゲート
電極（第１導電膜）を第１電極とし、このゲート電極上
に形成した絶縁膜を誘電体膜とし、この誘電体膜上に形
成した負荷用ＭＩＳＦＥＴのゲート電極（第３導電膜）
を第２電極とする容量素子を備えている。
ソフトエラー対策として、駆動用ＭＩＳＦＥＴのゲート
電極（第１導電膜）を第１電極とし、このゲート電極上
に形成した絶縁膜を誘電体膜とし、この誘電体膜上に形
成した負荷用ＭＩＳＦＥＴのゲート電極（第３導電膜）
を第２電極とする容量素子を備えている。
【００１０】また、公知とされた技術ではないが、上記
特願平５−４５０２号記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴのゲ
ート電極を構成し、同じく半導体基板の主面上に形成し
た第２導電膜で転送用ＭＩＳＦＥＴのゲート電極と、こ
のゲート電極に接続されるワード線とを構成し、上記第
１および第２導電膜の上層に形成した第３導電膜で基準
電圧線を構成し、上記第３導電膜の上層に形成した第４
導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
域およびドレイン領域を構成し、上記第４導電膜の上層
に形成した第５導電膜で負荷用ＭＩＳＦＥＴのゲート電
極を構成し、上記第５導電膜の上層に形成した第６導電
膜で電源電圧線を構成し、この電源電圧線を負荷用ＭＩ
ＳＦＥＴと重なるように配置することにより、電源電圧
線と負荷用ＭＩＳＦＥＴとの間で容量素子を構成してい
る。
特願平５−４５０２号記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴのゲ
ート電極を構成し、同じく半導体基板の主面上に形成し
た第２導電膜で転送用ＭＩＳＦＥＴのゲート電極と、こ
のゲート電極に接続されるワード線とを構成し、上記第
１および第２導電膜の上層に形成した第３導電膜で基準
電圧線を構成し、上記第３導電膜の上層に形成した第４
導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
域およびドレイン領域を構成し、上記第４導電膜の上層
に形成した第５導電膜で負荷用ＭＩＳＦＥＴのゲート電
極を構成し、上記第５導電膜の上層に形成した第６導電
膜で電源電圧線を構成し、この電源電圧線を負荷用ＭＩ
ＳＦＥＴと重なるように配置することにより、電源電圧
線と負荷用ＭＩＳＦＥＴとの間で容量素子を構成してい
る。
【００１１】すなわち、このＳＲＡＭは、スタンバイ電
流を低減した完全ＣＭＯＳ構造を採用すると共に、負荷
用ＭＩＳＦＥＴとその上層に形成した大面積の電源電圧
線との間で大容量の容量素子を構成することにより、メ
モリセルのα線ソフトエラー耐性を大幅に向上させてい
る。
流を低減した完全ＣＭＯＳ構造を採用すると共に、負荷
用ＭＩＳＦＥＴとその上層に形成した大面積の電源電圧
線との間で大容量の容量素子を構成することにより、メ
モリセルのα線ソフトエラー耐性を大幅に向上させてい
る。
【００１２】
【発明が解決しようとする課題】メモリセルの駆動用Ｍ
ＩＳＦＥＴのゲート電極と負荷用ＭＩＳＦＥＴのゲート
電極との間で容量素子を構成する前記特開平３−２３４
０５５号公報記載のＳＲＡＭは、大容量の容量素子を形
成することが困難であるため、メモリセルの微細化に伴
ってα線ソフトエラー耐性の確保が困難になるという問
題がある。
ＩＳＦＥＴのゲート電極と負荷用ＭＩＳＦＥＴのゲート
電極との間で容量素子を構成する前記特開平３−２３４
０５５号公報記載のＳＲＡＭは、大容量の容量素子を形
成することが困難であるため、メモリセルの微細化に伴
ってα線ソフトエラー耐性の確保が困難になるという問
題がある。
【００１３】また、前記特願平５−４５０２号記載のＳ
ＲＡＭは、メモリセルの負荷用ＭＩＳＦＥＴとその上層
を覆う大面積の電源電圧線との間で容量素子を構成して
いるため、このＳＲＡＭを形成した半導体チップに外部
から電源ノイズが入った場合、この電源ノイズが電源電
圧線を通じてメモリセルに直接影響を及ぼし、メモリセ
ルの動作信頼性を低下させる虞れがある。
ＲＡＭは、メモリセルの負荷用ＭＩＳＦＥＴとその上層
を覆う大面積の電源電圧線との間で容量素子を構成して
いるため、このＳＲＡＭを形成した半導体チップに外部
から電源ノイズが入った場合、この電源ノイズが電源電
圧線を通じてメモリセルに直接影響を及ぼし、メモリセ
ルの動作信頼性を低下させる虞れがある。
【００１４】本発明の目的は、ＳＲＡＭのメモリセルの
α線ソフトエラー耐性を向上させることのできる技術を
提供することにある。
α線ソフトエラー耐性を向上させることのできる技術を
提供することにある。
【００１５】本発明の他の目的は、ＳＲＡＭの回路動作
の信頼性を向上させることのできる技術を提供すること
にある。
の信頼性を向上させることのできる技術を提供すること
にある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００１８】(1).ワード線で制御される転送用ＭＩＳＦ
ＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
からなるフリップフロップ回路とでメモリセルを構成し
たＳＲＡＭにおいて、半導体基板の主面上に形成した第
１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成
し、前記半導体基板の主面上に形成した第２導電膜で前
記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１
および第２導電膜の上層に形成した第３導電膜で前記負
荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第３導電
膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥ
Ｔのチャネル領域、ソース領域およびドレイン領域を構
成し、前記第４導電膜の上層に形成した第５導電膜でメ
モリセルアレイを覆うプレート電極を構成し、前記負荷
用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を
構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴの
ドレイン領域側のチャネル領域上の前記プレート電極に
開孔を設ける。
ＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
からなるフリップフロップ回路とでメモリセルを構成し
たＳＲＡＭにおいて、半導体基板の主面上に形成した第
１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成
し、前記半導体基板の主面上に形成した第２導電膜で前
記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１
および第２導電膜の上層に形成した第３導電膜で前記負
荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第３導電
膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥ
Ｔのチャネル領域、ソース領域およびドレイン領域を構
成し、前記第４導電膜の上層に形成した第５導電膜でメ
モリセルアレイを覆うプレート電極を構成し、前記負荷
用ＭＩＳＦＥＴと前記プレート電極との間で容量素子を
構成すると共に、少なくとも前記負荷用ＭＩＳＦＥＴの
ドレイン領域側のチャネル領域上の前記プレート電極に
開孔を設ける。
【００１９】(2).前記(1) のＳＲＡＭにおいて、前記プ
レート電極には、メモリセルアレイの外部から電源電圧
を供給する。
レート電極には、メモリセルアレイの外部から電源電圧
を供給する。
【００２０】(3).前記(1) のＳＲＡＭにおいて、前記容
量素子の誘電体膜の少なくとも一部を窒化シリコン膜で
構成する。
量素子の誘電体膜の少なくとも一部を窒化シリコン膜で
構成する。
【００２１】(4).前記(3) のＳＲＡＭの製造方法におい
て、前記プレート電極に前記開孔を形成した後、前記開
孔の底部の前記窒化シリコン膜を除去し、その後、水素
化アニール処理を行い、前記開孔を通じて前記負荷用Ｍ
ＩＳＦＥＴを構成する導電膜に水素を供給する。
て、前記プレート電極に前記開孔を形成した後、前記開
孔の底部の前記窒化シリコン膜を除去し、その後、水素
化アニール処理を行い、前記開孔を通じて前記負荷用Ｍ
ＩＳＦＥＴを構成する導電膜に水素を供給する。
【００２２】(5).前記(4) のＳＲＡＭの製造方法におい
て、前記開孔の底部の前記窒化シリコン膜を除去する
際、周辺回路を形成する領域の前記窒化シリコン膜を同
時に除去する。
て、前記開孔の底部の前記窒化シリコン膜を除去する
際、周辺回路を形成する領域の前記窒化シリコン膜を同
時に除去する。
【００２３】(6).前記(1) のＳＲＡＭの製造方法におい
て、前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
域およびドレイン領域を構成する導電膜をエッチングし
た後、前記導電膜の下層の絶縁膜をエッチングして前記
負荷用ＭＩＳＦＥＴのゲート電極の一部を露出させ、次
いで、前記導電膜上に前記容量素子の誘電体膜を形成す
る。
て、前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
域およびドレイン領域を構成する導電膜をエッチングし
た後、前記導電膜の下層の絶縁膜をエッチングして前記
負荷用ＭＩＳＦＥＴのゲート電極の一部を露出させ、次
いで、前記導電膜上に前記容量素子の誘電体膜を形成す
る。
【００２４】
【作用】上記した手段(1) によれば、負荷用ＭＩＳＦＥ
Ｔとその上部を覆う大面積のプレート電極との間で容量
素子を構成することにより、大容量の容量素子を形成す
ることができるので、メモリセルのα線ソフトエラー耐
性を向上させることができる。
Ｔとその上部を覆う大面積のプレート電極との間で容量
素子を構成することにより、大容量の容量素子を形成す
ることができるので、メモリセルのα線ソフトエラー耐
性を向上させることができる。
【００２５】また、負荷用ＭＩＳＦＥＴのドレイン領域
側のチャネル領域上の上記プレート電極に開孔を設け、
オフセット構造を有するチャネル領域とプレート電極と
を離間させることにより、プレート電極から負荷用ＭＩ
ＳＦＥＴのオフセット領域に強電界が加わるのを回避す
ることができるので、この強電界によるソース領域−ド
レイン領域間でのリーク電流の発生を防ぎ、負荷用ＭＩ
ＳＦＥＴのオフ電流を低減してメモリセルの安定動作を
確保することができる。
側のチャネル領域上の上記プレート電極に開孔を設け、
オフセット構造を有するチャネル領域とプレート電極と
を離間させることにより、プレート電極から負荷用ＭＩ
ＳＦＥＴのオフセット領域に強電界が加わるのを回避す
ることができるので、この強電界によるソース領域−ド
レイン領域間でのリーク電流の発生を防ぎ、負荷用ＭＩ
ＳＦＥＴのオフ電流を低減してメモリセルの安定動作を
確保することができる。
【００２６】上記した手段(2) によれば、プレート電極
への電源電圧の供給をメモリセルアレイの外部から行う
ことにより、このＳＲＡＭを形成した半導体チップに外
部から電源ノイズが入った際、この電源ノイズのメモリ
セルへの直接的影響を回避することができるので、メモ
リセルの安定動作を確保することができる。
への電源電圧の供給をメモリセルアレイの外部から行う
ことにより、このＳＲＡＭを形成した半導体チップに外
部から電源ノイズが入った際、この電源ノイズのメモリ
セルへの直接的影響を回避することができるので、メモ
リセルの安定動作を確保することができる。
【００２７】上記した手段(3) によれば、容量素子の誘
電体膜の少なくとも一部を酸化シリコン膜よりも耐圧の
高い窒化シリコン膜で構成することにより、酸化シリコ
ン膜単層で構成した場合に比べて誘電体膜の薄膜化が可
能となり、容量素子の容量を増大させることができる。
電体膜の少なくとも一部を酸化シリコン膜よりも耐圧の
高い窒化シリコン膜で構成することにより、酸化シリコ
ン膜単層で構成した場合に比べて誘電体膜の薄膜化が可
能となり、容量素子の容量を増大させることができる。
【００２８】また、酸化シリコン膜よりも耐水性の高い
窒化シリコン膜で負荷用ＭＩＳＦＥＴの上層を覆うこと
により、チップ表面から浸入する水分による負荷用ＭＩ
ＳＦＥＴの特性変動を抑制することができる。
窒化シリコン膜で負荷用ＭＩＳＦＥＴの上層を覆うこと
により、チップ表面から浸入する水分による負荷用ＭＩ
ＳＦＥＴの特性変動を抑制することができる。
【００２９】上記した手段(4) によれば、プレート電極
に設けた開孔を通じて負荷用ＭＩＳＦＥＴを構成する導
電膜（多結晶シリコン膜）の結晶粒界表面に存在する未
結合手（ダングリングボンド）に水素原子を供給するこ
とにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コ
ンダクタンス(Gm)を向上させることができる。
に設けた開孔を通じて負荷用ＭＩＳＦＥＴを構成する導
電膜（多結晶シリコン膜）の結晶粒界表面に存在する未
結合手（ダングリングボンド）に水素原子を供給するこ
とにより、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コ
ンダクタンス(Gm)を向上させることができる。
【００３０】上記した手段(5) によれば、周辺回路の上
層に水素が通過し難い窒化シリコン膜を形成することに
よる周辺回路（を構成するＭＩＳＦＥＴ）のしきい値電
圧の変動を抑制することができるので、ＳＲＡＭの安定
動作を確保することができる。
層に水素が通過し難い窒化シリコン膜を形成することに
よる周辺回路（を構成するＭＩＳＦＥＴ）のしきい値電
圧の変動を抑制することができるので、ＳＲＡＭの安定
動作を確保することができる。
【００３１】上記した手段(6) によれば、負荷用ＭＩＳ
ＦＥＴのゲート電極上の絶縁膜を一端除去してから誘電
体を形成することにより、負荷用ＭＩＳＦＥＴとプレー
ト電極との間に形成される誘電体膜を薄膜化することが
できるので、容量素子の容量を増大させることができ
る。
ＦＥＴのゲート電極上の絶縁膜を一端除去してから誘電
体を形成することにより、負荷用ＭＩＳＦＥＴとプレー
ト電極との間に形成される誘電体膜を薄膜化することが
できるので、容量素子の容量を増大させることができ
る。
【００３２】
【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００３３】（実施例１）本発明の一実施例であるＳＲ
ＡＭは、特に限定はされないが、例えば４メガビット
〔Mbit〕乃至１６メガビット〔Mbit〕の大容量を有して
いる。このＳＲＡＭのメモリセルＭＣの等価回路図を図
９に示す。
ＡＭは、特に限定はされないが、例えば４メガビット
〔Mbit〕乃至１６メガビット〔Mbit〕の大容量を有して
いる。このＳＲＡＭのメモリセルＭＣの等価回路図を図
９に示す。
【００３４】図９に示すように、メモリセルＭＣは、ワ
ード線ＷＬ（第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2)と相補性データ線ＤＬ（第１データ線ＤＬ1 および
第２データ線ＤＬ2)との交差部に配置され、フリップフ
ロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
とで構成されている。フリップフロップ回路は、情報蓄
積部として構成され、１ビットの情報（“１”または
“０”）を記憶する。
ード線ＷＬ（第１ワード線ＷＬ1 および第２ワード線Ｗ
Ｌ2)と相補性データ線ＤＬ（第１データ線ＤＬ1 および
第２データ線ＤＬ2)との交差部に配置され、フリップフ
ロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
とで構成されている。フリップフロップ回路は、情報蓄
積部として構成され、１ビットの情報（“１”または
“０”）を記憶する。
【００３５】上記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ1 ，Ｑｔ2 は、ｎチャネル型で構成され、フ
リップフロップ回路の一対の入出力端子にそれぞれのソ
ース領域乃至ドレイン領域の一方が接続されている。転
送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域
の一方は、第１データ線ＤＬ1 に接続され、そのゲート
電極は第１ワード線ＷＬ1 に接続されている。転送用Ｍ
ＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の一方
は、第２データ線ＤＬ2 に接続され、そのゲート電極は
第２ワード線ＷＬ2 に接続されている。
ＦＥＴＱｔ1 ，Ｑｔ2 は、ｎチャネル型で構成され、フ
リップフロップ回路の一対の入出力端子にそれぞれのソ
ース領域乃至ドレイン領域の一方が接続されている。転
送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域
の一方は、第１データ線ＤＬ1 に接続され、そのゲート
電極は第１ワード線ＷＬ1 に接続されている。転送用Ｍ
ＩＳＦＥＴＱｔ2 のソース領域乃至ドレイン領域の一方
は、第２データ線ＤＬ2 に接続され、そのゲート電極は
第２ワード線ＷＬ2 に接続されている。
【００３６】上記フリップフロップ回路は、ｎチャネル
型で構成された２個の駆動用ＭＩＳ１３ＴＱｄ1 ，Ｑｄ
2 およびｐチャネル型で構成された２個の負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 で構成されている。すなわち、本
実施例のＳＲＡＭのメモリセルＭＣは、完全ＣＭＯＳ構
造で構成されている。
型で構成された２個の駆動用ＭＩＳ１３ＴＱｄ1 ，Ｑｄ
2 およびｐチャネル型で構成された２個の負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 で構成されている。すなわち、本
実施例のＳＲＡＭのメモリセルＭＣは、完全ＣＭＯＳ構
造で構成されている。
【００３７】上記駆動用ＭＩＳＦＥＴＱｄ1 および負荷
用ＭＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリッ
プフロップ回路の一方の入出力端子）が接続され、かつ
互いのゲート電極が接続されてＣＭＯＳインバータを構
成している。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 は、互いのドレイン領域（フ
リップフロップ回路の他方の入出力端子）が接続され、
かつ互いのゲート電極が接続されてＣＭＯＳインバータ
を構成している。
用ＭＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリッ
プフロップ回路の一方の入出力端子）が接続され、かつ
互いのゲート電極が接続されてＣＭＯＳインバータを構
成している。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 は、互いのドレイン領域（フ
リップフロップ回路の他方の入出力端子）が接続され、
かつ互いのゲート電極が接続されてＣＭＯＳインバータ
を構成している。
【００３８】上記駆動用ＭＩＳＦＥＴＱｄ1 および負荷
用ＭＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転
送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域
の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 およ
び負荷用ＭＩＳＦＥＴＱｐ2のそれぞれのゲート電極に
接続されている。同様に、駆動用ＭＩＳＦＥＴＱｄ2お
よび負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領
域は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレ
イン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱ
ｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのゲー
ト電極に接続されている。
用ＭＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転
送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域
の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 およ
び負荷用ＭＩＳＦＥＴＱｐ2のそれぞれのゲート電極に
接続されている。同様に、駆動用ＭＩＳＦＥＴＱｄ2お
よび負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領
域は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレ
イン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱ
ｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのゲー
ト電極に接続されている。
【００３９】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
それぞれのソース領域は、基準電圧（ＶSS) に接続さ
れ、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソ
ース領域は、電源電圧（ＶCC) に接続されている。基準
電圧（ＶSS) は、例えば０Ｖ（ＧＮＤ電位）であり、電
源電圧（ＶCC) は、例えば５Ｖである。
それぞれのソース領域は、基準電圧（ＶSS) に接続さ
れ、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソ
ース領域は、電源電圧（ＶCC) に接続されている。基準
電圧（ＶSS) は、例えば０Ｖ（ＧＮＤ電位）であり、電
源電圧（ＶCC) は、例えば５Ｖである。
【００４０】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
それぞれのゲート電極と第２の電源電圧（ＶCC1)との間
には、容量素子Ｃ1 ，Ｃ2 が構成されている。この容量
素子Ｃ1 ，Ｃ2 は、メモリセルＭＣのα線ソフトエラー
耐性の向上を目的とするもので、その構成については後
に詳述する。
それぞれのゲート電極と第２の電源電圧（ＶCC1)との間
には、容量素子Ｃ1 ，Ｃ2 が構成されている。この容量
素子Ｃ1 ，Ｃ2 は、メモリセルＭＣのα線ソフトエラー
耐性の向上を目的とするもので、その構成については後
に詳述する。
【００４１】次に、上記ＳＲＡＭのメモリセルＭＣの具
体的な構成について、図１〜図８を用いて説明する。
体的な構成について、図１〜図８を用いて説明する。
【００４２】図１に示すように、ｎ- 型シリコン単結晶
からなる半導体基板（半導体チップ）１の主面には、ｐ
- 型ウエル２が形成され、このｐ- 型ウエル２の非活性
領域の主面には、酸化シリコン膜からなる素子分離用の
フィールド絶縁膜４が形成されている。フィールド絶縁
膜４の下には、反転防止用のｐ型チャネルストッパ領域
５が形成されている。
からなる半導体基板（半導体チップ）１の主面には、ｐ
- 型ウエル２が形成され、このｐ- 型ウエル２の非活性
領域の主面には、酸化シリコン膜からなる素子分離用の
フィールド絶縁膜４が形成されている。フィールド絶縁
膜４の下には、反転防止用のｐ型チャネルストッパ領域
５が形成されている。
【００４３】メモリセルＭＣを構成する駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 および負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、駆
動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1 ，Ｑｔ2 のそれぞれは、前記フィールド絶縁
膜４で囲まれたｐ- 型ウエル２の活性領域の主面に形成
されている。
ＥＴＱｄ1 ，Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 および負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、駆
動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1 ，Ｑｔ2 のそれぞれは、前記フィールド絶縁
膜４で囲まれたｐ- 型ウエル２の活性領域の主面に形成
されている。
【００４４】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
それぞれは、ゲート絶縁膜６、ゲート電極７、ソース領
域およびドレイン領域で構成されている。ゲート電極７
は、第１層目のゲート材形成工程で形成され、例えば多
結晶シリコン膜で形成されている。この多結晶シリコン
膜には、その抵抗値を低減するためにｎ型の不純物（例
えばＰ）が導入されている。
それぞれは、ゲート絶縁膜６、ゲート電極７、ソース領
域およびドレイン領域で構成されている。ゲート電極７
は、第１層目のゲート材形成工程で形成され、例えば多
結晶シリコン膜で形成されている。この多結晶シリコン
膜には、その抵抗値を低減するためにｎ型の不純物（例
えばＰ）が導入されている。
【００４５】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
ゲート電極７の上部には、絶縁膜８が形成されている。
この絶縁膜８は、例えば酸化シリコン膜からなる。ま
た、ゲート電極７のゲート長方向の側壁には、サイドウ
ォールスペーサ９が形成されている。このサイドウォー
ルスペーサ９は、例えば酸化シリコン膜からなる。
ゲート電極７の上部には、絶縁膜８が形成されている。
この絶縁膜８は、例えば酸化シリコン膜からなる。ま
た、ゲート電極７のゲート長方向の側壁には、サイドウ
ォールスペーサ９が形成されている。このサイドウォー
ルスペーサ９は、例えば酸化シリコン膜からなる。
【００４６】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
それぞれのソース領域およびドレイン領域は、低不純物
濃度のｎ型半導体領域１０とその上部に設けられた高不
純物濃度のｎ+ 型半導体領域１１とで構成されている。
すなわち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 は、それ
ぞれのソース領域およびドレイン領域が、いわゆる２重
拡散ドレイン(Double Diffused Drain) 構造で構成され
ている。
それぞれのソース領域およびドレイン領域は、低不純物
濃度のｎ型半導体領域１０とその上部に設けられた高不
純物濃度のｎ+ 型半導体領域１１とで構成されている。
すなわち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 は、それ
ぞれのソース領域およびドレイン領域が、いわゆる２重
拡散ドレイン(Double Diffused Drain) 構造で構成され
ている。
【００４７】半導体基板１の主面に形成された前記フィ
ールド絶縁膜４および駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のゲート電極７のパターンレイアウトを図２に示す。
図中、フィールド絶縁膜４で囲まれた２つのＬ字状の領
域３，３がメモリセルＭＣ１個分の活性領域である。
ールド絶縁膜４および駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のゲート電極７のパターンレイアウトを図２に示す。
図中、フィールド絶縁膜４で囲まれた２つのＬ字状の領
域３，３がメモリセルＭＣ１個分の活性領域である。
【００４８】図２に示すように、上記駆動用ＭＩＳＦＥ
ＴＱｄ1 ，Ｑｄ2 のそれぞれのゲート電極７の一端側
は、少なくとも製造プロセスにおけるマスク合わせ余裕
寸法に相当する分、フィールド絶縁膜４上に突出してい
る。また、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７
（Ｑｄ1)の他端側は、フィールド絶縁膜４を介して駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域上まで突出し、駆
動用ＭＩＳＦＥＴＱｄ2 のゲート電極７（Ｑｄ2)の他端
側は、フィールド絶縁膜４を介して駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域７上まで突出している。
ＴＱｄ1 ，Ｑｄ2 のそれぞれのゲート電極７の一端側
は、少なくとも製造プロセスにおけるマスク合わせ余裕
寸法に相当する分、フィールド絶縁膜４上に突出してい
る。また、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７
（Ｑｄ1)の他端側は、フィールド絶縁膜４を介して駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域上まで突出し、駆
動用ＭＩＳＦＥＴＱｄ2 のゲート電極７（Ｑｄ2)の他端
側は、フィールド絶縁膜４を介して駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域７上まで突出している。
【００４９】図１に示すように、メモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれは、ゲート絶
縁膜１２、ゲート電極１３Ａ、ソース領域およびドレイ
ン領域で構成されている。ゲート電極１３Ａは、第２層
目のゲート材形成工程で形成され、例えば多結晶シリコ
ン膜と高融点金属シリサイド膜との積層膜（ポリサイド
膜）で構成されている。下層の多結晶シリコン膜には、
その抵抗値を低減するためにｎ型の不純物（例えばＰ）
が導入されている。上層の高融点金属シリサイド膜は、
例えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX
などで構成される。
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれは、ゲート絶
縁膜１２、ゲート電極１３Ａ、ソース領域およびドレイ
ン領域で構成されている。ゲート電極１３Ａは、第２層
目のゲート材形成工程で形成され、例えば多結晶シリコ
ン膜と高融点金属シリサイド膜との積層膜（ポリサイド
膜）で構成されている。下層の多結晶シリコン膜には、
その抵抗値を低減するためにｎ型の不純物（例えばＰ）
が導入されている。上層の高融点金属シリサイド膜は、
例えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX
などで構成される。
【００５０】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
ゲート電極１３Ａの上部には、絶縁膜１５および絶縁膜
２１が形成されている。この絶縁膜１５および絶縁膜２
１は、例えば酸化シリコン膜からなる。また、ゲート電
極１３Ａの側壁には、サイドウォールスペーサ１６が形
成されている。このサイドウォールスペーサ１６は、例
えば酸化シリコン膜からなる。
ゲート電極１３Ａの上部には、絶縁膜１５および絶縁膜
２１が形成されている。この絶縁膜１５および絶縁膜２
１は、例えば酸化シリコン膜からなる。また、ゲート電
極１３Ａの側壁には、サイドウォールスペーサ１６が形
成されている。このサイドウォールスペーサ１６は、例
えば酸化シリコン膜からなる。
【００５１】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれのソース領域およびドレイン領域は、低不純物
濃度のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導
体領域１８とで構成されている。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｄ2 のソース領域およびドレイン領
域は、ＬＤＤ(Lightly Doped Drain) 構造で構成されて
いる。
それぞれのソース領域およびドレイン領域は、低不純物
濃度のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導
体領域１８とで構成されている。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｄ2 のソース領域およびドレイン領
域は、ＬＤＤ(Lightly Doped Drain) 構造で構成されて
いる。
【００５２】半導体基板１の主面に形成された上記転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａのパ
ターンレイアウトを図３に示す。同図に示すように、転
送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａ
は、そのゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 のゲート電極７のゲート長（Ｌｇ）方向と
交差するように配置されている。
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａのパ
ターンレイアウトを図３に示す。同図に示すように、転
送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極１３Ａ
は、そのゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 のゲート電極７のゲート長（Ｌｇ）方向と
交差するように配置されている。
【００５３】図１および図３に示すように、転送用ＭＩ
ＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方
は、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と一体に
構成されている。同様に、転送用ＭＩＳＦＥＴＱｔ2 の
ソース領域乃至ドレイン領域の一方は、駆動用ＭＩＳＦ
ＥＴＱｄ2 のドレイン領域と一体に構成されている。
ＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方
は、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と一体に
構成されている。同様に、転送用ＭＩＳＦＥＴＱｔ2 の
ソース領域乃至ドレイン領域の一方は、駆動用ＭＩＳＦ
ＥＴＱｄ2 のドレイン領域と一体に構成されている。
【００５４】転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１
３Ａ（Ｑｔ1)には、第１ワード線ＷＬ1 が接続され、転
送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ（Ｑｔ2)に
は、第２ワード線ＷＬ2 が接続されている。転送用ＭＩ
ＳＦＥＴＱｔ1 のゲート電極１３Ａは、第１ワード線Ｗ
Ｌ1 と一体に構成され、転送用ＭＩＳＦＥＴＱｔ2 のゲ
ート電極１３Ａは、第２ワード線ＷＬ2 と一体に構成さ
れている。
３Ａ（Ｑｔ1)には、第１ワード線ＷＬ1 が接続され、転
送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ（Ｑｔ2)に
は、第２ワード線ＷＬ2 が接続されている。転送用ＭＩ
ＳＦＥＴＱｔ1 のゲート電極１３Ａは、第１ワード線Ｗ
Ｌ1 と一体に構成され、転送用ＭＩＳＦＥＴＱｔ2 のゲ
ート電極１３Ａは、第２ワード線ＷＬ2 と一体に構成さ
れている。
【００５５】上記第１ワード線ＷＬ1 と第２ワード線Ｗ
Ｌ2 との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑ
ｄ2 に共通のソース線として構成された基準電圧線（Ｖ
SS）１３Ｂが配置されている。基準電圧線（ＶSS) １３
Ｂは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極
１３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２
ワード線ＷＬ2)と同じ第２層目のゲート材形成工程で形
成され、フィールド絶縁膜４上をワード線ＷＬと同一方
向に延在している。また、基準電圧線（ＶSS）１３Ｂ
は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜
６と同一の絶縁膜に開孔されたコンタクトホール１４を
通じて、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれ
のソース領域（ｎ+ 型半導体領域１１）に接続されてい
る。
Ｌ2 との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑ
ｄ2 に共通のソース線として構成された基準電圧線（Ｖ
SS）１３Ｂが配置されている。基準電圧線（ＶSS) １３
Ｂは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極
１３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第２
ワード線ＷＬ2)と同じ第２層目のゲート材形成工程で形
成され、フィールド絶縁膜４上をワード線ＷＬと同一方
向に延在している。また、基準電圧線（ＶSS）１３Ｂ
は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜
６と同一の絶縁膜に開孔されたコンタクトホール１４を
通じて、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれ
のソース領域（ｎ+ 型半導体領域１１）に接続されてい
る。
【００５６】図１に示すように、メモリセルＭＣの２個
の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、負荷用Ｍ
ＩＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域
上に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用Ｍ
ＩＳＦＥＴＱｄ1 の領域上に配置されている。負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれは、ゲート電極２
３Ａ、ゲート絶縁膜２４、チャネル領域２６Ｎ、ソース
領域２６Ｐおよびドレイン領域２６Ｐで構成されてい
る。
の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、負荷用Ｍ
ＩＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域
上に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用Ｍ
ＩＳＦＥＴＱｄ1 の領域上に配置されている。負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれは、ゲート電極２
３Ａ、ゲート絶縁膜２４、チャネル領域２６Ｎ、ソース
領域２６Ｐおよびドレイン領域２６Ｐで構成されてい
る。
【００５７】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
ゲート電極２３Ａは、第３層目のゲート材形成工程で形
成され、例えば多結晶シリコン膜で形成されている。こ
の多結晶シリコン膜には、その抵抗値を低減するために
ｎ型の不純物（例えばＰ）が導入されている。負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａのパター
ンレイアウトを図４に示す。
ゲート電極２３Ａは、第３層目のゲート材形成工程で形
成され、例えば多結晶シリコン膜で形成されている。こ
の多結晶シリコン膜には、その抵抗値を低減するために
ｎ型の不純物（例えばＰ）が導入されている。負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａのパター
ンレイアウトを図４に示す。
【００５８】図１および図４に示すように、上記負荷用
ＭＩＳＦＥＴＱｐ1 のゲート電極２３Ａは、絶縁膜２
１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に
開孔されたコンタクトホール２２を通じて、駆動用ＭＩ
ＳＦＥＴＱｄ1 のゲート電極７および転送用ＭＩＳＦＥ
ＴＱｔ2 のソース領域乃至ドレイン領域の一方に接続さ
れている。同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲート
電極２３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転
送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と
同一層の絶縁膜）に開孔したコンタクトホール２２を通
じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７および
転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領
域の一方に接続されている。
ＭＩＳＦＥＴＱｐ1 のゲート電極２３Ａは、絶縁膜２
１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）に
開孔されたコンタクトホール２２を通じて、駆動用ＭＩ
ＳＦＥＴＱｄ1 のゲート電極７および転送用ＭＩＳＦＥ
ＴＱｔ2 のソース領域乃至ドレイン領域の一方に接続さ
れている。同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲート
電極２３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転
送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１２と
同一層の絶縁膜）に開孔したコンタクトホール２２を通
じて、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７および
転送用ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領
域の一方に接続されている。
【００５９】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
ソース領域乃至ドレイン領域の他方の上部には、負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａと同じ
第３層目のゲート材形成工程で形成されたパッド層２３
Ｂが配置されている。このパッド層２３Ｂは、絶縁膜２
１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2の
ゲート絶縁膜１２と同一層の絶縁膜）に開孔されたコン
タクトホール２２を通じて、転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の他方に接
続されている。
ソース領域乃至ドレイン領域の他方の上部には、負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａと同じ
第３層目のゲート材形成工程で形成されたパッド層２３
Ｂが配置されている。このパッド層２３Ｂは、絶縁膜２
１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2の
ゲート絶縁膜１２と同一層の絶縁膜）に開孔されたコン
タクトホール２２を通じて、転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のソース領域乃至ドレイン領域の他方に接
続されている。
【００６０】図１に示すように、上記負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａの上部には、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４が形
成されている。このゲート絶縁膜２４は、例えば酸化シ
リコン膜からなる。
ＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａの上部には、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４が形
成されている。このゲート絶縁膜２４は、例えば酸化シ
リコン膜からなる。
【００６１】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
ゲート絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐお
よびドレイン領域２６Ｐが形成されている。チャネル領
域２６Ｎは、第４層目のゲート材形成工程で形成され、
例えば多結晶シリコン膜で構成されている。この多結晶
シリコン膜には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
しきい値電圧をエンハンスメント型にするために、ｎ型
の不純物（例えばＰ）が導入されている。負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領
域２６Ｐおよびドレイン領域２６Ｐのパターンレイアウ
トを図５に示す。
ゲート絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐお
よびドレイン領域２６Ｐが形成されている。チャネル領
域２６Ｎは、第４層目のゲート材形成工程で形成され、
例えば多結晶シリコン膜で構成されている。この多結晶
シリコン膜には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
しきい値電圧をエンハンスメント型にするために、ｎ型
の不純物（例えばＰ）が導入されている。負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領
域２６Ｐおよびドレイン領域２６Ｐのパターンレイアウ
トを図５に示す。
【００６２】図１および図５に示すように、上記負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎの一
端側にはドレイン領域２６Ｐが形成され、他端側にはソ
ース領域２６Ｐが形成されている。ドレイン領域２６Ｐ
およびソース領域２６Ｐは、チャネル領域２６Ｎと同じ
第４層目のゲート材（多結晶シリコン）形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する多
結晶シリコン膜には、ｐ型の不純物（例えばＢＦ2)が導
入されている。なお、チャネル領域２６Ｎ、ドレイン領
域２６Ｐおよびソース領域２６Ｐの配置を見やすくする
ため、図５には、チャネル領域２６Ｎを除いたドレイン
領域２６Ｐおよびソース領域２６Ｐに網掛けが施してあ
る。このように、本実施例のメモリセルＭＣの負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、第３層目のゲート材形成
工程で形成されたゲート電極２３Ａの上部に第４層目の
ゲート材形成工程で形成されたチャネル領域２６Ｎ、ソ
ース領域２６Ｐおよびドレイン領域２６Ｐを配置した、
いわゆるボトムゲート構造で構成されている。
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎの一
端側にはドレイン領域２６Ｐが形成され、他端側にはソ
ース領域２６Ｐが形成されている。ドレイン領域２６Ｐ
およびソース領域２６Ｐは、チャネル領域２６Ｎと同じ
第４層目のゲート材（多結晶シリコン）形成工程で形成
され、チャネル領域２６Ｎと一体に構成されている。ド
レイン領域２６Ｐおよびソース領域２６Ｐを構成する多
結晶シリコン膜には、ｐ型の不純物（例えばＢＦ2)が導
入されている。なお、チャネル領域２６Ｎ、ドレイン領
域２６Ｐおよびソース領域２６Ｐの配置を見やすくする
ため、図５には、チャネル領域２６Ｎを除いたドレイン
領域２６Ｐおよびソース領域２６Ｐに網掛けが施してあ
る。このように、本実施例のメモリセルＭＣの負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、第３層目のゲート材形成
工程で形成されたゲート電極２３Ａの上部に第４層目の
ゲート材形成工程で形成されたチャネル領域２６Ｎ、ソ
ース領域２６Ｐおよびドレイン領域２６Ｐを配置した、
いわゆるボトムゲート構造で構成されている。
【００６３】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 は、ゲート電極２３Ａに印加される電源電圧（ＶCC)
のＯＦＦ状態において、ゲート電極２３Ａとその上部の
基準電圧（Ｖss) の状態にあるドレイン領域２６Ｐとの
間に強電界が加わることによってソース領域２６Ｐ−ド
レイン領域２６Ｐ間にリーク電流が発生する不具合を防
止するために、チャネル領域２６Ｎを介してドレイン領
域２６Ｐとゲート電極２３Ａとを互いに離隔させてい
る。すなわち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、
ドレイン領域２６Ｐとゲート電極２３Ａとが重なりを持
たずに離隔された、いわゆるオフセット構造で構成され
ている。以下、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチ
ャネル領域２６Ｎのうち、ゲート電極２３Ａから離隔さ
れた領域をオフセット領域２６off という（図６の網掛
けを施した領域）。
2 は、ゲート電極２３Ａに印加される電源電圧（ＶCC)
のＯＦＦ状態において、ゲート電極２３Ａとその上部の
基準電圧（Ｖss) の状態にあるドレイン領域２６Ｐとの
間に強電界が加わることによってソース領域２６Ｐ−ド
レイン領域２６Ｐ間にリーク電流が発生する不具合を防
止するために、チャネル領域２６Ｎを介してドレイン領
域２６Ｐとゲート電極２３Ａとを互いに離隔させてい
る。すなわち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、
ドレイン領域２６Ｐとゲート電極２３Ａとが重なりを持
たずに離隔された、いわゆるオフセット構造で構成され
ている。以下、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチ
ャネル領域２６Ｎのうち、ゲート電極２３Ａから離隔さ
れた領域をオフセット領域２６off という（図６の網掛
けを施した領域）。
【００６４】上記負荷用ＭＩＳＦＥＴＱｐ1 のドレイン
領域２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開
孔されたコンタクトホール２５を通じて、負荷用ＭＩＳ
ＦＥＴＱｐ2 のゲート電極２３Ａに接続されている。同
様に、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
1 のゲート電極２３Ａに接続されている。
領域２６Ｐは、ゲート絶縁膜２４と同一層の絶縁膜に開
孔されたコンタクトホール２５を通じて、負荷用ＭＩＳ
ＦＥＴＱｐ2 のゲート電極２３Ａに接続されている。同
様に、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域２６Ｐ
は、ゲート絶縁膜２４と同一層の絶縁膜に開孔されたコ
ンタクトホール２５を通じて、負荷用ＭＩＳＦＥＴＱｐ
1 のゲート電極２３Ａに接続されている。
【００６５】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
ソース領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接
続されている。電源電圧線（ＶCC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材（多結晶シリコン）形成工
程で形成され、これらと一体に構成されている。
ソース領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接
続されている。電源電圧線（ＶCC) ２６Ｐは、チャネル
領域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６
Ｐと同じ第４層目のゲート材（多結晶シリコン）形成工
程で形成され、これらと一体に構成されている。
【００６６】図１に示すように、上記負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 の上部には、絶縁膜２７が形成されて
いる。この絶縁膜２７は、例えば酸化シリコン膜と窒化
シリコン膜との積層膜からなり、後述する容量素子
Ｃ1 ，Ｃ2 の誘電体膜を構成している。
ＴＱｐ1 ，Ｑｐ2 の上部には、絶縁膜２７が形成されて
いる。この絶縁膜２７は、例えば酸化シリコン膜と窒化
シリコン膜との積層膜からなり、後述する容量素子
Ｃ1 ，Ｃ2 の誘電体膜を構成している。
【００６７】上記絶縁膜２７の上部には、プレート電極
２８が形成されている。プレート電極２８は、第５層目
のゲート材形成工程で形成され、例えば多結晶シリコン
膜で構成されている。この多結晶シリコン膜には、ｎ型
の不純物（例えばＰ）が導入されている。プレート電極
２８のパターンレイアウトを図６に示す。なお、同図
は、図面を見易くするために、プレート電極２８の下層
の導電層のうち、第４層目のゲート材（負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域
２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC)
２６Ｐと、第３層目のゲート材（負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のゲート電極２３Ａおよびパッド層２３
Ｂ）のみを図示してある。
２８が形成されている。プレート電極２８は、第５層目
のゲート材形成工程で形成され、例えば多結晶シリコン
膜で構成されている。この多結晶シリコン膜には、ｎ型
の不純物（例えばＰ）が導入されている。プレート電極
２８のパターンレイアウトを図６に示す。なお、同図
は、図面を見易くするために、プレート電極２８の下層
の導電層のうち、第４層目のゲート材（負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域
２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC)
２６Ｐと、第３層目のゲート材（負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のゲート電極２３Ａおよびパッド層２３
Ｂ）のみを図示してある。
【００６８】図１および図６に示すように、上記プレー
ト電極２８は、メモリセルＭＣの全域を覆うように形成
されている。このプレート電極２８には、回路の電源電
圧線（ＶCC) が印加されるが、本実施例では、後述する
構成により電源電圧（ＶCC1)が印加される。
ト電極２８は、メモリセルＭＣの全域を覆うように形成
されている。このプレート電極２８には、回路の電源電
圧線（ＶCC) が印加されるが、本実施例では、後述する
構成により電源電圧（ＶCC1)が印加される。
【００６９】前記図９に示すように、メモリセルＭＣに
は、２個の容量素子Ｃ1 ，Ｃ2 が設けられている。本実
施例のＳＲＡＭの場合、この容量素子Ｃ1 ，Ｃ2 は、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
と、プレート電極２８との間に形成されている。すなわ
ち、この容量素子Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のゲート電極２３Ａを第１電極とし、プレ
ート電極２８を第２電極とし、ゲート電極２３Ａとプレ
ート電極２８との間の絶縁膜２７を誘電体膜とするスタ
ック（積層）構造で構成されている。
は、２個の容量素子Ｃ1 ，Ｃ2 が設けられている。本実
施例のＳＲＡＭの場合、この容量素子Ｃ1 ，Ｃ2 は、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
と、プレート電極２８との間に形成されている。すなわ
ち、この容量素子Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のゲート電極２３Ａを第１電極とし、プレ
ート電極２８を第２電極とし、ゲート電極２３Ａとプレ
ート電極２８との間の絶縁膜２７を誘電体膜とするスタ
ック（積層）構造で構成されている。
【００７０】このように、本実施例のＳＲＡＭは、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 と、その上部を覆う大面
積のプレート電極２８との間で容量素子Ｃ1 ，Ｃ2 を構
成しているので、容量素子Ｃ1 ，Ｃ2 を大容量化するこ
とができ、これにより、メモリセルＭＣのα線ソフトエ
ラー耐性を大幅に向上させることができる。
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 と、その上部を覆う大面
積のプレート電極２８との間で容量素子Ｃ1 ，Ｃ2 を構
成しているので、容量素子Ｃ1 ，Ｃ2 を大容量化するこ
とができ、これにより、メモリセルＭＣのα線ソフトエ
ラー耐性を大幅に向上させることができる。
【００７１】図１、図６および図７に示すように、上記
プレート電極２８の一部には、開孔２９Ａおよび開孔２
９Ｂが形成されている。開孔２９Ａは、プレート電極２
８が負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のオフセット領
域２６off を覆わないようにするため、負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの上部に形成
されている。他方、開孔２９Ｂは、負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 のゲート電極２３Ａと同じ第３層目のゲ
ート材形成工程で形成された前記パッド層２３Ｂの上部
に形成されている。
プレート電極２８の一部には、開孔２９Ａおよび開孔２
９Ｂが形成されている。開孔２９Ａは、プレート電極２
８が負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のオフセット領
域２６off を覆わないようにするため、負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの上部に形成
されている。他方、開孔２９Ｂは、負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 のゲート電極２３Ａと同じ第３層目のゲ
ート材形成工程で形成された前記パッド層２３Ｂの上部
に形成されている。
【００７２】このように、本実施例のＳＲＡＭは、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの
上部のプレート電極２８に開孔２９Ａを形成し、オフセ
ット領域２６off とプレート電極２８とをこの開孔２９
Ａを介して離間したオフセット構造で構成されている。
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域２６Ｐの
上部のプレート電極２８に開孔２９Ａを形成し、オフセ
ット領域２６off とプレート電極２８とをこの開孔２９
Ａを介して離間したオフセット構造で構成されている。
【００７３】この構成により、ゲート電極２３Ａに電源
電圧（ＶCC) が印加される負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 のＯＦＦ状態において、プレート電極２８とオフ
セット領域２６off との間に強電界が加わるのを回避す
ることができるので、この強電界によるソース領域２６
Ｐ−ドレイン領域２６Ｐ間でのリーク電流の発生を防止
することができる。これにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のＯＦＦ状態におけるソース−ドレイン間
電流（ＯＦＦ電流）を低減することができるので、ＯＮ
電流／ＯＦＦ電流比を向上させ、メモリセルＭＣの安定
動作を確保することができる。
電圧（ＶCC) が印加される負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 のＯＦＦ状態において、プレート電極２８とオフ
セット領域２６off との間に強電界が加わるのを回避す
ることができるので、この強電界によるソース領域２６
Ｐ−ドレイン領域２６Ｐ間でのリーク電流の発生を防止
することができる。これにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のＯＦＦ状態におけるソース−ドレイン間
電流（ＯＦＦ電流）を低減することができるので、ＯＮ
電流／ＯＦＦ電流比を向上させ、メモリセルＭＣの安定
動作を確保することができる。
【００７４】なお、プレート電極２８に形成された他方
の開孔２９Ｂは、プレート電極２８の下層のパッド層２
３Ｂとプレート電極２８の上層の相補性データ線ＤＬ
（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプ
レート電極２８と短絡することなく接続できるように設
けられた開孔である。
の開孔２９Ｂは、プレート電極２８の下層のパッド層２
３Ｂとプレート電極２８の上層の相補性データ線ＤＬ
（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプ
レート電極２８と短絡することなく接続できるように設
けられた開孔である。
【００７５】図８に示すように、上記プレート電極２８
は、多数のメモリセルＭＣで構成されたメモリセルアレ
イの全域を覆うように一体に構成されている。また、同
図に示すように、プレート電極２８は、その一端がメモ
リセルアレイの周辺部に沿って形成されたｎ型ウエルで
構成されるガードリング３０の上部まで延在され、この
ガードリング３０上に開孔されたコンタクトホール２９
Ｃを通じてガードリング３０から電源電圧（ＶCC) が供
給される構成になっている。
は、多数のメモリセルＭＣで構成されたメモリセルアレ
イの全域を覆うように一体に構成されている。また、同
図に示すように、プレート電極２８は、その一端がメモ
リセルアレイの周辺部に沿って形成されたｎ型ウエルで
構成されるガードリング３０の上部まで延在され、この
ガードリング３０上に開孔されたコンタクトホール２９
Ｃを通じてガードリング３０から電源電圧（ＶCC) が供
給される構成になっている。
【００７６】すなわち、本実施例のＳＲＡＭは、メモリ
セルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース
領域２６Ｐに接続された電源電圧線（ＶCC) ２６Ｐから
ではなく、メモリセルアレイの外部からプレート電極２
８に電源電圧（ＶCC) を供給する構成になっている。こ
の構成により、ＳＲＡＭを形成した半導体チップ１に外
部から電源ノイズが入った場合でも、この電源ノイズが
プレート電極２８を通じてメモリセルＭＣに直接影響を
及ぼすのを回避できるので、メモリセルＭＣの安定動作
を確保することができる。
セルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース
領域２６Ｐに接続された電源電圧線（ＶCC) ２６Ｐから
ではなく、メモリセルアレイの外部からプレート電極２
８に電源電圧（ＶCC) を供給する構成になっている。こ
の構成により、ＳＲＡＭを形成した半導体チップ１に外
部から電源ノイズが入った場合でも、この電源ノイズが
プレート電極２８を通じてメモリセルＭＣに直接影響を
及ぼすのを回避できるので、メモリセルＭＣの安定動作
を確保することができる。
【００７７】図１に示すように、上記プレート電極２８
の上層には、絶縁膜３１および層間絶縁膜３２を介して
中間導電層３３、サブワード線ＳＷＬおよびメインワー
ド線ＭＷＬが形成されている。中間導電層３３は、層間
絶縁膜３２、絶縁膜３１および前記絶縁膜２７に開孔し
たコンタクトホール３４を通じて前記パッド層２３Ｂに
接続されている。
の上層には、絶縁膜３１および層間絶縁膜３２を介して
中間導電層３３、サブワード線ＳＷＬおよびメインワー
ド線ＭＷＬが形成されている。中間導電層３３は、層間
絶縁膜３２、絶縁膜３１および前記絶縁膜２７に開孔し
たコンタクトホール３４を通じて前記パッド層２３Ｂに
接続されている。
【００７８】上記中間導電層３３、サブワード線ＳＷＬ
およびメインワード線ＭＷＬのそれぞれは、第１層目の
配線材形成工程で形成され、例えばタングステン（Ｗ）
などの高融点金属膜で構成されている。絶縁膜３１は、
例えば酸化シリコン膜からなり、層間絶縁膜３２は、例
えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
からなる。
およびメインワード線ＭＷＬのそれぞれは、第１層目の
配線材形成工程で形成され、例えばタングステン（Ｗ）
などの高融点金属膜で構成されている。絶縁膜３１は、
例えば酸化シリコン膜からなり、層間絶縁膜３２は、例
えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
からなる。
【００７９】図１に示すように、上記中間導電層３３、
サブワード線ＳＷＬおよびメインワード線ＭＷＬの上層
には、第２層目の層間絶縁膜３５を介して相補性データ
線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)
が配置されている。相補性データ線ＤＬは、層間絶縁膜
３５に開孔されたコンタクトホール３６を通じて中間導
電層３３に接続されている。
サブワード線ＳＷＬおよびメインワード線ＭＷＬの上層
には、第２層目の層間絶縁膜３５を介して相補性データ
線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)
が配置されている。相補性データ線ＤＬは、層間絶縁膜
３５に開孔されたコンタクトホール３６を通じて中間導
電層３３に接続されている。
【００８０】上記相補性データ線ＤＬは、第２層目の配
線材形成工程で形成され、例えばバリアメタル膜、アル
ミニウム合金膜、バリアメタル膜を順次積層した３層金
属膜からなる。バリアメタルは、例えばＴｉＷで構成さ
れ、アルミニウム合金は、例えばＣｕおよびＳｉを添加
したアルミニウムで構成されている。層間絶縁膜３５
は、例えば酸化シリコン膜、スピンオングラス（ＳＯ
Ｇ：Spin On Glass)膜、酸化シリコン膜を順次積層した
３層絶縁膜からなる。
線材形成工程で形成され、例えばバリアメタル膜、アル
ミニウム合金膜、バリアメタル膜を順次積層した３層金
属膜からなる。バリアメタルは、例えばＴｉＷで構成さ
れ、アルミニウム合金は、例えばＣｕおよびＳｉを添加
したアルミニウムで構成されている。層間絶縁膜３５
は、例えば酸化シリコン膜、スピンオングラス（ＳＯ
Ｇ：Spin On Glass)膜、酸化シリコン膜を順次積層した
３層絶縁膜からなる。
【００８１】上記相補性データ線ＤＬのうち、第１デー
タ線ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域
乃至ドレイン領域の一方（ｎ+ 型半導体領域１８）に接
続され、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱ
ｔ2 のソース領域乃至ドレイン領域の一方（ｎ+ 型半導
体領域１８）に接続されている。相補性データ線ＤＬと
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のｎ+ 型半導体領域
１８との接続は、前記中間導電層３３およびパッド層２
３Ｂをそれぞれ介して行われる。
タ線ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域
乃至ドレイン領域の一方（ｎ+ 型半導体領域１８）に接
続され、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱ
ｔ2 のソース領域乃至ドレイン領域の一方（ｎ+ 型半導
体領域１８）に接続されている。相補性データ線ＤＬと
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のｎ+ 型半導体領域
１８との接続は、前記中間導電層３３およびパッド層２
３Ｂをそれぞれ介して行われる。
【００８２】上記相補性データ線ＤＬの上層には、半導
体チップ１の表面を保護するファイナルパッシベーショ
ン膜３７が形成されている。このファイナルパッシベー
ション膜３７は、例えば酸化シリコン膜と窒化シリコン
膜との積層膜からなる。
体チップ１の表面を保護するファイナルパッシベーショ
ン膜３７が形成されている。このファイナルパッシベー
ション膜３７は、例えば酸化シリコン膜と窒化シリコン
膜との積層膜からなる。
【００８３】次に、上記ＳＲＡＭの具体的な製造方法の
一例を、図１０〜図１８を用いて説明する。
一例を、図１０〜図１８を用いて説明する。
【００８４】まず、１０〔Ω／cm〕程度の比抵抗値を有
するｎ- 形シリコン単結晶からなる半導体基板１を用意
し、メモリセルアレイの形成領域および図示しない周辺
回路の形成領域の一部にｐ- 型ウエル２を形成し、周辺
回路の形成領域の他の一部にｎ型ウエルを形成する。ｐ
- 型ウエル２は、半導体基板１の主面にイオン注入した
ＢＦ2 を引伸し拡散して形成し、ｎ型ウエルは、半導体
基板１の主面にイオン注入したＰを引伸し拡散して形成
する。
するｎ- 形シリコン単結晶からなる半導体基板１を用意
し、メモリセルアレイの形成領域および図示しない周辺
回路の形成領域の一部にｐ- 型ウエル２を形成し、周辺
回路の形成領域の他の一部にｎ型ウエルを形成する。ｐ
- 型ウエル２は、半導体基板１の主面にイオン注入した
ＢＦ2 を引伸し拡散して形成し、ｎ型ウエルは、半導体
基板１の主面にイオン注入したＰを引伸し拡散して形成
する。
【００８５】次に、ｐ- 型ウエル２の非活性領域の主面
に素子分離用のフィールド絶縁膜４を形成する。この
時、フィールド絶縁膜４の下に反転防止用のｐ型チャネ
ルストッパ領域５を形成する。このフィールド絶縁膜４
は、窒化シリコン膜を耐酸化マスクにした熱酸化法（Ｌ
ＯＣＯＳ法）を用い、酸化シリコン膜を４２０〜４８０
nm程度の膜厚に成長させて形成する。
に素子分離用のフィールド絶縁膜４を形成する。この
時、フィールド絶縁膜４の下に反転防止用のｐ型チャネ
ルストッパ領域５を形成する。このフィールド絶縁膜４
は、窒化シリコン膜を耐酸化マスクにした熱酸化法（Ｌ
ＯＣＯＳ法）を用い、酸化シリコン膜を４２０〜４８０
nm程度の膜厚に成長させて形成する。
【００８６】次に、ｐ- 型ウエル２の活性領域の主面に
駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2のしきい値電圧を調
整するためのＢＦ2 をイオン注入した後、駆動用ＭＩＳ
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜６を形成する。こ
のゲート絶縁膜６は熱酸化法で形成し、その膜厚は１３
〜１４nm程度とする（図１０）。
駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2のしきい値電圧を調
整するためのＢＦ2 をイオン注入した後、駆動用ＭＩＳ
ＦＥＴＱｄ1 ，Ｑｄ2 のゲート絶縁膜６を形成する。こ
のゲート絶縁膜６は熱酸化法で形成し、その膜厚は１３
〜１４nm程度とする（図１０）。
【００８７】次に、半導体基板１の全面に第１層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は９０〜１１
０nm程度とする。この多結晶シリコン膜には、その抵抗
値を低減するために、堆積時にＰを導入する。
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は９０〜１１
０nm程度とする。この多結晶シリコン膜には、その抵抗
値を低減するために、堆積時にＰを導入する。
【００８８】次に、上記多結晶シリコン膜の上に酸化シ
リコン膜からなる絶縁膜８を堆積する。この絶縁膜８は
ＣＶＤ法で形成し、その膜厚は１３５〜１６５nm程度と
する。絶縁膜８は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2
のゲート電極７とその上層に形成される導電層とを電気
的に分離するために形成する。
リコン膜からなる絶縁膜８を堆積する。この絶縁膜８は
ＣＶＤ法で形成し、その膜厚は１３５〜１６５nm程度と
する。絶縁膜８は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2
のゲート電極７とその上層に形成される導電層とを電気
的に分離するために形成する。
【００８９】次に、絶縁膜８の上に形成したフォトレジ
スト膜をマスクにして絶縁膜８およびその下層の前記多
結晶シリコン膜を順次エッチングした後、このフォトレ
ジスト膜をアッシングで除去することにより、駆動用Ｍ
ＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７を形成する
（図１１）。
スト膜をマスクにして絶縁膜８およびその下層の前記多
結晶シリコン膜を順次エッチングした後、このフォトレ
ジスト膜をアッシングで除去することにより、駆動用Ｍ
ＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲート電極７を形成する
（図１１）。
【００９０】次に、半導体基板１の全面に酸化シリコン
膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は１６０〜２００nm程度とする。次に、こ
の酸化シリコン膜をＲＩＥ(Reactive Ion Etching)など
の異方性エッチングでエッチングして、駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の側壁にサイドウォ
ールスペーサ９を形成する。
膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は１６０〜２００nm程度とする。次に、こ
の酸化シリコン膜をＲＩＥ(Reactive Ion Etching)など
の異方性エッチングでエッチングして、駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 のゲート電極７の側壁にサイドウォ
ールスペーサ９を形成する。
【００９１】次に、上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑ
ｄ2 のゲート電極７の下を除く活性領域の主面の前記ゲ
ート絶縁膜６を希フッ酸水溶液によるエッチングで除去
した後、活性領域の主面に新たな酸化シリコン膜を形成
する。この酸化シリコン膜は熱酸化法で形成し、９〜１
１nm程度の膜厚とする。
ｄ2 のゲート電極７の下を除く活性領域の主面の前記ゲ
ート絶縁膜６を希フッ酸水溶液によるエッチングで除去
した後、活性領域の主面に新たな酸化シリコン膜を形成
する。この酸化シリコン膜は熱酸化法で形成し、９〜１
１nm程度の膜厚とする。
【００９２】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして上記駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面
にＰをイオン注入する。次に、フォトレジスト膜をアッ
シングで除去した後、ｐ- 型ウエル２の主面に導入した
Ｐを引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のｎ型半導体領域１０を形成する（図１２）。
ト膜を形成し、これをマスクにして上記駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面
にＰをイオン注入する。次に、フォトレジスト膜をアッ
シングで除去した後、ｐ- 型ウエル２の主面に導入した
Ｐを引伸し拡散させ、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のｎ型半導体領域１０を形成する（図１２）。
【００９３】次に、ｐ- 型ウエル２の活性領域の主面に
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2のしきい値電圧を調
整するためのＢＦ2 をイオン注入した後、活性領域の主
面の前記酸化シリコン膜を希フッ酸水溶液によるエッチ
ングで除去し、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲ
ート絶縁膜１２を形成する。このゲート絶縁膜１２は熱
酸化法で形成し、その膜厚は１３〜１４nm程度とする。
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2のしきい値電圧を調
整するためのＢＦ2 をイオン注入した後、活性領域の主
面の前記酸化シリコン膜を希フッ酸水溶液によるエッチ
ングで除去し、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲ
ート絶縁膜１２を形成する。このゲート絶縁膜１２は熱
酸化法で形成し、その膜厚は１３〜１４nm程度とする。
【００９４】次に、半導体基板１の全面に第２層目のゲ
ート材を堆積する。このゲート材は、多結晶シリコン膜
とタングステンシリサイド膜との積層膜（ポリサイド
膜）からなる。この時、まず多結晶シリコン膜を３６〜
４４nm程度堆積した後、半導体基板１の主面にフォトレ
ジスト膜を形成し、これをマスクにして駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 のｎ型半導体領域１０上の絶縁膜
（ゲート絶縁膜１２と同一層の絶縁膜）をエッチング
し、コンタクトホール１４を形成する。
ート材を堆積する。このゲート材は、多結晶シリコン膜
とタングステンシリサイド膜との積層膜（ポリサイド
膜）からなる。この時、まず多結晶シリコン膜を３６〜
４４nm程度堆積した後、半導体基板１の主面にフォトレ
ジスト膜を形成し、これをマスクにして駆動用ＭＩＳＦ
ＥＴＱｄ1 ，Ｑｄ2 のｎ型半導体領域１０上の絶縁膜
（ゲート絶縁膜１２と同一層の絶縁膜）をエッチング
し、コンタクトホール１４を形成する。
【００９５】次に、上記フォトレジスト膜をアッシング
で除去し、多結晶シリコン膜をさらに３６〜４４nm程度
堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、
その抵抗値を低減するために、堆積時にＰを導入する。
次に、この多結晶シリコン膜の上層にタングステンシリ
サイド膜を堆積する。タングステンシリサイド膜はＣＶ
Ｄ法で形成し、その膜厚は７２〜８８nm程度とする。
で除去し、多結晶シリコン膜をさらに３６〜４４nm程度
堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、
その抵抗値を低減するために、堆積時にＰを導入する。
次に、この多結晶シリコン膜の上層にタングステンシリ
サイド膜を堆積する。タングステンシリサイド膜はＣＶ
Ｄ法で形成し、その膜厚は７２〜８８nm程度とする。
【００９６】次に、上記タングステンシリサイド膜の上
に酸化シリコン膜からなる絶縁膜１５を堆積する。この
絶縁膜１５はＣＶＤ法で形成し、その膜厚は２７０〜３
３０nm程度とする。絶縁膜１５は、転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 のゲート電極１２とその上層に形成され
る導電層とを電気的に分離するために形成する。
に酸化シリコン膜からなる絶縁膜１５を堆積する。この
絶縁膜１５はＣＶＤ法で形成し、その膜厚は２７０〜３
３０nm程度とする。絶縁膜１５は、転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 のゲート電極１２とその上層に形成され
る導電層とを電気的に分離するために形成する。
【００９７】次に、上記絶縁膜１５の上にフォトレジス
ト膜を形成し、これをマスクにして絶縁膜１５およびそ
の下層の前記第２層目のゲート材（ポリサイド膜）を順
次エッチングした後、フォトレジスト膜をアッシングで
除去することにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のゲート電極１３Ａ、ワード線ＷＬ（第１ワード線Ｗ
Ｌ1 、第２ワード線ＷＬ2)および基準電圧線（ＶSS) １
３Ｂをそれぞれ形成する（図１３）。
ト膜を形成し、これをマスクにして絶縁膜１５およびそ
の下層の前記第２層目のゲート材（ポリサイド膜）を順
次エッチングした後、フォトレジスト膜をアッシングで
除去することにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のゲート電極１３Ａ、ワード線ＷＬ（第１ワード線Ｗ
Ｌ1 、第２ワード線ＷＬ2)および基準電圧線（ＶSS) １
３Ｂをそれぞれ形成する（図１３）。
【００９８】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ- 型ウエル２の主面に導入したＰを
引伸し拡散し、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のｎ
型半導体領域１７を形成する。
ト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にＰ
をイオン注入する。次に、フォトレジスト膜をアッシン
グで除去した後、ｐ- 型ウエル２の主面に導入したＰを
引伸し拡散し、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のｎ
型半導体領域１７を形成する。
【００９９】次に、半導体基板１の全面に酸化シリコン
膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は２７０〜３３０nm程度とする。次に、こ
の酸化シリコン膜をＲＩＥなどの異方性エッチングでエ
ッチングして、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲ
ート電極１３Ａ、ワード線ＷＬ（第１ワード線ＷＬ1 、
第２ワード線ＷＬ2)および基準電圧線（ＶSS) １３Ｂの
それぞれの側壁にサイドウォールスペーサ１６を形成す
る。
膜を堆積する。この酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は２７０〜３３０nm程度とする。次に、こ
の酸化シリコン膜をＲＩＥなどの異方性エッチングでエ
ッチングして、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲ
ート電極１３Ａ、ワード線ＷＬ（第１ワード線ＷＬ1 、
第２ワード線ＷＬ2)および基準電圧線（ＶSS) １３Ｂの
それぞれの側壁にサイドウォールスペーサ１６を形成す
る。
【０１００】次に、半導体基板１の主面にフォトレジス
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ1 ，Ｑｄ2 の形成領域および転送用ＭＩＳＦＥＴＱ
ｔ1，Ｑｔ2 の形成領域のそれぞれのｐ- 型ウエル２の
主面にＡｓをイオン注入する。次に、上記フォトレジス
ト膜をアッシングで除去した後、ｐ- 型ウエル２の主面
に導入したＡｓを引伸し拡散し、駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にｎ+
型半導体領域１１を、また転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型半導
体領域１８をそれぞれ形成する。
ト膜を形成し、これをマスクにして駆動用ＭＩＳＦＥＴ
Ｑｄ1 ，Ｑｄ2 の形成領域および転送用ＭＩＳＦＥＴＱ
ｔ1，Ｑｔ2 の形成領域のそれぞれのｐ- 型ウエル２の
主面にＡｓをイオン注入する。次に、上記フォトレジス
ト膜をアッシングで除去した後、ｐ- 型ウエル２の主面
に導入したＡｓを引伸し拡散し、駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 の形成領域のｐ- 型ウエル２の主面にｎ+
型半導体領域１１を、また転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 の形成領域のｐ- 型ウエル２の主面にｎ+ 型半導
体領域１８をそれぞれ形成する。
【０１０１】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
形成領域のｐ- 型ウエル２の主面には、あらかじめｎ型
半導体領域１０が形成されているので、ｎ+ 型半導体領
域１１の形成により、２重拡散ドレイン構造のソース領
域およびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ
1 ，Ｑｄ2 が完成する。また、転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面には、あ
らかじめｎ型半導体領域１７が形成されているので、ｎ
+ 型半導体領域１８の形成により、ＬＤＤ構造のソース
領域およびドレイン領域を有する転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 が完成する（図１４）。
形成領域のｐ- 型ウエル２の主面には、あらかじめｎ型
半導体領域１０が形成されているので、ｎ+ 型半導体領
域１１の形成により、２重拡散ドレイン構造のソース領
域およびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ
1 ，Ｑｄ2 が完成する。また、転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 の形成領域のｐ- 型ウエル２の主面には、あ
らかじめｎ型半導体領域１７が形成されているので、ｎ
+ 型半導体領域１８の形成により、ＬＤＤ構造のソース
領域およびドレイン領域を有する転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 が完成する（図１４）。
【０１０２】次に、半導体基板１の全面に酸化シリコン
膜からなる絶縁膜２１を堆積する。この絶縁膜２１はＣ
ＶＤ法で形成し、その膜厚は５４〜６６nm程度とする。
次に、絶縁膜２１の上にフォトレジスト膜を形成し、こ
れをマスクにして絶縁膜２１、絶縁膜８および絶縁膜
（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１
２と同一層の絶縁膜）をエッチングすることにより、転
送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2 のソース領域乃至ドレ
イン領域の一方の上部にコンタクトホール２２を形成す
る。また、同時にこのフォトレジスト膜をマスクにして
絶縁膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）をエッチ
ングすることにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のソース領域乃至ドレイン領域の他方（駆動用ＭＩＳ
ＦＥＴＱｄ1 ，Ｑｄ2 のソース領域乃至ドレイン領域の
一方）の上部にコンタクトホール２２を形成する。
膜からなる絶縁膜２１を堆積する。この絶縁膜２１はＣ
ＶＤ法で形成し、その膜厚は５４〜６６nm程度とする。
次に、絶縁膜２１の上にフォトレジスト膜を形成し、こ
れをマスクにして絶縁膜２１、絶縁膜８および絶縁膜
（転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート絶縁膜１
２と同一層の絶縁膜）をエッチングすることにより、転
送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2 のソース領域乃至ドレ
イン領域の一方の上部にコンタクトホール２２を形成す
る。また、同時にこのフォトレジスト膜をマスクにして
絶縁膜２１および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のゲート絶縁膜１２と同一層の絶縁膜）をエッチ
ングすることにより、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のソース領域乃至ドレイン領域の他方（駆動用ＭＩＳ
ＦＥＴＱｄ1 ，Ｑｄ2 のソース領域乃至ドレイン領域の
一方）の上部にコンタクトホール２２を形成する。
【０１０３】次に、半導体基板１の全面に第３層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は６３〜７７
nm程度とする。この多結晶シリコン膜には、その抵抗値
を低減するために、堆積時にＰを導入する。次に、この
多結晶シリコン膜の上に形成したフォトレジスト膜をマ
スクにして多結晶シリコン膜をエッチングした後、この
フォトレジスト膜をアッシングで除去することにより、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
およびパッド層２３Ｂをそれぞれ形成する（図１５）。
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は６３〜７７
nm程度とする。この多結晶シリコン膜には、その抵抗値
を低減するために、堆積時にＰを導入する。次に、この
多結晶シリコン膜の上に形成したフォトレジスト膜をマ
スクにして多結晶シリコン膜をエッチングした後、この
フォトレジスト膜をアッシングで除去することにより、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
およびパッド層２３Ｂをそれぞれ形成する（図１５）。
【０１０４】次に、半導体基板１の全面に負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４をＣＶＤ法で
堆積した後、このゲート絶縁膜２４の上にフォトレジス
ト膜を形成し、これをマスクにしてゲート絶縁膜２４を
エッチングすることにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｔ2 のゲート電極２３Ａの上部にコンタクトホ
ール２５を形成する。
ＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４をＣＶＤ法で
堆積した後、このゲート絶縁膜２４の上にフォトレジス
ト膜を形成し、これをマスクにしてゲート絶縁膜２４を
エッチングすることにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｔ2 のゲート電極２３Ａの上部にコンタクトホ
ール２５を形成する。
【０１０５】次に、半導体基板１の全面に第４層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は３６〜４４
nm程度とする。次に、この多結晶シリコン膜の上に形成
したフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎを形成する領域
の多結晶シリコン膜にＰをイオン注入する。次に、この
フォトレジスト膜をアッシングで除去した後、多結晶シ
リコン膜の上に新たに形成したフォトレジスト膜をマス
クにして負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領
域２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線
（ＶCC) ２６Ｐを形成する領域の多結晶シリコン膜にＢ
Ｆ2 をイオン注入する。
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜はＣＶＤ法で形成し、その膜厚は３６〜４４
nm程度とする。次に、この多結晶シリコン膜の上に形成
したフォトレジスト膜をマスクにして負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 のチャネル領域２６Ｎを形成する領域
の多結晶シリコン膜にＰをイオン注入する。次に、この
フォトレジスト膜をアッシングで除去した後、多結晶シ
リコン膜の上に新たに形成したフォトレジスト膜をマス
クにして負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領
域２６Ｐ、ドレイン領域２６Ｐおよび電源電圧線
（ＶCC) ２６Ｐを形成する領域の多結晶シリコン膜にＢ
Ｆ2 をイオン注入する。
【０１０６】次に、上記フォトレジスト膜をアッシング
で除去した後、上記多結晶シリコン膜の上に新たに形成
したフォトレジスト膜をマスクにして多結晶シリコン膜
をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ、
ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐを
それぞれ形成する。また、同時にこのフォトレジスト膜
をマスクにして多結晶シリコン膜の下層の負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４をエッチング
することにより、ゲート絶縁膜２４の下層に形成された
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
およびパッド層２３Ｂのそれぞれの一部を露出させる
（図１６）。
で除去した後、上記多結晶シリコン膜の上に新たに形成
したフォトレジスト膜をマスクにして多結晶シリコン膜
をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ、
ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２６Ｐを
それぞれ形成する。また、同時にこのフォトレジスト膜
をマスクにして多結晶シリコン膜の下層の負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のゲート絶縁膜２４をエッチング
することにより、ゲート絶縁膜２４の下層に形成された
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
およびパッド層２３Ｂのそれぞれの一部を露出させる
（図１６）。
【０１０７】次に、上記フォトレジスト膜をアッシング
で除去した後、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチ
ャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２
６Ｐおよび一部が露出したゲート電極２３Ａのそれぞれ
の表面に熱酸化法で薄い酸化膜を形成する。この酸化膜
は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の耐圧を向上さ
せるために形成する。
で除去した後、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチ
ャネル領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２
６Ｐおよび一部が露出したゲート電極２３Ａのそれぞれ
の表面に熱酸化法で薄い酸化膜を形成する。この酸化膜
は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の耐圧を向上さ
せるために形成する。
【０１０８】次に、半導体基板１の全面に容量素子
Ｃ1 ，Ｃ2 の誘電体膜となる絶縁膜２７をＣＶＤ法で堆
積する。この絶縁膜２７は、酸化シリコン膜と窒化シリ
コン膜との積層膜からなり、下層の酸化シリコン膜の膜
厚は１３〜１７nm程度とし、上層の窒化シリコン膜の膜
厚は５〜７nm程度とする。
Ｃ1 ，Ｃ2 の誘電体膜となる絶縁膜２７をＣＶＤ法で堆
積する。この絶縁膜２７は、酸化シリコン膜と窒化シリ
コン膜との積層膜からなり、下層の酸化シリコン膜の膜
厚は１３〜１７nm程度とし、上層の窒化シリコン膜の膜
厚は５〜７nm程度とする。
【０１０９】次に、上記絶縁膜２７の上に形成したフォ
トレジスト膜をマスクにして前記パッド層２３Ｂの上部
の絶縁膜２７をエッチングで除去した後、このフォトレ
ジスト膜をアッシングで除去する。次に、半導体基板１
の全面に第５層目のゲート材である多結晶シリコン膜を
堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、
その膜厚は２７〜３３nm程度とする。この多結晶シリコ
ン膜は、その抵抗値を低減するために、堆積時にＰを導
入する。
トレジスト膜をマスクにして前記パッド層２３Ｂの上部
の絶縁膜２７をエッチングで除去した後、このフォトレ
ジスト膜をアッシングで除去する。次に、半導体基板１
の全面に第５層目のゲート材である多結晶シリコン膜を
堆積する。この多結晶シリコン膜はＣＶＤ法で形成し、
その膜厚は２７〜３３nm程度とする。この多結晶シリコ
ン膜は、その抵抗値を低減するために、堆積時にＰを導
入する。
【０１１０】次に、上記多結晶シリコン膜の上に形成し
たフォトレジスト膜をマスクにして多結晶シリコン膜を
エッチングする。これにより、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のドレイン領域２６Ｐの上部に開孔２９Ａ
を、またパッド層２３Ｂの上部に開孔２９Ｂをそれぞれ
設けたプレート電極２８が完成する。またこれにより、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
を第１電極とし、このプレート電極２８を第２電極と
し、ゲート電極２３Ａとプレート電極２８との間の絶縁
膜２７を誘電体膜とするスタック構造の容量素子Ｃ1 ，
Ｃ2 が完成する。
たフォトレジスト膜をマスクにして多結晶シリコン膜を
エッチングする。これにより、負荷用ＭＩＳＦＥＴＱｐ
1 ，Ｑｐ2 のドレイン領域２６Ｐの上部に開孔２９Ａ
を、またパッド層２３Ｂの上部に開孔２９Ｂをそれぞれ
設けたプレート電極２８が完成する。またこれにより、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極２３Ａ
を第１電極とし、このプレート電極２８を第２電極と
し、ゲート電極２３Ａとプレート電極２８との間の絶縁
膜２７を誘電体膜とするスタック構造の容量素子Ｃ1 ，
Ｃ2 が完成する。
【０１１１】また、このとき同時に上記フォトレジスト
膜をマスクにして上記多結晶シリコン膜の下層の絶縁膜
２７（酸化シリコン膜と窒化シリコン膜との積層膜）の
うち、上層の窒化シリコン膜のみをエッチングする。こ
のエッチングにより、プレート電極２８の開孔２９Ａ、
開孔２９Ｂの底部や周辺回路の形成領域に露出した絶縁
膜２７は、上層の窒化シリコン膜のみが除去される。ま
た、このエッチングは、下層の酸化シリコン膜がオーバ
ーエッチングされて負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2
のチャネル領域２６Ｎやゲート電極２３Ａなどが露出す
るのを防ぐために、ＣＦ4 ＋Ｏ2 などのエッチングガス
を用いた等方性エッチングで行う（図１７）。
膜をマスクにして上記多結晶シリコン膜の下層の絶縁膜
２７（酸化シリコン膜と窒化シリコン膜との積層膜）の
うち、上層の窒化シリコン膜のみをエッチングする。こ
のエッチングにより、プレート電極２８の開孔２９Ａ、
開孔２９Ｂの底部や周辺回路の形成領域に露出した絶縁
膜２７は、上層の窒化シリコン膜のみが除去される。ま
た、このエッチングは、下層の酸化シリコン膜がオーバ
ーエッチングされて負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2
のチャネル領域２６Ｎやゲート電極２３Ａなどが露出す
るのを防ぐために、ＣＦ4 ＋Ｏ2 などのエッチングガス
を用いた等方性エッチングで行う（図１７）。
【０１１２】このように、本実施例のＳＲＡＭは、容量
素子Ｃ1 ，Ｃ2 の誘電体膜を構成する絶縁膜２７の一部
を酸化シリコン膜よりも耐圧の高い窒化シリコン膜で構
成する。この構成により、酸化シリコン膜単層で誘電体
膜を構成する場合に比べて絶縁膜２７を薄膜化すること
ができるので、容量素子Ｃ1 ，Ｃ2 の容量を増大させる
ことができる。
素子Ｃ1 ，Ｃ2 の誘電体膜を構成する絶縁膜２７の一部
を酸化シリコン膜よりも耐圧の高い窒化シリコン膜で構
成する。この構成により、酸化シリコン膜単層で誘電体
膜を構成する場合に比べて絶縁膜２７を薄膜化すること
ができるので、容量素子Ｃ1 ，Ｃ2 の容量を増大させる
ことができる。
【０１１３】また、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
の上層を覆う絶縁膜２７の一部を酸化シリコン膜よりも
耐水性の高い窒化シリコン膜で構成することにより、半
導体チップ１の表面から負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2 に水分が浸入するのを防止することができるので、
水分の浸入による負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2の
特性変動を抑制し、メモリセルＭＣの安定動作を確保す
ることができる。
の上層を覆う絶縁膜２７の一部を酸化シリコン膜よりも
耐水性の高い窒化シリコン膜で構成することにより、半
導体チップ１の表面から負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2 に水分が浸入するのを防止することができるので、
水分の浸入による負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2の
特性変動を抑制し、メモリセルＭＣの安定動作を確保す
ることができる。
【０１１４】また、本実施例のＳＲＡＭの製造方法は、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2のゲート電極２３Ａ
上のゲート絶縁膜２４をエッチングしてゲート電極２３
Ａの一部を露出させた後、負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 の上層に容量素子Ｃ1，Ｃ2 の誘電体膜を構成す
る絶縁膜２７を堆積する。この構成により、負荷用ＭＩ
ＳＦＥＴＱｐ1 ，Ｑｐ2 とプレート電極２８との間の誘
電体膜を薄膜化することができるので、容量素子Ｃ1 ，
Ｃ2 の容量を増大させることができる。
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2のゲート電極２３Ａ
上のゲート絶縁膜２４をエッチングしてゲート電極２３
Ａの一部を露出させた後、負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 の上層に容量素子Ｃ1，Ｃ2 の誘電体膜を構成す
る絶縁膜２７を堆積する。この構成により、負荷用ＭＩ
ＳＦＥＴＱｐ1 ，Ｑｐ2 とプレート電極２８との間の誘
電体膜を薄膜化することができるので、容量素子Ｃ1 ，
Ｃ2 の容量を増大させることができる。
【０１１５】また、本実施例のＳＲＡＭの製造方法は、
第５層目のゲート材である多結晶シリコン膜をエッチン
グしてメモリセルアレイを覆うプレート電極２８を形成
する際、この多結晶シリコン膜の下層の絶縁膜２７の一
部を構成する窒化シリコン膜を同時にエッチングし、プ
レート電極２８の開孔２９Ａ、開孔２９Ｂの底部や周辺
回路の形成領域の窒化シリコン膜を除去する。この構成
により、周辺回路上に水素が通過し難い窒化シリコン膜
を設けることによる周辺回路（を構成するＭＩＳＦＥ
Ｔ）のしきい値電圧の変動を抑制することができるの
で、ＳＲＡＭの安定動作を確保することができる。
第５層目のゲート材である多結晶シリコン膜をエッチン
グしてメモリセルアレイを覆うプレート電極２８を形成
する際、この多結晶シリコン膜の下層の絶縁膜２７の一
部を構成する窒化シリコン膜を同時にエッチングし、プ
レート電極２８の開孔２９Ａ、開孔２９Ｂの底部や周辺
回路の形成領域の窒化シリコン膜を除去する。この構成
により、周辺回路上に水素が通過し難い窒化シリコン膜
を設けることによる周辺回路（を構成するＭＩＳＦＥ
Ｔ）のしきい値電圧の変動を抑制することができるの
で、ＳＲＡＭの安定動作を確保することができる。
【０１１６】次に、上記プレート電極２８のエッチング
に用いたフォトレジスト膜をアッシングで除去した後、
半導体基板１の全面に酸化シリコン膜からなる絶縁膜３
１およびＢＰＳＧからなる層間絶縁膜３２を順次堆積す
る。絶縁膜３１はＣＶＤ法で形成し、その膜厚は１３５
〜１６５nm程度とする。層間絶縁膜３２はＣＶＤ法で形
成し、その膜厚は２７０〜３３０nm程度とする。
に用いたフォトレジスト膜をアッシングで除去した後、
半導体基板１の全面に酸化シリコン膜からなる絶縁膜３
１およびＢＰＳＧからなる層間絶縁膜３２を順次堆積す
る。絶縁膜３１はＣＶＤ法で形成し、その膜厚は１３５
〜１６５nm程度とする。層間絶縁膜３２はＣＶＤ法で形
成し、その膜厚は２７０〜３３０nm程度とする。
【０１１７】次に、上記層間絶縁膜３２上に形成したフ
ォトレジスト膜をマスクにして層間絶縁膜３２および絶
縁膜３１をエッチングし、転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のソース領域乃至ドレイン領域の一方の上層に配
置された前記パッド層２３Ｂの上部にコンタクトホール
３４を形成した後、フォトレジスト膜をアッシングで除
去する。
ォトレジスト膜をマスクにして層間絶縁膜３２および絶
縁膜３１をエッチングし、転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のソース領域乃至ドレイン領域の一方の上層に配
置された前記パッド層２３Ｂの上部にコンタクトホール
３４を形成した後、フォトレジスト膜をアッシングで除
去する。
【０１１８】次に、半導体基板１の全面に第１層目の配
線材であるタングステン膜を堆積する。このタングステ
ン膜はスパッタ法で形成し、その膜厚は３００nm程度と
する。次に、このタングステン膜上に形成したフォトレ
ジスト膜をマスクにしてタングステン膜をエッチング
し、中間導電層３３、サブワード線ＳＷＬおよびメイン
ワード線ＭＷＬを形成した後、フォトレジスト膜をアッ
シングで除去する（図１８）。
線材であるタングステン膜を堆積する。このタングステ
ン膜はスパッタ法で形成し、その膜厚は３００nm程度と
する。次に、このタングステン膜上に形成したフォトレ
ジスト膜をマスクにしてタングステン膜をエッチング
し、中間導電層３３、サブワード線ＳＷＬおよびメイン
ワード線ＭＷＬを形成した後、フォトレジスト膜をアッ
シングで除去する（図１８）。
【０１１９】次に、半導体基板１の全面に酸化シリコン
膜、スピンオングラス膜、酸化シリコン膜を順次積層し
た３層膜からなる層間絶縁膜３５を堆積する。酸化シリ
コン膜は酸素（Ｏ2)とテトラエトキシシラン（Ｓｉ（Ｏ
Ｃ2 Ｈ5)4)をソースガスとするプラズマＣＶＤ法で形成
し、その膜厚は下層の酸化シリコン膜が４５０〜５５０
nm程度、上層の酸化シリコン膜が３６０〜４４０nm程度
とする。また、スピンオングラス膜の膜厚は２３５〜２
６５nm程度とする。
膜、スピンオングラス膜、酸化シリコン膜を順次積層し
た３層膜からなる層間絶縁膜３５を堆積する。酸化シリ
コン膜は酸素（Ｏ2)とテトラエトキシシラン（Ｓｉ（Ｏ
Ｃ2 Ｈ5)4)をソースガスとするプラズマＣＶＤ法で形成
し、その膜厚は下層の酸化シリコン膜が４５０〜５５０
nm程度、上層の酸化シリコン膜が３６０〜４４０nm程度
とする。また、スピンオングラス膜の膜厚は２３５〜２
６５nm程度とする。
【０１２０】上記層間絶縁膜３５の一部を構成する酸化
シリコン膜を前述したソースガスを用いたプラズマＣＶ
Ｄ法で形成することにより、層間絶縁膜３５の膜中に多
量の水素イオンが含有されると共に、後述する水素アニ
ール工程で供給される水素がこの層間絶縁膜３５を透過
し易くなるため、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2を
構成する多結晶シリコン膜の結晶粒界表面に存在する未
結合手（ダングリングボンド）に充分な水素原子を供給
することができる。
シリコン膜を前述したソースガスを用いたプラズマＣＶ
Ｄ法で形成することにより、層間絶縁膜３５の膜中に多
量の水素イオンが含有されると共に、後述する水素アニ
ール工程で供給される水素がこの層間絶縁膜３５を透過
し易くなるため、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2を
構成する多結晶シリコン膜の結晶粒界表面に存在する未
結合手（ダングリングボンド）に充分な水素原子を供給
することができる。
【０１２１】次に、上記層間絶縁膜３５上に形成したフ
ォトレジスト膜をマスクにして層間絶縁膜３５をエッチ
ングし、中間導電層３３の上部にコンタクトホール３６
を形成した後、フォトレジスト膜をアッシングで除去す
る。
ォトレジスト膜をマスクにして層間絶縁膜３５をエッチ
ングし、中間導電層３３の上部にコンタクトホール３６
を形成した後、フォトレジスト膜をアッシングで除去す
る。
【０１２２】次に、半導体基板１の全面に第２層目の配
線材を堆積する。この配線材は、ＴｉＷ膜、アルミニウ
ム合金膜、ＴｉＷ膜を順次積層した３層膜からなる。Ｔ
ｉＷ膜はスパッタ法で形成し、その膜厚は下層のＴｉＷ
膜が６０nm程度、上層のＴｉＷ膜が２００nm程度とす
る。アルミニウム合金膜はスパッタ法で形成し、その膜
厚は８００nm程度とする。続いて、このＴｉＷ膜上に形
成したフォトレジスト膜をマスクにしてＴｉＷ膜、アル
ミニウム合金膜、ＴｉＷ膜を順次エッチングすることに
より、相補性データ線ＤＬ（第１データ線ＤＬ1 および
第２データ線ＤＬ2)を形成する。
線材を堆積する。この配線材は、ＴｉＷ膜、アルミニウ
ム合金膜、ＴｉＷ膜を順次積層した３層膜からなる。Ｔ
ｉＷ膜はスパッタ法で形成し、その膜厚は下層のＴｉＷ
膜が６０nm程度、上層のＴｉＷ膜が２００nm程度とす
る。アルミニウム合金膜はスパッタ法で形成し、その膜
厚は８００nm程度とする。続いて、このＴｉＷ膜上に形
成したフォトレジスト膜をマスクにしてＴｉＷ膜、アル
ミニウム合金膜、ＴｉＷ膜を順次エッチングすることに
より、相補性データ線ＤＬ（第１データ線ＤＬ1 および
第２データ線ＤＬ2)を形成する。
【０１２３】次に、このフォトレジスト膜をアッシング
で除去した後、半導体基板１の全面に酸化シリコン膜と
窒化シリコン膜との積層膜からなるファイナルパッシベ
ーション膜３７を堆積する。酸化シリコン膜は、酸素と
テトラエトキシシランとをソースガスとするプラズマＣ
ＶＤ法で形成し、窒化シリコン膜は、モノシラン（Ｓｉ
Ｈ4)と窒素（またはアンモニア）とをソースガスとする
プラズマＣＶＤ法で形成する。ファイナルパッシベーシ
ョン膜３７を構成する酸化シリコン膜および窒化シリコ
ン膜をプラズマＣＶＤ法で形成することにより、ファイ
ナルパッシベーション膜３７中に多量の水素イオンが含
有され、これが負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構
成する多結晶シリコン膜への水素供給源となる。
で除去した後、半導体基板１の全面に酸化シリコン膜と
窒化シリコン膜との積層膜からなるファイナルパッシベ
ーション膜３７を堆積する。酸化シリコン膜は、酸素と
テトラエトキシシランとをソースガスとするプラズマＣ
ＶＤ法で形成し、窒化シリコン膜は、モノシラン（Ｓｉ
Ｈ4)と窒素（またはアンモニア）とをソースガスとする
プラズマＣＶＤ法で形成する。ファイナルパッシベーシ
ョン膜３７を構成する酸化シリコン膜および窒化シリコ
ン膜をプラズマＣＶＤ法で形成することにより、ファイ
ナルパッシベーション膜３７中に多量の水素イオンが含
有され、これが負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構
成する多結晶シリコン膜への水素供給源となる。
【０１２４】また、本実施例では、ファイナルパッシベ
ーション膜３７を堆積する工程の途中で水素アニールを
行い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多
結晶シリコン膜に水素を供給する。まず、酸化シリコン
膜を３６０〜４４０nm程度堆積した後、水素を含む窒素
雰囲気中、４００℃程度で３０分程度水素アニールを行
い、続いて、酸化シリコン膜を３６０〜４４０nm程度堆
積する。最後に、酸化シリコン膜の上に窒化シリコン膜
を1.２μｍ程度堆積する。
ーション膜３７を堆積する工程の途中で水素アニールを
行い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多
結晶シリコン膜に水素を供給する。まず、酸化シリコン
膜を３６０〜４４０nm程度堆積した後、水素を含む窒素
雰囲気中、４００℃程度で３０分程度水素アニールを行
い、続いて、酸化シリコン膜を３６０〜４４０nm程度堆
積する。最後に、酸化シリコン膜の上に窒化シリコン膜
を1.２μｍ程度堆積する。
【０１２５】上記水素アニールにより、層間絶縁膜３
５、層間絶縁膜３２および絶縁膜３１を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜
に水素が供給される。なお、本実施例のＳＲＡＭは、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６
Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐを構成
する多結晶シリコン膜（第４層目のゲート材）とその上
層のプレート電極２８（第５層目のゲート材）との間の
誘電体膜（絶縁膜２７）の一部を、水素原子が透過し難
い窒化シリコン膜で構成しているが、プレート電極２８
の一部に開孔２９Ａを設けたことにより、この開孔２９
Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成す
る多結晶シリコン膜に充分な水素を供給することができ
る。
５、層間絶縁膜３２および絶縁膜３１を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜
に水素が供給される。なお、本実施例のＳＲＡＭは、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６
Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐを構成
する多結晶シリコン膜（第４層目のゲート材）とその上
層のプレート電極２８（第５層目のゲート材）との間の
誘電体膜（絶縁膜２７）の一部を、水素原子が透過し難
い窒化シリコン膜で構成しているが、プレート電極２８
の一部に開孔２９Ａを設けたことにより、この開孔２９
Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成す
る多結晶シリコン膜に充分な水素を供給することができ
る。
【０１２６】このように、本実施例のＳＲＡＭは、上記
水素アニール工程で供給される水素および層間絶縁膜３
５、ファイナルパッシベーション膜３７中に含まれる水
素をプレート電極２８の一部に設けた開孔２９Ａを通じ
て負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2 に供給する。この
構成により、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成
する多結晶シリコン膜の結晶粒界表面に存在する未結合
手（ダングリングボンド）に充分な水素原子を供給する
ことができるので、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2
の相互コンダクタンス(Gm)が向上し、ＳＲＡＭのメモリ
セルＭＣの特性が向上する。
水素アニール工程で供給される水素および層間絶縁膜３
５、ファイナルパッシベーション膜３７中に含まれる水
素をプレート電極２８の一部に設けた開孔２９Ａを通じ
て負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2 に供給する。この
構成により、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 を構成
する多結晶シリコン膜の結晶粒界表面に存在する未結合
手（ダングリングボンド）に充分な水素原子を供給する
ことができるので、負荷用ＭＩＳＦＥＴＱｐ1，Ｑｐ2
の相互コンダクタンス(Gm)が向上し、ＳＲＡＭのメモリ
セルＭＣの特性が向上する。
【０１２７】以上の工程により、前記図１に示すＳＲＡ
ＭのメモリセルＭＣが完成する。その後、半導体チップ
１は、図示しない樹脂により、パッケージに封止され
る。
ＭのメモリセルＭＣが完成する。その後、半導体チップ
１は、図示しない樹脂により、パッケージに封止され
る。
【０１２８】（実施例２）前記実施例１のメモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ゲート電極
の上部にチャネル領域、ソース領域およびドレイン領域
を配置した、いわゆるボトムゲート構造で構成されてい
るが、本実施例の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 は、チャネル領域、ソース領域およびドレイン領域の
上部にゲート電極を配置した、いわゆるトップゲート構
造で構成されている。
Ｃの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ゲート電極
の上部にチャネル領域、ソース領域およびドレイン領域
を配置した、いわゆるボトムゲート構造で構成されてい
るが、本実施例の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 は、チャネル領域、ソース領域およびドレイン領域の
上部にゲート電極を配置した、いわゆるトップゲート構
造で構成されている。
【０１２９】図１９は、本実施例のＳＲＡＭの全体の概
略構成（チップレイアウト）図、図２０は、その一部を
拡大して示す概略構成図である。
略構成（チップレイアウト）図、図２０は、その一部を
拡大して示す概略構成図である。
【０１３０】長方形の半導体チップ１の主面には、特に
限定はされないが、例えば１６メガビット〔Mbit〕の大
容量を有するＳＲＡＭが形成されている。このＳＲＡＭ
のメモリセルアレイは、４個のメモリブロックＭＢ（Ｍ
Ｂ1 〜ＭＢ4)からなり、各メモリブロックＭＢは、３２
個のサブアレイＳＭＡで構成されている。また、各サブ
アレイＳＭＡは、１０２４行×１２８列のメモリセルで
構成されている。
限定はされないが、例えば１６メガビット〔Mbit〕の大
容量を有するＳＲＡＭが形成されている。このＳＲＡＭ
のメモリセルアレイは、４個のメモリブロックＭＢ（Ｍ
Ｂ1 〜ＭＢ4)からなり、各メモリブロックＭＢは、３２
個のサブアレイＳＭＡで構成されている。また、各サブ
アレイＳＭＡは、１０２４行×１２８列のメモリセルで
構成されている。
【０１３１】各メモリブロックＭＢの一端には、ロード
回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡが配置されている。また、各メモリブロック
ＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置され
ている。
回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡが配置されている。また、各メモリブロック
ＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置され
ている。
【０１３２】図２０に示すように、上記メモリブロック
ＭＢを構成するサブアレイＳＭＡのそれぞれの一端に
は、ワードデコーダ回路ＷＤＥＣが配置されている。こ
のワードデコーダ回路ＷＤＥＣは、メモリブロックＭＢ
の上を列方向に延在するメインワード線ＭＷＬを介して
前記Ｘデコーダ回路ＸＤＥＣで選択される。
ＭＢを構成するサブアレイＳＭＡのそれぞれの一端に
は、ワードデコーダ回路ＷＤＥＣが配置されている。こ
のワードデコーダ回路ＷＤＥＣは、メモリブロックＭＢ
の上を列方向に延在するメインワード線ＭＷＬを介して
前記Ｘデコーダ回路ＸＤＥＣで選択される。
【０１３３】上記ワードデコーダ回路ＷＤＥＣは、サブ
アレイＳＭＡの上を列方向に延在するサブワード線ＳＷ
Ｌを介して、このサブワード線ＳＷＬと平行に延在する
ワード線ＷＬを選択する。ワード線ＷＬは、列方向に配
列されたメモリセルＭＣ毎に配置され、各メモリセルＭ
Ｃには、同一選択信号が印加される２本のワード線ＷＬ
（第１ワード線、第２ワード線）が接続されている。
アレイＳＭＡの上を列方向に延在するサブワード線ＳＷ
Ｌを介して、このサブワード線ＳＷＬと平行に延在する
ワード線ＷＬを選択する。ワード線ＷＬは、列方向に配
列されたメモリセルＭＣ毎に配置され、各メモリセルＭ
Ｃには、同一選択信号が印加される２本のワード線ＷＬ
（第１ワード線、第２ワード線）が接続されている。
【０１３４】上記サブアレイＳＭＡの上には、前記メイ
ンワード線ＭＷＬ、サブワード線ＳＷＬおよびワード線
ＷＬと交差する方向（行方向）に延在する相補性データ
線ＤＬが配置されている。相補性データ線ＤＬは、互い
に平行に延在する２本のデータ線（第１データ線Ｄ
Ｌ1 、第２データ線ＤＬ2 ）からなり、行方向に配列さ
れたメモリセルＭＣ毎に配置されている。相補性データ
線ＤＬの一端は、ロード回路ＬＯＡＤに接続され、他端
はＹセレクタ回路ＹＳＷを介してセンスアンプ回路ＳＡ
に接続されている。
ンワード線ＭＷＬ、サブワード線ＳＷＬおよびワード線
ＷＬと交差する方向（行方向）に延在する相補性データ
線ＤＬが配置されている。相補性データ線ＤＬは、互い
に平行に延在する２本のデータ線（第１データ線Ｄ
Ｌ1 、第２データ線ＤＬ2 ）からなり、行方向に配列さ
れたメモリセルＭＣ毎に配置されている。相補性データ
線ＤＬの一端は、ロード回路ＬＯＡＤに接続され、他端
はＹセレクタ回路ＹＳＷを介してセンスアンプ回路ＳＡ
に接続されている。
【０１３５】上記図１９および図２０に示すように、本
実施例のＳＲＡＭは、Ｘデコーダ回路ＸＤＥＣによりメ
インワード線ＭＷＬを介してサブアレイＳＭＡのワード
デコーダ回路ＷＤＥＣの１つを選択し、この選択された
ワードデコーダ回路ＷＤＥＣによりサブワード線ＳＷＬ
を介してワード線ＷＬ（第１ワード線ＷＬ1 および第２
ワード線ＷＬ2 ）を選択する。なお、後述するが、ワー
ド線ＷＬは第２層目のゲート材で構成され、サブワード
線ＳＷＬは第１層目の配線材で構成される。
実施例のＳＲＡＭは、Ｘデコーダ回路ＸＤＥＣによりメ
インワード線ＭＷＬを介してサブアレイＳＭＡのワード
デコーダ回路ＷＤＥＣの１つを選択し、この選択された
ワードデコーダ回路ＷＤＥＣによりサブワード線ＳＷＬ
を介してワード線ＷＬ（第１ワード線ＷＬ1 および第２
ワード線ＷＬ2 ）を選択する。なお、後述するが、ワー
ド線ＷＬは第２層目のゲート材で構成され、サブワード
線ＳＷＬは第１層目の配線材で構成される。
【０１３６】すなわち、本実施例のＳＲＡＭは、サブア
レイＳＭＡの上を延在する複数のワード線ＷＬのうちの
１組のワード線ＷＬ（第１ワード線ＷＬ1 および第２ワ
ード線ＷＬ2 ）をワードデコーダ回路ＷＤＥＣおよびＸ
デコーダ回路ＸＤＥＣにより選択するデバイデッドワー
ドライン方式を採用し、この１組の第１ワード線ＷＬ1
および第２ワード線ＷＬ2 をサブワード線ＳＷＬを介し
てワードデコーダ回路ＷＤＥＣに接続するダブルワード
ライン方式を採用している。
レイＳＭＡの上を延在する複数のワード線ＷＬのうちの
１組のワード線ＷＬ（第１ワード線ＷＬ1 および第２ワ
ード線ＷＬ2 ）をワードデコーダ回路ＷＤＥＣおよびＸ
デコーダ回路ＸＤＥＣにより選択するデバイデッドワー
ドライン方式を採用し、この１組の第１ワード線ＷＬ1
および第２ワード線ＷＬ2 をサブワード線ＳＷＬを介し
てワードデコーダ回路ＷＤＥＣに接続するダブルワード
ライン方式を採用している。
【０１３７】各メモリブロックＭＢに配置された前記Ｘ
デコーダ回路ＸＤＥＣ、Ｙセレクタ回路ＹＳＷ、Ｙデコ
ーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、ロード回路
ＬＯＡＤなどは、ＳＲＡＭの周辺回路を構成している。
これらの周辺回路は、ＣＭＯＳで構成され、メモリセル
ＭＣの情報の書込み動作、保持動作、読出し動作などを
制御する。
デコーダ回路ＸＤＥＣ、Ｙセレクタ回路ＹＳＷ、Ｙデコ
ーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、ロード回路
ＬＯＡＤなどは、ＳＲＡＭの周辺回路を構成している。
これらの周辺回路は、ＣＭＯＳで構成され、メモリセル
ＭＣの情報の書込み動作、保持動作、読出し動作などを
制御する。
【０１３８】図２１は、本実施例のＳＲＡＭのメモリセ
ルＭＣを示す半導体基板の要部断面図、図２２〜図２８
は、このメモリセルＭＣを構成する導電層のパターンレ
イアウトを導電層毎に分けて示す要部平面図である。
ルＭＣを示す半導体基板の要部断面図、図２２〜図２８
は、このメモリセルＭＣを構成する導電層のパターンレ
イアウトを導電層毎に分けて示す要部平面図である。
【０１３９】図２１に示すように、ｎ- 型シリコン単結
晶からなる半導体基板１の主面には、ｐ- 型ウエル２が
形成され、このｐ- 型ウエル２の非活性領域の主面に
は、酸化シリコン膜からなる素子分離用のフィールド絶
縁膜４が形成されている。このフィールド絶縁膜４の下
には、反転防止用のｐ型チャネルストッパ領域５が形成
されている。
晶からなる半導体基板１の主面には、ｐ- 型ウエル２が
形成され、このｐ- 型ウエル２の非活性領域の主面に
は、酸化シリコン膜からなる素子分離用のフィールド絶
縁膜４が形成されている。このフィールド絶縁膜４の下
には、反転防止用のｐ型チャネルストッパ領域５が形成
されている。
【０１４０】ＳＲＡＭのメモリセルＭＣを構成する転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 、駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
のうち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 および駆動
用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれは、上記フィ
ールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領域の
主面に形成され、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の上層に形成
されている。
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 、駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
のうち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 および駆動
用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれは、上記フィ
ールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領域の
主面に形成され、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 は、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の上層に形成
されている。
【０１４１】図２１および図２２に示すように、上記駆
動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 は、ゲート絶縁膜６、
ゲート電極７、ソース領域およびドレイン領域で構成さ
れている。このソース領域およびドレイン領域は、ｎ型
半導体領域１０の上部にｎ+型半導体領域１１を形成し
た２重拡散ドレイン構造で構成されている。なお、図２
１には、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のう
ち、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（１
０，１１）と、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極
７および一方の半導体領域（１０，１１）とが示してあ
る。
動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 は、ゲート絶縁膜６、
ゲート電極７、ソース領域およびドレイン領域で構成さ
れている。このソース領域およびドレイン領域は、ｎ型
半導体領域１０の上部にｎ+型半導体領域１１を形成し
た２重拡散ドレイン構造で構成されている。なお、図２
１には、２個の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のう
ち、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（１
０，１１）と、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極
７および一方の半導体領域（１０，１１）とが示してあ
る。
【０１４２】上記駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の
ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（リンまたはヒ素）が導入されている。ゲート電極
７の上部には、ゲート電極７と上層の導電層とを電気的
に分離するための絶縁膜８が形成されている。この絶縁
膜８は、例えば酸化シリコン膜からなる。
ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜で形成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（リンまたはヒ素）が導入されている。ゲート電極
７の上部には、ゲート電極７と上層の導電層とを電気的
に分離するための絶縁膜８が形成されている。この絶縁
膜８は、例えば酸化シリコン膜からなる。
【０１４３】図２１および図２３に示すように、メモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、前記
フィールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領
域の主面に形成されている。転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 は、ゲート絶縁膜１２、ゲート電極１３
Ａ、ソース領域およびドレイン領域で構成されている。
このソース領域およびドレイン領域は、低不純物濃度の
ｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領域
１８とで構成されている。すなわち、転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｄ2 のソース領域およびドレイン領域は、
ＬＤＤ構造で構成されている。なお、図２１には、２個
の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のうち、転送用Ｍ
ＩＳＦＥＴＱｔ1 のゲート絶縁膜１２、ゲート電極１３
Ａ、一方の半導体領域（１７，１８）が示してある。
セルＭＣの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、前記
フィールド絶縁膜４で囲まれたｐ- 型ウエル２の活性領
域の主面に形成されている。転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 は、ゲート絶縁膜１２、ゲート電極１３
Ａ、ソース領域およびドレイン領域で構成されている。
このソース領域およびドレイン領域は、低不純物濃度の
ｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体領域
１８とで構成されている。すなわち、転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｄ2 のソース領域およびドレイン領域は、
ＬＤＤ構造で構成されている。なお、図２１には、２個
の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のうち、転送用Ｍ
ＩＳＦＥＴＱｔ1 のゲート絶縁膜１２、ゲート電極１３
Ａ、一方の半導体領域（１７，１８）が示してある。
【０１４４】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
ゲート電極１３Ａは、第２層目のゲート材形成工程で形
成され、例えばポリサイド膜で構成されている。このポ
リサイド膜の一部を構成する多結晶シリコン膜には、そ
の抵抗値を低減するためにｎ型不純物（リンまたはヒ
素）が導入されている。このゲート電極１３Ａは、ワー
ド線ＷＬと一体に構成されている。すなわち、転送用Ｍ
ＩＳＦＥＴＱｔ1 のゲート電極１３Ａは第１ワード線Ｗ
Ｌ1 と一体に構成され、転送用ＭＩＳＦＥＴＱｔ2 のゲ
ート電極１３Ａは第２ワード線ＷＬ2 と一体に構成され
ている。
ゲート電極１３Ａは、第２層目のゲート材形成工程で形
成され、例えばポリサイド膜で構成されている。このポ
リサイド膜の一部を構成する多結晶シリコン膜には、そ
の抵抗値を低減するためにｎ型不純物（リンまたはヒ
素）が導入されている。このゲート電極１３Ａは、ワー
ド線ＷＬと一体に構成されている。すなわち、転送用Ｍ
ＩＳＦＥＴＱｔ1 のゲート電極１３Ａは第１ワード線Ｗ
Ｌ1 と一体に構成され、転送用ＭＩＳＦＥＴＱｔ2 のゲ
ート電極１３Ａは第２ワード線ＷＬ2 と一体に構成され
ている。
【０１４５】上記ゲート電極１３Ａの上層には、ゲート
電極１３Ａと上層の導電層とを電気的に分離するための
絶縁膜１５が形成されている。この絶縁膜１５は、例え
ば酸化シリコン膜で構成されている。また、ゲート電極
１３Ａのゲート長方向の側壁には、酸化シリコン膜で構
成されたサイドウォールスペーサ１６が形成されてい
る。
電極１３Ａと上層の導電層とを電気的に分離するための
絶縁膜１５が形成されている。この絶縁膜１５は、例え
ば酸化シリコン膜で構成されている。また、ゲート電極
１３Ａのゲート長方向の側壁には、酸化シリコン膜で構
成されたサイドウォールスペーサ１６が形成されてい
る。
【０１４６】図２１および図２４に示すように、前記駆
動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および上記転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｔ2 の上層には、基準電圧線
（ＶSS) ４０Ａが配置されている。この基準電圧線（Ｖ
SS) ４０Ａは、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲ
ート絶縁膜６と同一層の絶縁膜に開孔されたコンタクト
ホール１４を通じて、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のソース領域（ｎ+ 型半導体領域１１）に接続されて
いる。基準電圧線（ＶSS) ４０Ａは、第３層目のゲート
材形成工程で形成され、前記転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のゲート電極１３Ａと同じく、例えばポリ
サイド膜で構成されている。このポリサイド膜の一部を
構成する多結晶シリコン膜には、その抵抗値を低減する
ためにｎ型の不純物（リンまたはヒ素）が導入されてい
る。
動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および上記転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｔ2 の上層には、基準電圧線
（ＶSS) ４０Ａが配置されている。この基準電圧線（Ｖ
SS) ４０Ａは、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のゲ
ート絶縁膜６と同一層の絶縁膜に開孔されたコンタクト
ホール１４を通じて、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のソース領域（ｎ+ 型半導体領域１１）に接続されて
いる。基準電圧線（ＶSS) ４０Ａは、第３層目のゲート
材形成工程で形成され、前記転送用ＭＩＳＦＥＴＱ
ｔ1 ，Ｑｔ2 のゲート電極１３Ａと同じく、例えばポリ
サイド膜で構成されている。このポリサイド膜の一部を
構成する多結晶シリコン膜には、その抵抗値を低減する
ためにｎ型の不純物（リンまたはヒ素）が導入されてい
る。
【０１４７】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
一方のｎ+ 型半導体領域１８（ドレイン領域）の上層に
は、基準電圧線（ＶSS) ４０Ａと同じ第３層目のゲート
材で形成されたパッド層４０Ｂが配置されている。この
パッド層４０Ｂは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
のゲート絶縁膜１２と同一層の絶縁膜に開孔されたコン
タクトホール２２を通じてｎ+ 型半導体領域１８（ドレ
イン領域）に接続されている。
一方のｎ+ 型半導体領域１８（ドレイン領域）の上層に
は、基準電圧線（ＶSS) ４０Ａと同じ第３層目のゲート
材で形成されたパッド層４０Ｂが配置されている。この
パッド層４０Ｂは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
のゲート絶縁膜１２と同一層の絶縁膜に開孔されたコン
タクトホール２２を通じてｎ+ 型半導体領域１８（ドレ
イン領域）に接続されている。
【０１４８】図２１および図２５に示すように、メモリ
セルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、
負荷用ＭＩＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ
2 の領域上に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、
駆動用ＭＩＳＦＥＴＱｄ1 の領域上に配置されている。
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれは、ｐ型
のソース領域４１Ｐ、ドレイン領域４１Ｐ、ｎ型のチャ
ネル領域４１Ｎ、ゲート絶縁膜４２およびゲート電極４
３で構成されている。なお、図２１には、負荷用ＭＩＳ
ＦＥＴＱｐ1 のソース領域４１Ｐ、ドレイン領域４１
Ｐ、チャネル領域４１Ｎおよびゲート絶縁膜４２と、負
荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３が示してあ
る。
セルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のうち、
負荷用ＭＩＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ
2 の領域上に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、
駆動用ＭＩＳＦＥＴＱｄ1 の領域上に配置されている。
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれは、ｐ型
のソース領域４１Ｐ、ドレイン領域４１Ｐ、ｎ型のチャ
ネル領域４１Ｎ、ゲート絶縁膜４２およびゲート電極４
３で構成されている。なお、図２１には、負荷用ＭＩＳ
ＦＥＴＱｐ1 のソース領域４１Ｐ、ドレイン領域４１
Ｐ、チャネル領域４１Ｎおよびゲート絶縁膜４２と、負
荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４３が示してあ
る。
【０１４９】上記負荷用ＭＩＳＦＥＴＱｐ1 チャネル領
域４１Ｎは、絶縁膜４４、絶縁膜４５を介して駆動用Ｍ
ＩＳＦＥＴＱｄ2 の上層に形成されている。負荷用ＭＩ
ＳＦＥＴＱｐ2 のチャネル領域４１Ｎは、絶縁膜４４、
絶縁膜４５を介して駆動用ＭＩＳＦＥＴＱｄ1 の上層に
形成されている。絶縁膜４４および絶縁膜４５は、例え
ば酸化シリコン膜からなる。
域４１Ｎは、絶縁膜４４、絶縁膜４５を介して駆動用Ｍ
ＩＳＦＥＴＱｄ2 の上層に形成されている。負荷用ＭＩ
ＳＦＥＴＱｐ2 のチャネル領域４１Ｎは、絶縁膜４４、
絶縁膜４５を介して駆動用ＭＩＳＦＥＴＱｄ1 の上層に
形成されている。絶縁膜４４および絶縁膜４５は、例え
ば酸化シリコン膜からなる。
【０１５０】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
それぞれのチャネル領域４１Ｎは、第４層目のゲート材
形成工程で形成され、例えば多結晶シリコン膜で構成さ
れている。この多結晶シリコン膜の一部（ソース側）ま
たは全面には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のし
きい値電圧をエンハンスメント型に設定するためのｎ型
不純物（例えばＰ）が導入されている。
それぞれのチャネル領域４１Ｎは、第４層目のゲート材
形成工程で形成され、例えば多結晶シリコン膜で構成さ
れている。この多結晶シリコン膜の一部（ソース側）ま
たは全面には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のし
きい値電圧をエンハンスメント型に設定するためのｎ型
不純物（例えばＰ）が導入されている。
【０１５１】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
それぞれのチャネル領域４１Ｎの一端側にはドレイン領
域４１Ｐが、他端側にはソース領域４１Ｐがそれぞれ形
成されている。ドレイン領域４１Ｐおよびソース領域４
１Ｐは、チャネル領域４１Ｎと同じ第４層目のゲート材
（多結晶シリコン膜）で構成され、チャネル領域４１Ｎ
と一体に構成されている。第４層目のゲート材のうち、
ドレイン領域４１Ｐおよびソース領域４１Ｐを構成する
領域の多結晶シリコン膜には、ｐ型不純物（ホウ素）が
導入されている。
それぞれのチャネル領域４１Ｎの一端側にはドレイン領
域４１Ｐが、他端側にはソース領域４１Ｐがそれぞれ形
成されている。ドレイン領域４１Ｐおよびソース領域４
１Ｐは、チャネル領域４１Ｎと同じ第４層目のゲート材
（多結晶シリコン膜）で構成され、チャネル領域４１Ｎ
と一体に構成されている。第４層目のゲート材のうち、
ドレイン領域４１Ｐおよびソース領域４１Ｐを構成する
領域の多結晶シリコン膜には、ｐ型不純物（ホウ素）が
導入されている。
【０１５２】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
それぞれのゲート絶縁膜４２は、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のチャネル領域４１Ｎ、ドレイン領域４１
Ｐおよびソース領域４１Ｐを構成する上記多結晶シリコ
ン膜の上層に形成されている。このゲート絶縁膜４２
は、例えば膜厚が１０〜６０nm程度の酸化シリコン膜か
らなる。
それぞれのゲート絶縁膜４２は、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のチャネル領域４１Ｎ、ドレイン領域４１
Ｐおよびソース領域４１Ｐを構成する上記多結晶シリコ
ン膜の上層に形成されている。このゲート絶縁膜４２
は、例えば膜厚が１０〜６０nm程度の酸化シリコン膜か
らなる。
【０１５３】図２１および図２６に示すように、上記負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのゲート電
極４３は、上記ゲート絶縁膜４２の上層に形成されてい
る。
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのゲート電
極４３は、上記ゲート絶縁膜４２の上層に形成されてい
る。
【０１５４】ゲート電極４３は、第５層目のゲート材形
成工程で形成され、例えば多結晶シリコン膜で構成され
ている。この多結晶シリコン膜には、抵抗値を低減する
ためにｎ型の不純物（例えばリン）が導入されている。
成工程で形成され、例えば多結晶シリコン膜で構成され
ている。この多結晶シリコン膜には、抵抗値を低減する
ためにｎ型の不純物（例えばリン）が導入されている。
【０１５５】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 は、ゲート電極４３に電源電圧（ＶCC) が印加される
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ状態におい
て、ゲート電極４３とゲート電極４３の下部の基準電圧
（Ｖss) の状態にあるドレイン領域４１Ｐとの間に強電
界が加わることによって、ソース領域４１Ｐ−ドレイン
領域４１Ｐ間にリーク電流が発生する不具合を防止する
ために、チャネル領域４１Ｎを介してドレイン領域４１
Ｐとゲート電極４３とを互いに離隔させている。すなわ
ち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ドレイン領
域４１Ｐとゲート電極４３とが重なりを持たずに離隔さ
れた、いわゆるオフセット構造で構成されている。な
お、図２７には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
オフセット領域４１off が網掛けパターンで示してあ
る。
2 は、ゲート電極４３に電源電圧（ＶCC) が印加される
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ状態におい
て、ゲート電極４３とゲート電極４３の下部の基準電圧
（Ｖss) の状態にあるドレイン領域４１Ｐとの間に強電
界が加わることによって、ソース領域４１Ｐ−ドレイン
領域４１Ｐ間にリーク電流が発生する不具合を防止する
ために、チャネル領域４１Ｎを介してドレイン領域４１
Ｐとゲート電極４３とを互いに離隔させている。すなわ
ち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は、ドレイン領
域４１Ｐとゲート電極４３とが重なりを持たずに離隔さ
れた、いわゆるオフセット構造で構成されている。な
お、図２７には、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
オフセット領域４１off が網掛けパターンで示してあ
る。
【０１５６】上記負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 の
うち、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極４３は、
コンタクトホール４６を通じて、駆動用ＭＩＳＦＥＴＱ
ｄ2の一方の半導体領域（ドレイン領域）１１（転送用
ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）と接続さ
れている。図２１には示さないが、同様に、負荷用ＭＩ
ＳＦＥＴＱｐ2 のゲート電極４３は、ゲート絶縁膜４
２、絶縁膜４５、絶縁膜８などを開孔して形成したコン
タクトホール４６を通じて、駆動用ＭＩＳＦＥＴＱｄ1
の一方の半導体領域（ドレイン領域）１１（転送用ＭＩ
ＳＦＥＴＱｔ1 の一方の半導体領域１８）と接続されて
いる。
うち、負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極４３は、
コンタクトホール４６を通じて、駆動用ＭＩＳＦＥＴＱ
ｄ2の一方の半導体領域（ドレイン領域）１１（転送用
ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）と接続さ
れている。図２１には示さないが、同様に、負荷用ＭＩ
ＳＦＥＴＱｐ2 のゲート電極４３は、ゲート絶縁膜４
２、絶縁膜４５、絶縁膜８などを開孔して形成したコン
タクトホール４６を通じて、駆動用ＭＩＳＦＥＴＱｄ1
の一方の半導体領域（ドレイン領域）１１（転送用ＭＩ
ＳＦＥＴＱｔ1 の一方の半導体領域１８）と接続されて
いる。
【０１５７】上記負荷用ＭＩＳＦＥＴＱｐ2 のゲート電
極４３と駆動用ＭＩＳＦＥＴＱｄ１の一方の半導体領域
（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ１ の
一方の半導体領域１８）とを接続する上記コンタクトホ
ール４６の側壁には、負荷用ＭＩＳＦＥＴＱｐ1 のドレ
イン領域４１Ｐの断面が露出し、この露出したドレイン
領域４１Ｐとゲート電極４３とがコンタクトホール４６
の側壁の壁面で電気的に接続されている。また、このコ
ンタクトホール４６の側壁には、駆動用ＭＩＳＱｄ2 の
ゲート電極７の一端の主面部が露出し、この露出したゲ
ート電極７と負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４
３とがコンタクトホール４６の側壁の壁面で電気的に接
続されている。
極４３と駆動用ＭＩＳＦＥＴＱｄ１の一方の半導体領域
（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱｔ１ の
一方の半導体領域１８）とを接続する上記コンタクトホ
ール４６の側壁には、負荷用ＭＩＳＦＥＴＱｐ1 のドレ
イン領域４１Ｐの断面が露出し、この露出したドレイン
領域４１Ｐとゲート電極４３とがコンタクトホール４６
の側壁の壁面で電気的に接続されている。また、このコ
ンタクトホール４６の側壁には、駆動用ＭＩＳＱｄ2 の
ゲート電極７の一端の主面部が露出し、この露出したゲ
ート電極７と負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極４
３とがコンタクトホール４６の側壁の壁面で電気的に接
続されている。
【０１５８】すなわち、負荷用ＭＩＳＦＥＴＱｐ2 のゲ
ート電極４３と、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半
導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱ
ｔ1の一方の半導体領域１８）と、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域４１Ｐと、駆動用ＭＩＳＱｄ2 の
ゲート電極７とは、１個のコンタクトホール４６を通じ
て相互に接続されている。
ート電極４３と、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半
導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱ
ｔ1の一方の半導体領域１８）と、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域４１Ｐと、駆動用ＭＩＳＱｄ2 の
ゲート電極７とは、１個のコンタクトホール４６を通じ
て相互に接続されている。
【０１５９】図２１には示さないが、同様に、負荷用Ｍ
ＩＳＦＥＴＱｐ1 のゲート電極４３と駆動用ＭＩＳＦＥ
ＴＱｄ2 の一方の半導体領域（ドレイン領域）１１（転
送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）とを
接続するコンタクトホール４６の側壁には、負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域４１Ｐの断面が露出し、
この露出したドレイン領域４１Ｐとゲート電極４３とが
コンタクトホール４６の側壁の壁面で電気的に接続され
ている。また、このコンタクトホール４６の側壁には、
駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７の一端の主面
部が露出し、この露出したゲート電極７と負荷用ＭＩＳ
ＦＥＴＱｐ1 のゲート電極４３とがコンタクトホール４
６の側壁の壁面で電気的に接続されている。
ＩＳＦＥＴＱｐ1 のゲート電極４３と駆動用ＭＩＳＦＥ
ＴＱｄ2 の一方の半導体領域（ドレイン領域）１１（転
送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１８）とを
接続するコンタクトホール４６の側壁には、負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域４１Ｐの断面が露出し、
この露出したドレイン領域４１Ｐとゲート電極４３とが
コンタクトホール４６の側壁の壁面で電気的に接続され
ている。また、このコンタクトホール４６の側壁には、
駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７の一端の主面
部が露出し、この露出したゲート電極７と負荷用ＭＩＳ
ＦＥＴＱｐ1 のゲート電極４３とがコンタクトホール４
６の側壁の壁面で電気的に接続されている。
【０１６０】すなわち、負荷用ＭＩＳＦＥＴＱｐ1 のゲ
ート電極４３と、駆動用ＭＩＳＦＥＴＱｄ2 の一方の半
導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱ
ｔ2の一方の半導体領域１８）と、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のドレイン領域４１Ｐと、駆動用ＭＩＳＱｄ1 の
ゲート電極７とは、１個のコンタクトホール４６を通じ
て相互に接続されている。
ート電極４３と、駆動用ＭＩＳＦＥＴＱｄ2 の一方の半
導体領域（ドレイン領域）１１（転送用ＭＩＳＦＥＴＱ
ｔ2の一方の半導体領域１８）と、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のドレイン領域４１Ｐと、駆動用ＭＩＳＱｄ1 の
ゲート電極７とは、１個のコンタクトホール４６を通じ
て相互に接続されている。
【０１６１】図２１および図２７に示すように、上記負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３の上
層には、絶縁膜４７を介してプレート電極４８が配置さ
れている。このプレート電極４８は、第６層目のゲート
材形成工程で形成され、例えば多結晶シリコン膜で構成
されている。この多結晶シリコン膜には、ｎ型の不純物
（例えばＰ）が導入されている。また、このプレート電
極４８は、メモリセルＭＣの全域を覆うように形成され
ている。このプレート電極４８は、回路の電源電圧（Ｖ
CC) に接続されている。なお、本実施例のＳＲＡＭのメ
モリセルＭＣでは、前記実施例１の図９に示す電源電圧
（Ｖcc) と第２の電源電圧（Ｖcc1)とが共通に使用され
ている。
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３の上
層には、絶縁膜４７を介してプレート電極４８が配置さ
れている。このプレート電極４８は、第６層目のゲート
材形成工程で形成され、例えば多結晶シリコン膜で構成
されている。この多結晶シリコン膜には、ｎ型の不純物
（例えばＰ）が導入されている。また、このプレート電
極４８は、メモリセルＭＣの全域を覆うように形成され
ている。このプレート電極４８は、回路の電源電圧（Ｖ
CC) に接続されている。なお、本実施例のＳＲＡＭのメ
モリセルＭＣでは、前記実施例１の図９に示す電源電圧
（Ｖcc) と第２の電源電圧（Ｖcc1)とが共通に使用され
ている。
【０１６２】本実施例のＳＲＡＭのメモリセルＭＣに
は、２個の容量素子Ｃ1 ，Ｃ2 が設けられている。本実
施例のＳＲＡＭの場合、この容量素子Ｃ1 ，Ｃ2 は、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 と、プレート電極４８
との間に形成されている。すなわち、この容量素子
Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲ
ート電極４３を第１電極とし、プレート電極４８を第２
電極とし、ゲート電極４３とプレート電極４８との間の
絶縁膜４７を誘電体膜とするスタック（積層）構造で構
成されている。絶縁膜４７は、例えば膜厚５〜３０nm程
度の酸化シリコン膜と膜厚３〜１０nm程度の窒化シリコ
ン膜との積層膜で構成されている。なお、本実施例で
は、ゲート電極４３の上面（全面）と側面とを使ってプ
レート電極４８との間に容量素子Ｃ1 ，Ｃ2 を形成する
ことができる。
は、２個の容量素子Ｃ1 ，Ｃ2 が設けられている。本実
施例のＳＲＡＭの場合、この容量素子Ｃ1 ，Ｃ2 は、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 と、プレート電極４８
との間に形成されている。すなわち、この容量素子
Ｃ1 ，Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲ
ート電極４３を第１電極とし、プレート電極４８を第２
電極とし、ゲート電極４３とプレート電極４８との間の
絶縁膜４７を誘電体膜とするスタック（積層）構造で構
成されている。絶縁膜４７は、例えば膜厚５〜３０nm程
度の酸化シリコン膜と膜厚３〜１０nm程度の窒化シリコ
ン膜との積層膜で構成されている。なお、本実施例で
は、ゲート電極４３の上面（全面）と側面とを使ってプ
レート電極４８との間に容量素子Ｃ1 ，Ｃ2 を形成する
ことができる。
【０１６３】このように、本実施例のＳＲＡＭは、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３と、そ
の上部を覆う大面積のプレート電極４８との間で容量素
子Ｃ1 ，Ｃ2 を構成しているので、容量素子Ｃ1 ，Ｃ2
を大容量化することができ、これにより、メモリセルＭ
Ｃのα線ソフトエラー耐性を大幅に向上させることがで
きる。
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のゲート電極４３と、そ
の上部を覆う大面積のプレート電極４８との間で容量素
子Ｃ1 ，Ｃ2 を構成しているので、容量素子Ｃ1 ，Ｃ2
を大容量化することができ、これにより、メモリセルＭ
Ｃのα線ソフトエラー耐性を大幅に向上させることがで
きる。
【０１６４】上記プレート電極４８の一部には、開孔４
９Ａおよび開孔４９Ｂが形成されている。開孔４９Ａ
は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域
４１Ｐの上部に形成され、プレート電極４８がオフセッ
ト領域４１off の上を覆わないようにするために設けら
れている。開孔４９Ｂは、前記基準電圧線４０Ａ（Ｖs
s) と同じ第３層目のゲート材形成工程で形成された前
記パッド層４０Ｂの上部に形成されている。
９Ａおよび開孔４９Ｂが形成されている。開孔４９Ａ
は、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域
４１Ｐの上部に形成され、プレート電極４８がオフセッ
ト領域４１off の上を覆わないようにするために設けら
れている。開孔４９Ｂは、前記基準電圧線４０Ａ（Ｖs
s) と同じ第３層目のゲート材形成工程で形成された前
記パッド層４０Ｂの上部に形成されている。
【０１６５】このように、本実施例のＳＲＡＭは、負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域４１Ｐの
上部のプレート電極４８に開孔４９Ａを形成し、オフセ
ット領域４１off とプレート電極４８とをこの開孔４９
Ａを介して離間したオフセット構造で構成されている。
この構成により、ゲート電極４３に電源電圧（ＶCC)が
印加される負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ
状態において、プレート電極４８とオフセット領域４１
off との間に強電界が加わるのを回避することができる
ので、この強電界によるソース領域４１Ｐ−ドレイン領
域４１Ｐ間でのリーク電流の発生を防止し、メモリセル
ＭＣの安定動作を確保することができる。
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のドレイン領域４１Ｐの
上部のプレート電極４８に開孔４９Ａを形成し、オフセ
ット領域４１off とプレート電極４８とをこの開孔４９
Ａを介して離間したオフセット構造で構成されている。
この構成により、ゲート電極４３に電源電圧（ＶCC)が
印加される負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＦＦ
状態において、プレート電極４８とオフセット領域４１
off との間に強電界が加わるのを回避することができる
ので、この強電界によるソース領域４１Ｐ−ドレイン領
域４１Ｐ間でのリーク電流の発生を防止し、メモリセル
ＭＣの安定動作を確保することができる。
【０１６６】なお、プレート電極４８に形成された他方
の開孔４９Ｂは、プレート電極４８の下層のパッド層４
０Ｂとプレート電極４８の上層の相補性データ線ＤＬ
（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプ
レート電極４８と短絡することなく接続できるように設
けられた開孔である。
の開孔４９Ｂは、プレート電極４８の下層のパッド層４
０Ｂとプレート電極４８の上層の相補性データ線ＤＬ
（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプ
レート電極４８と短絡することなく接続できるように設
けられた開孔である。
【０１６７】図２１および図２８に示すように、上記プ
レート電極４８の上層には、層間絶縁膜５０を介してサ
ブワード線ＳＷＬが配置されている。サブワード線ＳＷ
Ｌは、第１層目の配線材形成工程で形成され、例えばバ
リアメタル膜と高融点金属膜との積層膜で構成されてい
る。バリアメタルは、例えばチタンタングステン（Ｔｉ
Ｗ）で構成され、高融点金属は、例えばタングステン
（Ｗ）で構成されている。層間絶縁膜５０は、例えば酸
化シリコン膜とＢＰＳＧ膜との積層膜で構成されてい
る。
レート電極４８の上層には、層間絶縁膜５０を介してサ
ブワード線ＳＷＬが配置されている。サブワード線ＳＷ
Ｌは、第１層目の配線材形成工程で形成され、例えばバ
リアメタル膜と高融点金属膜との積層膜で構成されてい
る。バリアメタルは、例えばチタンタングステン（Ｔｉ
Ｗ）で構成され、高融点金属は、例えばタングステン
（Ｗ）で構成されている。層間絶縁膜５０は、例えば酸
化シリコン膜とＢＰＳＧ膜との積層膜で構成されてい
る。
【０１６８】前記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
一方の半導体領域（ドレイン領域）１８の上層には、サ
ブワード線ＳＷＬと同じ第１層目の配線材で形成された
中間導電層５１が配置されている。この中間導電層５１
は、層間絶縁膜５０、絶縁膜４７、絶縁膜４５、絶縁膜
４４に開孔されたコンタクトホール５２を通じて、転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体領域（ド
レイン領域）１８上に形成された前記パッド層４０Ｂに
接続されている。
一方の半導体領域（ドレイン領域）１８の上層には、サ
ブワード線ＳＷＬと同じ第１層目の配線材で形成された
中間導電層５１が配置されている。この中間導電層５１
は、層間絶縁膜５０、絶縁膜４７、絶縁膜４５、絶縁膜
４４に開孔されたコンタクトホール５２を通じて、転送
用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体領域（ド
レイン領域）１８上に形成された前記パッド層４０Ｂに
接続されている。
【０１６９】上記サブワード線ＳＷＬおよび中間導電層
５１の上層には、第２層目の層間絶縁膜５３を介して相
補性データ線ＤＬが配置されている。相補性データ線Ｄ
Ｌは、層間絶縁膜５３に開孔されたコンタクトホール５
４を通じて中間導電層５１に接続されている。相補性デ
ータ線ＤＬは、第２層目の配線材形成工程で形成され、
例えばバリアメタル膜、アルミニウム合金膜、バリアメ
タル膜を順次積層した３層膜からなる。バリアメタル
は、例えばＴｉＷで構成され、アルミニウム合金は、例
えばＣｕおよびＳｉを添加したアルミニウムで構成され
る。層間絶縁膜５３は、例えば酸化シリコン膜、スピン
オングラス膜、酸化シリコン膜を順次積層した３層膜か
らなる。この酸化シリコン膜は、酸素とテトラエトキシ
シランとをソースガスとするプラズマＣＶＤ法で形成す
る。
５１の上層には、第２層目の層間絶縁膜５３を介して相
補性データ線ＤＬが配置されている。相補性データ線Ｄ
Ｌは、層間絶縁膜５３に開孔されたコンタクトホール５
４を通じて中間導電層５１に接続されている。相補性デ
ータ線ＤＬは、第２層目の配線材形成工程で形成され、
例えばバリアメタル膜、アルミニウム合金膜、バリアメ
タル膜を順次積層した３層膜からなる。バリアメタル
は、例えばＴｉＷで構成され、アルミニウム合金は、例
えばＣｕおよびＳｉを添加したアルミニウムで構成され
る。層間絶縁膜５３は、例えば酸化シリコン膜、スピン
オングラス膜、酸化シリコン膜を順次積層した３層膜か
らなる。この酸化シリコン膜は、酸素とテトラエトキシ
シランとをソースガスとするプラズマＣＶＤ法で形成す
る。
【０１７０】上記相補性データ線ＤＬは、メモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体
領域（ドレイン領域）１８に接続されている。相補性デ
ータ線ＤＬのうち、第１データ線ＤＬ1 は、転送用ＭＩ
ＳＦＥＴＱｔ1 の一方の半導体領域（ドレイン領域）１
８に接続されている。図示は省略するが、同様に、第２
データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱｔ2 の一方の
半導体領域（ドレイン領域）１８に接続されている。相
補性データ線ＤＬと転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2
の一方の半導体領域（ドレイン領域）１８との接続は、
前記中間導電層５１およびパッド層４０Ｂを介して行わ
れている。
Ｃの転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の一方の半導体
領域（ドレイン領域）１８に接続されている。相補性デ
ータ線ＤＬのうち、第１データ線ＤＬ1 は、転送用ＭＩ
ＳＦＥＴＱｔ1 の一方の半導体領域（ドレイン領域）１
８に接続されている。図示は省略するが、同様に、第２
データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱｔ2 の一方の
半導体領域（ドレイン領域）１８に接続されている。相
補性データ線ＤＬと転送用ＭＩＳＦＥＴＱｔ1，Ｑｔ2
の一方の半導体領域（ドレイン領域）１８との接続は、
前記中間導電層５１およびパッド層４０Ｂを介して行わ
れている。
【０１７１】上記相補性データ線ＤＬの上層には、第３
層目の層間絶縁膜５５を介してメインワード線ＭＷＬが
配置されている。メインワード線ＭＷＬは、第３層目の
配線材形成工程で形成され、例えば前記第２層目の配線
材と同じバリアメタル膜、アルミニウム合金膜、バリア
メタル膜を順次積層した３層膜からなる。層間絶縁膜５
５は、例えば酸化シリコン膜、酸化シリコン膜、スピン
オングラス膜、酸化シリコン膜を順次積層した４層膜か
らなる。この酸化シリコン膜は、酸素とテトラエトキシ
シランとをソースガスとするプラズマＣＶＤ法で形成す
る。
層目の層間絶縁膜５５を介してメインワード線ＭＷＬが
配置されている。メインワード線ＭＷＬは、第３層目の
配線材形成工程で形成され、例えば前記第２層目の配線
材と同じバリアメタル膜、アルミニウム合金膜、バリア
メタル膜を順次積層した３層膜からなる。層間絶縁膜５
５は、例えば酸化シリコン膜、酸化シリコン膜、スピン
オングラス膜、酸化シリコン膜を順次積層した４層膜か
らなる。この酸化シリコン膜は、酸素とテトラエトキシ
シランとをソースガスとするプラズマＣＶＤ法で形成す
る。
【０１７２】上記メインワード線ＭＷＬの上層には、フ
ァイナルパッシベーション膜５６が形成されている。フ
ァイナルパッシベーション膜５６は、例えば酸化シリコ
ン膜、酸化シリコン膜、窒化シリコン膜、ポリイミド樹
脂膜を順次積層した４層膜からなる。酸化シリコン膜
は、酸素とテトラエトキシシランとをソースガスとする
プラズマＣＶＤ法で形成し、窒化シリコン膜は、モノシ
ランと窒素（またはアンモニア）とをソースガスとする
プラズマＣＶＤ法で形成する。
ァイナルパッシベーション膜５６が形成されている。フ
ァイナルパッシベーション膜５６は、例えば酸化シリコ
ン膜、酸化シリコン膜、窒化シリコン膜、ポリイミド樹
脂膜を順次積層した４層膜からなる。酸化シリコン膜
は、酸素とテトラエトキシシランとをソースガスとする
プラズマＣＶＤ法で形成し、窒化シリコン膜は、モノシ
ランと窒素（またはアンモニア）とをソースガスとする
プラズマＣＶＤ法で形成する。
【０１７３】本実施例では、前記実施例１と同様に、フ
ァイナルパッシベーション膜５６を堆積する工程の途中
で水素アニールを行い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2を構成する多結晶シリコン膜に水素を供給する。こ
の水素アニールにより、層間絶縁膜５５、層間絶縁膜５
３および層間絶縁膜５０を通じて負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に水素が供給
される。
ァイナルパッシベーション膜５６を堆積する工程の途中
で水素アニールを行い、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑ
ｐ2を構成する多結晶シリコン膜に水素を供給する。こ
の水素アニールにより、層間絶縁膜５５、層間絶縁膜５
３および層間絶縁膜５０を通じて負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜に水素が供給
される。
【０１７４】このように、本実施例のＳＲＡＭは、上記
水素アニール工程で供給される水素および層間絶縁膜５
５，５３中に含まれる水素をプレート電極４８の一部に
設けた開孔４９Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 に供給する。この構成により、負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜の結晶粒
界表面に存在する未結合手（ダングリングボンド）に充
分な水素原子を供給することができるので、負荷用ＭＩ
ＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コンダクタンス(Gm)が向
上し、ＳＲＡＭのメモリセルＭＣの特性が向上する。
水素アニール工程で供給される水素および層間絶縁膜５
５，５３中に含まれる水素をプレート電極４８の一部に
設けた開孔４９Ａを通じて負荷用ＭＩＳＦＥＴＱｐ1 ，
Ｑｐ2 に供給する。この構成により、負荷用ＭＩＳＦＥ
ＴＱｐ1 ，Ｑｐ2 を構成する多結晶シリコン膜の結晶粒
界表面に存在する未結合手（ダングリングボンド）に充
分な水素原子を供給することができるので、負荷用ＭＩ
ＳＦＥＴＱｐ1 ，Ｑｐ2 の相互コンダクタンス(Gm)が向
上し、ＳＲＡＭのメモリセルＭＣの特性が向上する。
【０１７５】（実施例３）図２９は、第５層目のゲート
材形成工程で形成された本実施例のプレート電極のパタ
ーンレイアウトを示す要部平面図、図３０は、このプレ
ート電極とその下部の負荷用ＭＩＳＦＥＴの配置を模式
的に示す概略断面図である。
材形成工程で形成された本実施例のプレート電極のパタ
ーンレイアウトを示す要部平面図、図３０は、このプレ
ート電極とその下部の負荷用ＭＩＳＦＥＴの配置を模式
的に示す概略断面図である。
【０１７６】図２９および図３０に示すように、本実施
例のＳＲＡＭのメモリセルＭＣは、プレート電極２８
（Ｖcc) に設けられた開孔２９Ａの形状が前記実施例１
のそれと異なっている。すなわち、この開孔２９Ａは、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６
Ｎの全域にわたって設けられている。この開孔２９Ａ
は、前記実施例１のそれと同様、プレート電極２８（Ｖ
cc) が負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領
域２６Ｎを覆わないようにするために設けられている。
例のＳＲＡＭのメモリセルＭＣは、プレート電極２８
（Ｖcc) に設けられた開孔２９Ａの形状が前記実施例１
のそれと異なっている。すなわち、この開孔２９Ａは、
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領域２６
Ｎの全域にわたって設けられている。この開孔２９Ａ
は、前記実施例１のそれと同様、プレート電極２８（Ｖ
cc) が負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のチャネル領
域２６Ｎを覆わないようにするために設けられている。
【０１７７】上記の形状の開孔２９Ａを備えた本実施例
３によれば、前記実施例１と同様の効果が得られると共
に、ゲート電極２３Ａに基準電圧（Ｖss) が印加される
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＮ状態におい
て、チャネル領域２６Ｎの上部に位置するプレート電極
２８からの電界がチャネル領域２６Ｎに影響を与えるよ
うなことがないので、ソース領域２６Ｐ−ドレイン領域
２６Ｐ間の電流（ＯＮ電流）を向上させることができ
る。すなわち、この構成により、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のＯＮ電流を向上させると共に、ＯＦＦ電
流を小さくすることができるので、負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 のＯＮ電流／ＯＦＦ電流比を向上させて
メモリセルＭＣの安定動作を確保することができる。
３によれば、前記実施例１と同様の効果が得られると共
に、ゲート電極２３Ａに基準電圧（Ｖss) が印加される
負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のＯＮ状態におい
て、チャネル領域２６Ｎの上部に位置するプレート電極
２８からの電界がチャネル領域２６Ｎに影響を与えるよ
うなことがないので、ソース領域２６Ｐ−ドレイン領域
２６Ｐ間の電流（ＯＮ電流）を向上させることができ
る。すなわち、この構成により、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のＯＮ電流を向上させると共に、ＯＦＦ電
流を小さくすることができるので、負荷用ＭＩＳＦＥＴ
Ｑｐ1 ，Ｑｐ2 のＯＮ電流／ＯＦＦ電流比を向上させて
メモリセルＭＣの安定動作を確保することができる。
【０１７８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１７９】前記実施例１では、誘電体膜上の多結晶シ
リコン膜をエッチングしてプレート電極を形成する際、
同時に誘電体膜の一部である窒化シリコン膜を除去した
が、この窒化シリコン膜は必ずしも除去する必要はな
く、またその一部がエッチングされずに残っていても差
し支えない。
リコン膜をエッチングしてプレート電極を形成する際、
同時に誘電体膜の一部である窒化シリコン膜を除去した
が、この窒化シリコン膜は必ずしも除去する必要はな
く、またその一部がエッチングされずに残っていても差
し支えない。
【０１８０】プレート電極に形成する開孔は、前記図８
や図２９に示すような四角形のパターンに限定されるも
のではなく、例えば図３１や図３２に示すようなパター
ンにしてもよい。開孔２９Ａを図３２に示すような帯状
のパターンとすることにより、開孔２９Ａを形成する際
のマスク合わせ余裕を大きくすることができる。
や図２９に示すような四角形のパターンに限定されるも
のではなく、例えば図３１や図３２に示すようなパター
ンにしてもよい。開孔２９Ａを図３２に示すような帯状
のパターンとすることにより、開孔２９Ａを形成する際
のマスク合わせ余裕を大きくすることができる。
【０１８１】前記実施例１〜３では、負荷用ＭＩＳＦＥ
Ｔの上層にプレート電極を形成したメモリセルＭＣにつ
いて説明したが、上記プレート電極は、負荷用ＭＩＳＦ
ＥＴの下層に配置してもよい。すなわち、前記実施例１
または実施例３において、半導体基板の主面上に形成し
た第１導電膜で駆動用ＭＩＳＦＥＴのゲート電極を構成
し、半導体基板の主面上に形成した第２導電膜で転送用
ＭＩＳＦＥＴのゲート電極を構成し、第１および第２導
電膜の上層に形成した第３導電膜でプレート電極を形成
し、第３導電膜の上層に形成した第４導電膜で負荷用Ｍ
ＩＳＦＥＴのゲート電極を構成し、第４導電膜の上層に
形成した第５導電膜で負荷用ＭＩＳＦＥＴのチャネル領
域、ソース領域およびドレイン領域を構成し、負荷用Ｍ
ＩＳＦＥＴと前記プレート電極との間で容量素子を構成
すると共に、少なくとも負荷用ＭＩＳＦＥＴのオフセッ
ト領域が形成された領域下のプレート電極に開孔を形成
してもよい。
Ｔの上層にプレート電極を形成したメモリセルＭＣにつ
いて説明したが、上記プレート電極は、負荷用ＭＩＳＦ
ＥＴの下層に配置してもよい。すなわち、前記実施例１
または実施例３において、半導体基板の主面上に形成し
た第１導電膜で駆動用ＭＩＳＦＥＴのゲート電極を構成
し、半導体基板の主面上に形成した第２導電膜で転送用
ＭＩＳＦＥＴのゲート電極を構成し、第１および第２導
電膜の上層に形成した第３導電膜でプレート電極を形成
し、第３導電膜の上層に形成した第４導電膜で負荷用Ｍ
ＩＳＦＥＴのゲート電極を構成し、第４導電膜の上層に
形成した第５導電膜で負荷用ＭＩＳＦＥＴのチャネル領
域、ソース領域およびドレイン領域を構成し、負荷用Ｍ
ＩＳＦＥＴと前記プレート電極との間で容量素子を構成
すると共に、少なくとも負荷用ＭＩＳＦＥＴのオフセッ
ト領域が形成された領域下のプレート電極に開孔を形成
してもよい。
【０１８２】あるいは、前記実施例２において、半導体
基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥ
Ｔのゲート電極を構成し、半導体基板の主面上に形成し
た第２導電膜で転送用ＭＩＳＦＥＴのゲート電極を構成
し、第１および第２導電膜の上層に形成した第３導電膜
でプレート電極を形成し、第３導電膜の上層に形成した
第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソー
ス領域およびドレイン領域を構成し、第４導電膜の上層
に形成した第５導電膜で負荷用ＭＩＳＦＥＴのゲート電
極を構成し、負荷用ＭＩＳＦＥＴと前記プレート電極と
の間で容量素子を構成すると共に、少なくとも負荷用Ｍ
ＩＳＦＥＴのオフセット領域あるいはチャネル領域が形
成された領域下のプレート電極に開孔を形成してもよ
い。
基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥ
Ｔのゲート電極を構成し、半導体基板の主面上に形成し
た第２導電膜で転送用ＭＩＳＦＥＴのゲート電極を構成
し、第１および第２導電膜の上層に形成した第３導電膜
でプレート電極を形成し、第３導電膜の上層に形成した
第４導電膜で負荷用ＭＩＳＦＥＴのチャネル領域、ソー
ス領域およびドレイン領域を構成し、第４導電膜の上層
に形成した第５導電膜で負荷用ＭＩＳＦＥＴのゲート電
極を構成し、負荷用ＭＩＳＦＥＴと前記プレート電極と
の間で容量素子を構成すると共に、少なくとも負荷用Ｍ
ＩＳＦＥＴのオフセット領域あるいはチャネル領域が形
成された領域下のプレート電極に開孔を形成してもよ
い。
【０１８３】また、前記実施例１および実施例３では、
第２の電源電圧（Ｖcc1)を電源電圧（Ｖcc）と同じ電圧
にしたが、第２の電源電圧（Ｖcc1)を電源電圧（Ｖcc）
と異なる電圧にしてもよい。例えば第２の電源電圧（Ｖ
cc1)を１／２Ｖccとすることにより、前記図９に示す記
憶ノードｎ1,ｎ2 のどちらにも容量を付けることができ
る。
第２の電源電圧（Ｖcc1)を電源電圧（Ｖcc）と同じ電圧
にしたが、第２の電源電圧（Ｖcc1)を電源電圧（Ｖcc）
と異なる電圧にしてもよい。例えば第２の電源電圧（Ｖ
cc1)を１／２Ｖccとすることにより、前記図９に示す記
憶ノードｎ1,ｎ2 のどちらにも容量を付けることができ
る。
【０１８４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１８５】(1).本発明によれば、負荷用ＭＩＳＦＥＴ
とその上を覆う大面積のプレート電極との間で容量素子
を構成することにより、大容量の容量素子を形成するこ
とができるので、ＳＲＡＭのメモリセルのα線ソフトエ
ラー耐性を向上させることができる。
とその上を覆う大面積のプレート電極との間で容量素子
を構成することにより、大容量の容量素子を形成するこ
とができるので、ＳＲＡＭのメモリセルのα線ソフトエ
ラー耐性を向上させることができる。
【０１８６】(2).本発明によれば、負荷用ＭＩＳＦＥＴ
のドレイン領域上のプレート電極に開孔を形成し、オフ
セット領域とプレート電極とを離間することにより、電
源電圧のＯＦＦ時にプレート電極からオフセット領域に
強電界が加わるのを回避することができる。これによ
り、この強電界によるソース領域−ドレイン領域間での
リーク電流の発生を防止し、ＯＦＦ電流を低減すること
ができるので、ＯＮ電流／ＯＦＦ電流比を向上させ、メ
モリセルの安定動作を確保することができる。
のドレイン領域上のプレート電極に開孔を形成し、オフ
セット領域とプレート電極とを離間することにより、電
源電圧のＯＦＦ時にプレート電極からオフセット領域に
強電界が加わるのを回避することができる。これによ
り、この強電界によるソース領域−ドレイン領域間での
リーク電流の発生を防止し、ＯＦＦ電流を低減すること
ができるので、ＯＮ電流／ＯＦＦ電流比を向上させ、メ
モリセルの安定動作を確保することができる。
【０１８７】(3).本発明によれば、プレート電極への給
電をメモリセルアレイの外部から行うことにより、この
ＳＲＡＭを形成した半導体チップに外部から電源ノイズ
が入った場合、この電源ノイズのメモリセルへの直接的
影響を回避することができるので、メモリセルの安定動
作を確保することができる。
電をメモリセルアレイの外部から行うことにより、この
ＳＲＡＭを形成した半導体チップに外部から電源ノイズ
が入った場合、この電源ノイズのメモリセルへの直接的
影響を回避することができるので、メモリセルの安定動
作を確保することができる。
【０１８８】(4).本発明によれば、容量素子の誘電体膜
を構成する絶縁膜の一部を酸化シリコン膜よりも耐圧の
高い窒化シリコン膜で構成することにより、この誘電体
膜を酸化シリコン膜単層で構成した場合に比べて薄膜化
することができるので、容量素子の容量を増大させるこ
とができる。
を構成する絶縁膜の一部を酸化シリコン膜よりも耐圧の
高い窒化シリコン膜で構成することにより、この誘電体
膜を酸化シリコン膜単層で構成した場合に比べて薄膜化
することができるので、容量素子の容量を増大させるこ
とができる。
【０１８９】(5).本発明によれば、酸化シリコン膜より
も耐水性の高い窒化シリコン膜を含む誘電体膜で負荷用
ＭＩＳＦＥＴの上層を覆うことにより、水分の浸入によ
る負荷用ＭＩＳＦＥＴの特性変動を抑制することができ
るので、メモリセルの安定動作を確保することができ
る。
も耐水性の高い窒化シリコン膜を含む誘電体膜で負荷用
ＭＩＳＦＥＴの上層を覆うことにより、水分の浸入によ
る負荷用ＭＩＳＦＥＴの特性変動を抑制することができ
るので、メモリセルの安定動作を確保することができ
る。
【０１９０】(6).本発明によれば、負荷用ＭＩＳＦＥＴ
のゲート電極上のゲート絶縁膜の一部を除去してから誘
電体膜を形成するので、誘電体膜を薄膜化することがで
き、容量素子の容量を増大させることができる。
のゲート電極上のゲート絶縁膜の一部を除去してから誘
電体膜を形成するので、誘電体膜を薄膜化することがで
き、容量素子の容量を増大させることができる。
【０１９１】(7).本発明によれば、プレート電極に設け
た開孔を通じて負荷用ＭＩＳＦＥＴを構成する多結晶シ
リコン膜の結晶粒界表面に存在する未結合手（ダングリ
ングボンド）に水素原子を供給することにより、負荷用
ＭＩＳＦＥＴの相互コンダクタンス(Gm)を向上させるこ
とができる。
た開孔を通じて負荷用ＭＩＳＦＥＴを構成する多結晶シ
リコン膜の結晶粒界表面に存在する未結合手（ダングリ
ングボンド）に水素原子を供給することにより、負荷用
ＭＩＳＦＥＴの相互コンダクタンス(Gm)を向上させるこ
とができる。
【０１９２】(8).本発明によれば、メモリセルアレイを
覆うプレート電極を形成する際、その下層の誘電体膜の
一部を構成する窒化シリコン膜を同時にエッチングして
周辺回路上の窒化シリコン膜を除去することにより、周
辺回路上に水素が通過し難い窒化シリコン膜を設けるこ
とによる周辺回路（を構成するＭＩＳＦＥＴ）のしきい
値電圧の変動を抑制することができるので、ＳＲＡＭの
安定動作を確保することができる。
覆うプレート電極を形成する際、その下層の誘電体膜の
一部を構成する窒化シリコン膜を同時にエッチングして
周辺回路上の窒化シリコン膜を除去することにより、周
辺回路上に水素が通過し難い窒化シリコン膜を設けるこ
とによる周辺回路（を構成するＭＩＳＦＥＴ）のしきい
値電圧の変動を抑制することができるので、ＳＲＡＭの
安定動作を確保することができる。
【図１】本発明の一実施例である半導体集積回路装置の
メモリセルを示す半導体基板の要部断面図である。
メモリセルを示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図３】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図４】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図５】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図６】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図７】負荷用ＭＩＳＦＥＴとその上部に形成したプレ
ート電極の配置を模式的に示す概略断面図である。
ート電極の配置を模式的に示す概略断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
メモリセルアレイのパターンレイアウトを示す要部平面
図である。
メモリセルアレイのパターンレイアウトを示す要部平面
図である。
【図９】本発明の一実施例である半導体集積回路装置の
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施例である半導体集積回路装
置の全体の概略構成（チップレイアウト）図である。
置の全体の概略構成（チップレイアウト）図である。
【図２０】図１９の一部を拡大して示す概略構成（チッ
プレイアウト）図である。
プレイアウト）図である。
【図２１】本発明の他の実施例である半導体集積回路装
置のメモリセルを示す半導体基板の要部断面図である。
置のメモリセルを示す半導体基板の要部断面図である。
【図２２】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２３】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２４】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２５】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２６】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２７】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２８】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを示す要部平面図
である。
置のメモリセルのパターンレイアウトを示す要部平面図
である。
【図２９】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図３０】負荷用ＭＩＳＦＥＴとその上部に形成したプ
レート電極の配置を模式的に示す概略断面図である。
レート電極の配置を模式的に示す概略断面図である。
【図３１】本発明の一実施例である半導体集積回路装置
のメモリセルアレイのパターンレイアウトを示す要部平
面図である。
のメモリセルアレイのパターンレイアウトを示す要部平
面図である。
【図３２】本発明の他の実施例である半導体集積回路装
置のメモリセルアレイのパターンレイアウトを示す要部
平面図である。
置のメモリセルアレイのパターンレイアウトを示す要部
平面図である。
１ 半導体基板（半導体チップ） ２ ｐ- 型ウエル ３ 領域 ４ フィールド絶縁膜 ５ ｐ型チャネルストッパ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 絶縁膜 ９ サイドウォールスペーサ １０ ｎ型半導体領域 １１ ｎ+ 型半導体領域 １２ ゲート絶縁膜 １３Ａ ゲート電極 １３Ｂ 基準電圧線（ＶSS) １４ コンタクトホール １５ 絶縁膜 １６ サイドウォールスペーサ １７ ｎ型半導体領域 １８ ｎ+ 型半導体領域 ２１ 絶縁膜 ２２ コンタクトホール ２３Ａ ゲート電極 ２３Ｂ パッド層 ２４ ゲート絶縁膜 ２５ コンタクトホール ２６Ｎ チャネル領域 ２６off オフセット領域 ２６Ｐ ソース領域 ２６Ｐ ドレイン領域 ２６Ｐ 電源電圧線（ＶCC) ２７ 絶縁膜 ２８ プレート電極 ２９Ａ 開孔 ２９Ｂ 開孔 ２９Ｃ コンタクトホール ３０ ガードリング ３１ 絶縁膜 ３２ 層間絶縁膜 ３３ 中間導電層 ３４ コンタクトホール ３５ 層間絶縁膜 ３６ コンタクトホール ３７ ファイナルパッシベーション膜 ４０Ａ 基準電圧線（ＶSS) ４０Ｂ パッド層 ４１Ｎ チャネル領域 ４１off オフセット領域 ４１Ｐ ソース領域 ４１Ｐ ドレイン領域 ４２ ゲート絶縁膜 ４３ ゲート電極 ４４ 絶縁膜 ４５ 絶縁膜 ４６ コンタクトホール ４７ 絶縁膜 ４８ プレート電極 ４９Ａ 開孔 ４９Ｂ 開孔 ５０ 層間絶縁膜 ５１ 中間導電層 ５２ コンタクトホール ５３ 層間絶縁膜 ５４ コンタクトホール ５５ 層間絶縁膜 ５６ ファイナルパッシベーション膜 Ｃ1 容量素子 Ｃ2 容量素子 ＤＬ 相補性データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＭＣ メモリセル ＭＷＬ メインワード線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＳＷＬ サブワード線 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＬＯＡＤ ロード回路 ＭＢ メモリブロック ＭＢ1 〜ＭＢ4 メモリブロック ＳＡ センスアンプ回路 ＳＭＡ サブアレイ ＷＤＥＣ ワードデコーダ回路 ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 ＹＳＷ Ｙセレクタ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉崎 和夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 今任 宏一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 山▲ざき▼ 康司 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 橋場 総一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉住 圭一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 奥山 幸祐 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 福田 和司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 森 ちえみ 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 高野 純一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大島 貢 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 山中 俊明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 富田 一石 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田畑 剛 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (10)
- 【請求項１】 ワード線で制御される転送用ＭＩＳＦＥ
Ｔと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴか
らなるフリップフロップ回路とでメモリセルを構成した
ＳＲＡＭを有する半導体集積回路装置であって、半導体
基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳ
ＦＥＴのゲート電極を構成し、前記半導体基板の主面上
に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲー
ト電極を構成し、前記第１および第２導電膜の上層に形
成した第３導電膜で前記負荷用ＭＩＳＦＥＴのゲート電
極を構成し、前記第３導電膜の上層に形成した第４導電
膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
域およびドレイン領域を構成し、前記第４導電膜の上層
に形成した第５導電膜でメモリセルアレイを覆うプレー
ト電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレー
ト電極との間で容量素子を構成すると共に、少なくとも
前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領
域上の前記プレート電極に開孔を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項２】 ワード線で制御される転送用ＭＩＳＦＥ
Ｔと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴか
らなるフリップフロップ回路とでメモリセルを構成した
ＳＲＡＭを有する半導体集積回路装置であって、半導体
基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳ
ＦＥＴのゲート電極を構成し、前記半導体基板の主面上
に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲー
ト電極を構成し、前記第１および第２導電膜の上層に形
成した第３導電膜で前記負荷用ＭＩＳＦＥＴのチャネル
領域、ソース領域およびドレイン領域を構成し、前記第
３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩ
ＳＦＥＴのゲート電極を構成し、前記第４導電膜の上層
に形成した第５導電膜でメモリセルアレイを覆うプレー
ト電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレー
ト電極との間で容量素子を構成すると共に、少なくとも
前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領
域上の前記プレート電極に開孔を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項３】 ワード線で制御される転送用ＭＩＳＦＥ
Ｔと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴか
らなるフリップフロップ回路とでメモリセルを構成した
ＳＲＡＭを有する半導体集積回路装置であって、半導体
基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳ
ＦＥＴのゲート電極を構成し、前記半導体基板の主面上
に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲー
ト電極を構成し、前記第１および第２導電膜の上層に形
成した第３導電膜でメモリセルアレイを覆うプレート電
極を形成し、前記第３導電膜の上層に形成した第４導電
膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
域およびドレイン領域を構成し、前記第４導電膜の上層
に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのゲー
ト電極を構成し、前記負荷用ＭＩＳＦＥＴと前記プレー
ト電極との間で容量素子を構成すると共に、少なくとも
前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領
域下の前記プレート電極に開孔を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項４】 ワード線で制御される転送用ＭＩＳＦＥ
Ｔと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴか
らなるフリップフロップ回路とでメモリセルを構成した
ＳＲＡＭを有する半導体集積回路装置であって、半導体
基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳ
ＦＥＴのゲート電極を構成し、前記半導体基板の主面上
に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲー
ト電極を構成し、前記第１および第２導電膜の上層に形
成した第３導電膜でメモリセルアレイを覆うプレート電
極を形成し、前記第３導電膜の上層に形成した第４導電
膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前
記第４導電膜の上層に形成した第５導電膜で前記負荷用
ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイ
ン領域を構成し、前記負荷用ＭＩＳＦＥＴと前記プレー
ト電極との間で容量素子を構成すると共に、少なくとも
前記負荷用ＭＩＳＦＥＴのドレイン領域側のチャネル領
域下の前記プレート電極に開孔を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項５】 前記プレート電極にメモリセルアレイの
外部から電源電圧を供給することを特徴とする請求項
１、２、３または４記載の半導体集積回路装置。 - 【請求項６】 前記容量素子の誘電体膜の少なくとも一
部を窒化シリコン膜で構成したことを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項７】 前記プレート電極に前記開孔を形成した
後、前記開孔の底部の前記窒化シリコン膜を除去し、そ
の後、水素化アニール処理により、前記開孔を通じて前
記負荷用ＭＩＳＦＥＴを構成する導電膜に水素を供給す
ることを特徴とする請求項６記載の半導体集積回路装置
の製造方法。 - 【請求項８】 前記開孔の底部の前記窒化シリコン膜を
除去する際、周辺回路を形成する領域の前記窒化シリコ
ン膜を同時に除去することを特徴とする請求項７記載の
半導体集積回路装置の製造方法。 - 【請求項９】 前記負荷用ＭＩＳＦＥＴのチャネル領
域、ソース領域およびドレイン領域を構成する導電膜を
エッチングした後、前記導電膜の下層の絶縁膜をエッチ
ングして前記負荷用ＭＩＳＦＥＴのゲート電極の一部を
露出させ、次いで前記導電膜上に前記容量素子の誘電体
膜を形成することを特徴とする請求項１記載の半導体集
積回路装置の製造方法。 - 【請求項１０】 前記負荷用ＭＩＳＦＥＴのドレイン領
域は、チャネル領域を介してゲート電極と離隔されたオ
フセット構造で構成されることを特徴とする請求項１、
２、３または４記載の半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17957593A JP3779734B2 (ja) | 1993-02-19 | 1993-07-21 | 半導体集積回路装置およびその製造方法 |
| US08/190,596 US5508540A (en) | 1993-02-19 | 1994-02-02 | Semiconductor integrated circuit device and process of manufacturing the same |
| KR1019940002010A KR100306443B1 (ko) | 1993-02-19 | 1994-02-03 | 반도체집적회로장치및그제조방법 |
| US08/592,235 US5880497A (en) | 1993-02-19 | 1996-01-26 | Semiconductor integrated circuit device having capacitance element and process of manufacturing the same |
| KR1020000070872A KR100355118B1 (ko) | 1993-02-19 | 2000-11-27 | 반도체 집적회로장치 및 그 제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-29510 | 1993-02-19 | ||
| JP2951093 | 1993-02-19 | ||
| JP17957593A JP3779734B2 (ja) | 1993-02-19 | 1993-07-21 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302785A true JPH06302785A (ja) | 1994-10-28 |
| JP3779734B2 JP3779734B2 (ja) | 2006-05-31 |
Family
ID=26367721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17957593A Expired - Fee Related JP3779734B2 (ja) | 1993-02-19 | 1993-07-21 | 半導体集積回路装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3779734B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
| US6891743B2 (en) | 2002-01-17 | 2005-05-10 | Renesas Technology Corp. | Semiconductor memory device having a capacitive plate to reduce soft errors |
| JP2007533122A (ja) * | 2004-04-01 | 2007-11-15 | ソワジック | 改良されたレイアウトのｓｒａｍメモリセル |
| USRE41963E1 (en) | 1998-10-27 | 2010-11-30 | Fujitsu Semiconductor Limited | Semiconductor memory device |
-
1993
- 1993-07-21 JP JP17957593A patent/JP3779734B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41963E1 (en) | 1998-10-27 | 2010-11-30 | Fujitsu Semiconductor Limited | Semiconductor memory device |
| US6891743B2 (en) | 2002-01-17 | 2005-05-10 | Renesas Technology Corp. | Semiconductor memory device having a capacitive plate to reduce soft errors |
| JP2007533122A (ja) * | 2004-04-01 | 2007-11-15 | ソワジック | 改良されたレイアウトのｓｒａｍメモリセル |
| JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
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|---|---|
| JP3779734B2 (ja) | 2006-05-31 |
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