JP2001229695A - 半導体メモリ装置並びにテスト回路及びテスト方法 - Google Patents
半導体メモリ装置並びにテスト回路及びテスト方法Info
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- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
Abstract
(57)【要約】
【課題】MRADテスト回路、これを具備する半導体メモリ
装置及びMRADテスト方法を提供する。 【解決手段】半導体メモリ装置は、ビットラインセンス
アンプ部を共有する多数のワードラインを含む少なくと
も１つのメモリアレーと、テストモードにおいて、前記
ビットラインセンスアンプ部を共有する多数本のワード
ラインのうち少なくとも２本のワードラインを同時に活
性化させるテスト回路１４を具備する。前記テスト回路
１４は、前記テストモードにおいて少なくとも１つの制
御信号を活性化する多数の制御信号を発生する制御信号
発生回路１４２と、前記活性化された制御信号及びロー
アドレス信号に応答して、少なくとも２本の前記ワード
ラインを活性化するローデコーダ１２４とを含む。これ
により、電流消耗量の増加無しに半導体メモリ装置のテ
スト時間を短縮しうる。
装置及びMRADテスト方法を提供する。 【解決手段】半導体メモリ装置は、ビットラインセンス
アンプ部を共有する多数のワードラインを含む少なくと
も１つのメモリアレーと、テストモードにおいて、前記
ビットラインセンスアンプ部を共有する多数本のワード
ラインのうち少なくとも２本のワードラインを同時に活
性化させるテスト回路１４を具備する。前記テスト回路
１４は、前記テストモードにおいて少なくとも１つの制
御信号を活性化する多数の制御信号を発生する制御信号
発生回路１４２と、前記活性化された制御信号及びロー
アドレス信号に応答して、少なくとも２本の前記ワード
ラインを活性化するローデコーダ１２４とを含む。これ
により、電流消耗量の増加無しに半導体メモリ装置のテ
スト時間を短縮しうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にテスト時間を短縮しうるテスト回路及びこれ
を備える半導体メモリ装置に関する。
係り、特にテスト時間を短縮しうるテスト回路及びこれ
を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置が開発されて以来、高
性能化及び高集積化の面で著しく発展してきた。さら
に、半導体メモリ装置の生産性の向上のためにテスト時
間を短縮するための様々な工夫がなされている。
性能化及び高集積化の面で著しく発展してきた。さら
に、半導体メモリ装置の生産性の向上のためにテスト時
間を短縮するための様々な工夫がなされている。
【０００３】一方、半導体メモリ装置の入出力の速度の
向上のために、１つの半導体メモリ装置内に多数のバン
クが備えられる。
向上のために、１つの半導体メモリ装置内に多数のバン
クが備えられる。
【０００４】一般に、半導体メモリ装置の正常動作モー
ドでは、１回のローアクティブ命令及びデータ入出力命
令が印加されると、外部から入力されるアドレスに対応
する１つのバンクから１本のワードラインのみが選択さ
れる。そして、ワードラインにより選択されたメモリセ
ルの情報はビットラインセンスアンプにより増幅されて
外部に入出力される。一回のローアクティブ命令によっ
て１つのバンクの１つのワードラインのみが選択される
場合、全てのワードラインを選択するためには(バンク
数×バンク内のワードライン数)だけのローアクティブ
命令が印加されなければならない。従って、半導体メモ
リ装置をテストするために長時間がかかる。
ドでは、１回のローアクティブ命令及びデータ入出力命
令が印加されると、外部から入力されるアドレスに対応
する１つのバンクから１本のワードラインのみが選択さ
れる。そして、ワードラインにより選択されたメモリセ
ルの情報はビットラインセンスアンプにより増幅されて
外部に入出力される。一回のローアクティブ命令によっ
て１つのバンクの１つのワードラインのみが選択される
場合、全てのワードラインを選択するためには(バンク
数×バンク内のワードライン数)だけのローアクティブ
命令が印加されなければならない。従って、半導体メモ
リ装置をテストするために長時間がかかる。
【０００５】半導体メモリ装置のテスト時間を短縮する
ためのテストモードの１つとしてリフレッシュサイクル
短縮(RCR : Refresh Cycle Reduction)モードがある。R
CRモードでは、１回のローアクティブ命令により多数個
のバンクが選択される。従って、１回のローアクティブ
命令によって多数本のワードラインが同時に活性化さ
れ、これによってテスト時間が短縮される。しかし、RC
Rモードでは同時に多数のバンクに存するワードライン
が選択されるので、同時に動作するビットラインセンス
アンプの数も増加する。ビットラインセンスアンプは動
作時に多くの電流を消耗する。ところが、半導体メモリ
装置は消耗可能な電流量において限界を有する。
ためのテストモードの１つとしてリフレッシュサイクル
短縮(RCR : Refresh Cycle Reduction)モードがある。R
CRモードでは、１回のローアクティブ命令により多数個
のバンクが選択される。従って、１回のローアクティブ
命令によって多数本のワードラインが同時に活性化さ
れ、これによってテスト時間が短縮される。しかし、RC
Rモードでは同時に多数のバンクに存するワードライン
が選択されるので、同時に動作するビットラインセンス
アンプの数も増加する。ビットラインセンスアンプは動
作時に多くの電流を消耗する。ところが、半導体メモリ
装置は消耗可能な電流量において限界を有する。
【０００６】従って、消耗電流量の限界のために、RCR
モードで同時に活性化されるワードラインの数を増加さ
せる上で限界がある。従って、従来のテストモードでは
テスト時間の短縮に限界がある。
モードで同時に活性化されるワードラインの数を増加さ
せる上で限界がある。従って、従来のテストモードでは
テスト時間の短縮に限界がある。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、半導体メモリ装置の消耗電流量の増
加を最小化してテスト時間を短縮しうる半導体メモリ装
置を提供することである。
する技術的課題は、半導体メモリ装置の消耗電流量の増
加を最小化してテスト時間を短縮しうる半導体メモリ装
置を提供することである。
【０００８】本発明が解決しようとする他の技術的課題
は、半導体メモリ装置のテスト時間を短縮することがで
きるように所定のテストモード動作を制御するテスト制
御回路を提供することである。
は、半導体メモリ装置のテスト時間を短縮することがで
きるように所定のテストモード動作を制御するテスト制
御回路を提供することである。
【０００９】本発明が解決しようとするさらに他の技術
的課題は、前記半導体メモリ装置のテスト時間を短縮す
るテスト方法を提供することである。
的課題は、前記半導体メモリ装置のテスト時間を短縮す
るテスト方法を提供することである。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明に係る半導体メモリ装置は、ビットライ
ンセンスアンプ部を共有する多数のワードラインを含む
少なくとも１つのメモリアレーを備え、テストモードに
おいて、前記ビットラインセンスアンプ部を共有する多
数本のワードラインのうち少なくとも２本のワードライ
ンが同時に活性化される。
るための本発明に係る半導体メモリ装置は、ビットライ
ンセンスアンプ部を共有する多数のワードラインを含む
少なくとも１つのメモリアレーを備え、テストモードに
おいて、前記ビットラインセンスアンプ部を共有する多
数本のワードラインのうち少なくとも２本のワードライ
ンが同時に活性化される。
【００１１】前記他の技術的課題を達成するための本発
明に係るテスト回路は、ビットラインセンスアンプ部を
共有する多数のワードラインを含む少なくとも１つのメ
モリアレーを備える半導体メモリ装置のテスト回路にお
いて、前記テストモードにおいて少なくとも１つの制御
信号を活性化する多数の制御信号を発生する制御信号発
生回路と、前記活性化された制御信号及び多数のビット
からなる所定のローアドレス信号に応答して少なくとも
２本のワードラインを活性化するローデコーダを具備す
る。
明に係るテスト回路は、ビットラインセンスアンプ部を
共有する多数のワードラインを含む少なくとも１つのメ
モリアレーを備える半導体メモリ装置のテスト回路にお
いて、前記テストモードにおいて少なくとも１つの制御
信号を活性化する多数の制御信号を発生する制御信号発
生回路と、前記活性化された制御信号及び多数のビット
からなる所定のローアドレス信号に応答して少なくとも
２本のワードラインを活性化するローデコーダを具備す
る。
【００１２】前記さらに他の技術的課題を達成するため
の本発明に係るテスト方法は、ビットラインセンスアン
プ部を共有する多数のワードラインを含む少なくとも１
つのメモリアレーを具備する半導体メモリ装置のテスト
方法において、A)アドレスピンを通じて所定のマルチロ
ーアクティブディスターブテスト信号を入力する段階
と、B)前記マルチローアクティブディスターブテスト信
号に応じて少なくとも１つの制御信号が活性化される段
階と、C)前記制御信号及び所定のローアドレス信号に応
じて少なくとも２本の前記ワードラインが同時に選択さ
れる段階とを具備する。
の本発明に係るテスト方法は、ビットラインセンスアン
プ部を共有する多数のワードラインを含む少なくとも１
つのメモリアレーを具備する半導体メモリ装置のテスト
方法において、A)アドレスピンを通じて所定のマルチロ
ーアクティブディスターブテスト信号を入力する段階
と、B)前記マルチローアクティブディスターブテスト信
号に応じて少なくとも１つの制御信号が活性化される段
階と、C)前記制御信号及び所定のローアドレス信号に応
じて少なくとも２本の前記ワードラインが同時に選択さ
れる段階とを具備する。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施形態を詳しく説明する。本明細書で
は、説明の便宜上、各図面を通じて同じ役割を行う信号
及び構成要素には同じ名称及び参照番号を付する。
明の望ましい実施形態を詳しく説明する。本明細書で
は、説明の便宜上、各図面を通じて同じ役割を行う信号
及び構成要素には同じ名称及び参照番号を付する。
【００１４】図１は本発明の一実施形態に係る半導体メ
モリ装置を示す図面である。これを参照すれば、望まし
い実施形態に係る半導体メモリ装置は１つ以上のメモリ
アレー１２２とビットラインセンスアンプ部１２８を具
備する。メモリアレー１２２は情報の貯蔵される多数の
メモリセルが行(row)と列(column)とをなして配列さて
いる部分である。ワードラインはメモリアレー１２２内
で行を構成するラインであって、データの入出力される
メモリセルを選択するためのラインである。ビットライ
ンはメモリアレー１２２内で列を構成するラインであっ
て、データの入出力されるラインである。一つのメモリ
アレー１２２は多数のワードラインを含み、多数のワー
ドラインは１つのビットラインセンスアンプ部１２８を
共有する。メモリアレー１２２内のメモリセルはワード
ライン単位で選択される。ワードラインにより選択され
たメモリセルのデータはビットラインに出力されてビッ
トラインセンスアンプ部１２８で感知、増幅される。感
知増幅されたデータのうちカラムデコーダ１２６により
選択されたカラムのデータのみが入出力回路１８を通じ
て半導体メモリ装置の外部に出力される。
モリ装置を示す図面である。これを参照すれば、望まし
い実施形態に係る半導体メモリ装置は１つ以上のメモリ
アレー１２２とビットラインセンスアンプ部１２８を具
備する。メモリアレー１２２は情報の貯蔵される多数の
メモリセルが行(row)と列(column)とをなして配列さて
いる部分である。ワードラインはメモリアレー１２２内
で行を構成するラインであって、データの入出力される
メモリセルを選択するためのラインである。ビットライ
ンはメモリアレー１２２内で列を構成するラインであっ
て、データの入出力されるラインである。一つのメモリ
アレー１２２は多数のワードラインを含み、多数のワー
ドラインは１つのビットラインセンスアンプ部１２８を
共有する。メモリアレー１２２内のメモリセルはワード
ライン単位で選択される。ワードラインにより選択され
たメモリセルのデータはビットラインに出力されてビッ
トラインセンスアンプ部１２８で感知、増幅される。感
知増幅されたデータのうちカラムデコーダ１２６により
選択されたカラムのデータのみが入出力回路１８を通じ
て半導体メモリ装置の外部に出力される。
【００１５】メモリアレー１２２は１つ以上のサブアレ
ーで構成される。そして、ビットラインセンスアンプ部
は各サブアレー別に存在しうる。
ーで構成される。そして、ビットラインセンスアンプ部
は各サブアレー別に存在しうる。
【００１６】本発明の望ましい実施形態の半導体メモリ
装置はマルチローアクティブディスターブ(Multi Row A
ctive Disturb：以下MRADと称する)テスト回路１４を含
む。MRADテスト回路１４は制御信号発生回路１４２及び
ローデコーダ１２４を具備する。本発明の一実施形態に
係るMRADテスト回路が図２に示されている。MRADテスト
回路に関しては図２を参照しながら後に詳述するので、
ここでは簡略に記述する。
装置はマルチローアクティブディスターブ(Multi Row A
ctive Disturb：以下MRADと称する)テスト回路１４を含
む。MRADテスト回路１４は制御信号発生回路１４２及び
ローデコーダ１２４を具備する。本発明の一実施形態に
係るMRADテスト回路が図２に示されている。MRADテスト
回路に関しては図２を参照しながら後に詳述するので、
ここでは簡略に記述する。
【００１７】制御信号発生回路１４２は多数の制御信号
PMRADを発生する回路であって、MRADテストモードでは
少なくとも１つの制御信号を活性化させ、MRADテストモ
ード以外のモードでは制御信号PMRADを活性化させな
い。MRADテストモードとは、ビットラインセンスアンプ
部１２８を共有するメモリアレー１２２内の多数のワー
ドラインのうち少なくとも２本のワードラインを同時に
活性化して半導体メモリ装置をテストすることによって
テスト時間を短縮しうるテストモードである。
PMRADを発生する回路であって、MRADテストモードでは
少なくとも１つの制御信号を活性化させ、MRADテストモ
ード以外のモードでは制御信号PMRADを活性化させな
い。MRADテストモードとは、ビットラインセンスアンプ
部１２８を共有するメモリアレー１２２内の多数のワー
ドラインのうち少なくとも２本のワードラインを同時に
活性化して半導体メモリ装置をテストすることによって
テスト時間を短縮しうるテストモードである。
【００１８】ローデコーダ１２４は制御信号PMRAD及び
ローアドレス信号に応答し、１本以上のワードラインを
選択して活性化する。MRADテストモードでは、ローデコ
ーダ１２４は活性化された制御信号PMRAD及びローアド
レス信号に応答して、ビットラインセンスアンプ部１２
２を共有する多数のワードラインのうち少なくとも２つ
のワードラインを同時に活性化させる。
ローアドレス信号に応答し、１本以上のワードラインを
選択して活性化する。MRADテストモードでは、ローデコ
ーダ１２４は活性化された制御信号PMRAD及びローアド
レス信号に応答して、ビットラインセンスアンプ部１２
２を共有する多数のワードラインのうち少なくとも２つ
のワードラインを同時に活性化させる。
【００１９】メモリアレー１２２、ビットラインセンス
アンプ部１２８、ローデコーダ１２４及びカラムデコー
ダ１２６は１つのバンクを形成しうる。そして、本発明
の半導体メモリ装置は前記のように各々構成される多数
のバンクで構成されうる。
アンプ部１２８、ローデコーダ１２４及びカラムデコー
ダ１２６は１つのバンクを形成しうる。そして、本発明
の半導体メモリ装置は前記のように各々構成される多数
のバンクで構成されうる。
【００２０】図２は本発明の一実施形態に係るテスト回
路を示す図面である。本発明の一実施形態のテスト回路
は、前述したように、MRADテスト回路と称される。図２
を参照すれば、望ましい実施形態に係るMRADテスト回路
１４は制御信号発生回路１４２及びローデコーダ１２４
を具備する。そして、MRADテスト回路１４はローアドレ
スラッチ信号PDRAEを発生するローアドレスラッチ信号
発生回路２４をさらに具備することもできる。ローアド
レスラッチ信号PDRAEはローデコーダ１２４にローアド
レス信号をラッチさせる。ローアドレス信号は半導体メ
モリ装置のアドレスピンを通じて入力されるアドレス信
号であって、多数のビットで構成される。
路を示す図面である。本発明の一実施形態のテスト回路
は、前述したように、MRADテスト回路と称される。図２
を参照すれば、望ましい実施形態に係るMRADテスト回路
１４は制御信号発生回路１４２及びローデコーダ１２４
を具備する。そして、MRADテスト回路１４はローアドレ
スラッチ信号PDRAEを発生するローアドレスラッチ信号
発生回路２４をさらに具備することもできる。ローアド
レスラッチ信号PDRAEはローデコーダ１２４にローアド
レス信号をラッチさせる。ローアドレス信号は半導体メ
モリ装置のアドレスピンを通じて入力されるアドレス信
号であって、多数のビットで構成される。
【００２１】制御信号発生回路１４２はMRADテストモー
ド以外のモードでは、制御信号を活性化させない。ロー
デコーダ１２４はローアドレス信号を受信してデコーデ
ィングする。MRADテストモードでは、制御発生回路１４
２は少なくとも１つの活性化された制御信号を発生す
る。そうすると、ローデコーダ１２４はローアドレス信
号のうち活性化された制御信号が指定するビットを無視
して、即ち、当該ビットによって制御される出力信号
（デコーディング結果）の全てを所定レベルとして、デ
コーディンする。ここでは、所定レベルを“ハイ”レベ
ルと仮定する。
ド以外のモードでは、制御信号を活性化させない。ロー
デコーダ１２４はローアドレス信号を受信してデコーデ
ィングする。MRADテストモードでは、制御発生回路１４
２は少なくとも１つの活性化された制御信号を発生す
る。そうすると、ローデコーダ１２４はローアドレス信
号のうち活性化された制御信号が指定するビットを無視
して、即ち、当該ビットによって制御される出力信号
（デコーディング結果）の全てを所定レベルとして、デ
コーディンする。ここでは、所定レベルを“ハイ”レベ
ルと仮定する。
【００２２】望ましくは、ローデコーダ１２４はローア
ドレス信号を構成する多数のビットをnビット単位に分
けてプリデコーディングする多数のプリデコーダを具備
する。以下では、説明の便宜上、ローアドレス信号を２
ビット単位に分けてプリデコーディングするものと仮定
する。従って、制御信号も各プリデコーダを選択的に制
御するために、ローアドレス信号を２ビット単位に分け
て制御することが望ましい。従って、各プリデコーダも
各々ローアドレス信号の２ビットを受信してプリデコー
ディングすることが望ましい。しかし、プリデコーディ
ングするローアドレス信号のビット数は２ビット以外で
あってもよいし、プリデコーディングすることなくロー
アドレス信号をデコーディングしてもよい。
ドレス信号を構成する多数のビットをnビット単位に分
けてプリデコーディングする多数のプリデコーダを具備
する。以下では、説明の便宜上、ローアドレス信号を２
ビット単位に分けてプリデコーディングするものと仮定
する。従って、制御信号も各プリデコーダを選択的に制
御するために、ローアドレス信号を２ビット単位に分け
て制御することが望ましい。従って、各プリデコーダも
各々ローアドレス信号の２ビットを受信してプリデコー
ディングすることが望ましい。しかし、プリデコーディ
ングするローアドレス信号のビット数は２ビット以外で
あってもよいし、プリデコーディングすることなくロー
アドレス信号をデコーディングしてもよい。
【００２３】本発明の一実施形態のMRADテスト回路１４
は多数のバンク及びサブアレーで構成される半導体メモ
リ装置に対するテスト回路である。従って、ローアドレ
ス信号は、バンクを選択するためのバンクアドレスBRA0
〜BRAj、バンク内のサブアレーを選択するためのサブア
レーアドレスSRA0〜SRAj及びサブアレー内のワードライ
ンを選択するためのワードラインアドレスRA0〜RAjに分
けて表現される。
は多数のバンク及びサブアレーで構成される半導体メモ
リ装置に対するテスト回路である。従って、ローアドレ
ス信号は、バンクを選択するためのバンクアドレスBRA0
〜BRAj、バンク内のサブアレーを選択するためのサブア
レーアドレスSRA0〜SRAj及びサブアレー内のワードライ
ンを選択するためのワードラインアドレスRA0〜RAjに分
けて表現される。
【００２４】そして、ローデコーダ１２４はバンクデコ
ーダ２７、サブアレーデコーダ２６、ワードラインデコ
ーダ２５、サブアレー選択回路２８及びワードライン駆
動回路２９に大別される。バンクデコーダ２７はバンク
アドレスBRA0〜BRAjをプリデコーディングする。サブア
レーデコーダ２６はサブアレーアドレスSRA0〜SRAjをプ
リデコーディングする。ワードラインデコーダ２５はワ
ードラインアドレスRA0〜RAjをプリデコーディングす
る。サブアレー選択回路２８はバンクデコーダ２７及び
サブアレーデコーダ２６の出力信号を受信し、最終サブ
アレー選択信号SSUBを発生する。そして、ワードライン
駆動回路２９はワードラインプリデコーダ２５の出力信
号及びサブアレー選択信号SSUBにより最終的に選択され
たワードラインを活性化する。
ーダ２７、サブアレーデコーダ２６、ワードラインデコ
ーダ２５、サブアレー選択回路２８及びワードライン駆
動回路２９に大別される。バンクデコーダ２７はバンク
アドレスBRA0〜BRAjをプリデコーディングする。サブア
レーデコーダ２６はサブアレーアドレスSRA0〜SRAjをプ
リデコーディングする。ワードラインデコーダ２５はワ
ードラインアドレスRA0〜RAjをプリデコーディングす
る。サブアレー選択回路２８はバンクデコーダ２７及び
サブアレーデコーダ２６の出力信号を受信し、最終サブ
アレー選択信号SSUBを発生する。そして、ワードライン
駆動回路２９はワードラインプリデコーダ２５の出力信
号及びサブアレー選択信号SSUBにより最終的に選択され
たワードラインを活性化する。
【００２５】制御信号発生回路１４２はローアドレス信
号を２ビット単位に分けて制御する多数の制御信号PMRA
D０１、PMRAD２３、．．．、PMRADijを発生する。本実
施例ではバンク及びサブアレーについては１つを選択
し、サブアレー内のワードラインについては同時に２つ
以上を選択するものと仮定する。従って、発生する制御
信号PMRAD０１、PMRAD２３、．．．、PMRADijはワード
ラインデコーダ２５のプリデコーダDRA０１〜DRAijを各
々制御する。ここでは、サブアレーデコーダ２６及びバ
ンクデコーダ２７には制御信号が入力されないものと仮
定するが、バンク及びサブアレーを同時に多数個選択す
るための制御信号を更に発生し、多数個のバンクまたは
多数個のサブアレー内で多数個のワードラインを同時に
選択することもできる。
号を２ビット単位に分けて制御する多数の制御信号PMRA
D０１、PMRAD２３、．．．、PMRADijを発生する。本実
施例ではバンク及びサブアレーについては１つを選択
し、サブアレー内のワードラインについては同時に２つ
以上を選択するものと仮定する。従って、発生する制御
信号PMRAD０１、PMRAD２３、．．．、PMRADijはワード
ラインデコーダ２５のプリデコーダDRA０１〜DRAijを各
々制御する。ここでは、サブアレーデコーダ２６及びバ
ンクデコーダ２７には制御信号が入力されないものと仮
定するが、バンク及びサブアレーを同時に多数個選択す
るための制御信号を更に発生し、多数個のバンクまたは
多数個のサブアレー内で多数個のワードラインを同時に
選択することもできる。
【００２６】ワードラインアドレスが“RA0”ビット乃
至“RAj”ビットなので、制御信号発生回路１４２が発
生する制御信号はワードラインアドレスの“RA0”及び
“RA１”ビットを制御する信号PMRAD０１からワードラ
インアドレスの“RAi”及び“RAj”ビットを制御する信
号PMRADijまでである。発生した制御信号PMRAD０１は該
当するプリデコーダDRA０１に入力される。同様に、残
りの制御信号PMRAD２３、．．．、PMRADijも各々該当す
るプリデコーダに入力される。それぞれのプリデコーダ
DRA０１〜DRAijは入力された制御信号PMRAD０１〜PMRAD
ijが活性化された状態ならば、入力されたローアドレス
信号の値を無視し、４ビットの出力信号の全てを活性化
させる。
至“RAj”ビットなので、制御信号発生回路１４２が発
生する制御信号はワードラインアドレスの“RA0”及び
“RA１”ビットを制御する信号PMRAD０１からワードラ
インアドレスの“RAi”及び“RAj”ビットを制御する信
号PMRADijまでである。発生した制御信号PMRAD０１は該
当するプリデコーダDRA０１に入力される。同様に、残
りの制御信号PMRAD２３、．．．、PMRADijも各々該当す
るプリデコーダに入力される。それぞれのプリデコーダ
DRA０１〜DRAijは入力された制御信号PMRAD０１〜PMRAD
ijが活性化された状態ならば、入力されたローアドレス
信号の値を無視し、４ビットの出力信号の全てを活性化
させる。
【００２７】例えば、半導体メモリ装置がローアドレス
信号の中から“RAi”、“RAj”ビットを無視するMRADテ
ストモードに進入すれば、制御信号発生回路１４２は制
御信号PMRADijを活性化させる。制御信号PMRADijはロー
デコーダ１２４の該当するプリデコーダDRAijに入力さ
れる。プリデコーダDRAijは入力された制御信号PMRADij
が活性化された状態なので、ローアドレス信号の該当ビ
ットの“RAi”及び“RAj”を無視し、４ビットの出力信
号DRAij[0]からDRAij[4]の全てを活性化する。このと
き、“RAi”及び“RAj”を除いたワードラインアドレス
は他のプリデコーダで正常にプリデコーディングされ
る。従って、選択されるワードラインは“RAi”及び“R
Aj”を除いた“RA0”〜“RA(i-１)”のローアドレス信
号によって決まるので、同時に４本のワードラインが選
択される。
信号の中から“RAi”、“RAj”ビットを無視するMRADテ
ストモードに進入すれば、制御信号発生回路１４２は制
御信号PMRADijを活性化させる。制御信号PMRADijはロー
デコーダ１２４の該当するプリデコーダDRAijに入力さ
れる。プリデコーダDRAijは入力された制御信号PMRADij
が活性化された状態なので、ローアドレス信号の該当ビ
ットの“RAi”及び“RAj”を無視し、４ビットの出力信
号DRAij[0]からDRAij[4]の全てを活性化する。このと
き、“RAi”及び“RAj”を除いたワードラインアドレス
は他のプリデコーダで正常にプリデコーディングされ
る。従って、選択されるワードラインは“RAi”及び“R
Aj”を除いた“RA0”〜“RA(i-１)”のローアドレス信
号によって決まるので、同時に４本のワードラインが選
択される。
【００２８】MRADテストモードへの進入はアドレスピン
を通じてMRADテスト信号を入力することによってなされ
る。即ち、MRADテスト信号にはローアドレス信号のうち
あるビットを無視するMRADテストモードであることを示
す情報が含まれる。
を通じてMRADテスト信号を入力することによってなされ
る。即ち、MRADテスト信号にはローアドレス信号のうち
あるビットを無視するMRADテストモードであることを示
す情報が含まれる。
【００２９】図３は図２のテスト回路におけるプリデコ
ーダを詳しく示す図面である。図３を参照すれば、図２
のテスト回路におけるプリデコーダDRAijはプリデコー
ディング部３４、ゲート信号部３２、２n個のスイッチT
G１〜TG４及び２n個のラッチ部３６a〜３６dを具備す
る。ここで、nはプリデコーダDRAijが受信するローアド
レス信号のビット数である。本実施形態のプリデコーダ
DRAijはローアドレス信号RAのうち２つのビットを受信
し、プリデコーディングする。従って、図３のプリデコ
ーダは４(２２)個のスイッチTG１〜TG４及び４(２２)個
のラッチ部３６a〜３６dを備えている。
ーダを詳しく示す図面である。図３を参照すれば、図２
のテスト回路におけるプリデコーダDRAijはプリデコー
ディング部３４、ゲート信号部３２、２n個のスイッチT
G１〜TG４及び２n個のラッチ部３６a〜３６dを具備す
る。ここで、nはプリデコーダDRAijが受信するローアド
レス信号のビット数である。本実施形態のプリデコーダ
DRAijはローアドレス信号RAのうち２つのビットを受信
し、プリデコーディングする。従って、図３のプリデコ
ーダは４(２２)個のスイッチTG１〜TG４及び４(２２)個
のラッチ部３６a〜３６dを備えている。
【００３０】プリデコーディング部３４はローアドレス
信号RAのうち該当する２つのビットRAi、RAjを受信し、
２つのビットの値に応じて４つの出力信号PO１〜PO４の
うち１つのみが活性化された出力信号を発生する。
信号RAのうち該当する２つのビットRAi、RAjを受信し、
２つのビットの値に応じて４つの出力信号PO１〜PO４の
うち１つのみが活性化された出力信号を発生する。
【００３１】ゲート信号部３２はローアドレスラッチ信
号PDRAE及び制御信号PMRADijに応じてゲート信号SGを発
生する。
号PDRAE及び制御信号PMRADijに応じてゲート信号SGを発
生する。
【００３２】スイッチTG１〜TG４はゲート信号SGにより
ターンオンまたはターンオフされる。本実施形態ではス
イッチTG１〜TG４は伝送ゲートである。そして、伝送ゲ
ートはゲート信号が“ハイ”レベルの時にターンオンさ
れ、“ロー”レベルの時にターンオフされる。
ターンオンまたはターンオフされる。本実施形態ではス
イッチTG１〜TG４は伝送ゲートである。そして、伝送ゲ
ートはゲート信号が“ハイ”レベルの時にターンオンさ
れ、“ロー”レベルの時にターンオフされる。
【００３３】ラッチ部３６a〜３６dはスイッチTG１〜TG
４がターンオンされると、プリデコーディング部３４の
出力信号PO１〜PO４を各々取り込み、スイッチTG１〜TG
４がターンオフされると、ラッチ部３６a〜３６dは直前
のレベルをラッチする。各ラッチ部３６a〜３６dは各ラ
ッチ部と接地電圧GNDとの間に形成される１つのMOSトラ
ンジスタNM１〜NM４を有する。各MOSトランジスタNM１
〜NM４は制御信号PMRADijにより制御される。スイッチT
G１〜TG４がターンオフされ、制御信号PMRADijが“ハ
イ”レベルに活性化された状態ならば、各MOSトランジ
スタNM１〜NM４がターンオンされるので、各ラッチ部３
６a〜３６dの出力信号DRAij[０]〜DRAij[３]は全て“ハ
イ”レベルになる。
４がターンオンされると、プリデコーディング部３４の
出力信号PO１〜PO４を各々取り込み、スイッチTG１〜TG
４がターンオフされると、ラッチ部３６a〜３６dは直前
のレベルをラッチする。各ラッチ部３６a〜３６dは各ラ
ッチ部と接地電圧GNDとの間に形成される１つのMOSトラ
ンジスタNM１〜NM４を有する。各MOSトランジスタNM１
〜NM４は制御信号PMRADijにより制御される。スイッチT
G１〜TG４がターンオフされ、制御信号PMRADijが“ハ
イ”レベルに活性化された状態ならば、各MOSトランジ
スタNM１〜NM４がターンオンされるので、各ラッチ部３
６a〜３６dの出力信号DRAij[０]〜DRAij[３]は全て“ハ
イ”レベルになる。
【００３４】そして、スイッチTG１〜TG４がターンオン
され、制御信号PMRADijが“ロー”レベルに非活性化さ
れた状態ならば、入力された２ビットのローアドレス信
号RAi、RAjの値に応じて、ラッチ部３６a〜３６dの出力
信号DRAij[０]〜DRAij[３]のうち１つの信号のみが“ハ
イ”レベルになる。本実施形態では、１つの制御信号PM
RADijのみが活性化されると述べたが、多数の制御信号
が活性化されてもよい。そうすると、さらに多くのワー
ドラインが同時に選択されうる。
され、制御信号PMRADijが“ロー”レベルに非活性化さ
れた状態ならば、入力された２ビットのローアドレス信
号RAi、RAjの値に応じて、ラッチ部３６a〜３６dの出力
信号DRAij[０]〜DRAij[３]のうち１つの信号のみが“ハ
イ”レベルになる。本実施形態では、１つの制御信号PM
RADijのみが活性化されると述べたが、多数の制御信号
が活性化されてもよい。そうすると、さらに多くのワー
ドラインが同時に選択されうる。
【００３５】前述したように活性化される制御信号を調
節することによって、同時に活性化されるワードライン
の数が調節されうる。
節することによって、同時に活性化されるワードライン
の数が調節されうる。
【００３６】図４は本発明の一実施形態に係るテスト方
法を示すフローチャートである。これを参照すれば、本
発明の一実施形態のテスト方法は大きく３段階に分けら
れる。まず、半導体メモリ装置をMRADテストモードに進
入させるためにアドレスピンを通じてMRADテスト信号を
入力する(４３)。そうすると、入力されたMRADテスト信
号に応じて、少なくとも１つの制御信号が制御信号発生
回路１４２によって活性化される(４５)。次いで、活性
化された制御信号及び入力されるアドレス信号に応じて
少なくとも２本のワードラインが同時に選択される(４
７)。
法を示すフローチャートである。これを参照すれば、本
発明の一実施形態のテスト方法は大きく３段階に分けら
れる。まず、半導体メモリ装置をMRADテストモードに進
入させるためにアドレスピンを通じてMRADテスト信号を
入力する(４３)。そうすると、入力されたMRADテスト信
号に応じて、少なくとも１つの制御信号が制御信号発生
回路１４２によって活性化される(４５)。次いで、活性
化された制御信号及び入力されるアドレス信号に応じて
少なくとも２本のワードラインが同時に選択される(４
７)。
【００３７】本発明は図面に示された実施例に基づいて
説明したがこれは例示的なものに過ぎず、当業者ならば
これより多様な変形及び均等な他実施例が可能なのを理
解しうる。従って、本発明の真の技術的保護範囲は特許
請求の範囲の技術的思想によってのみ決まるべきであ
る。
説明したがこれは例示的なものに過ぎず、当業者ならば
これより多様な変形及び均等な他実施例が可能なのを理
解しうる。従って、本発明の真の技術的保護範囲は特許
請求の範囲の技術的思想によってのみ決まるべきであ
る。
【００３８】
【発明の効果】本発明のテスト回路及びテスト方法によ
れば、例えば、電流消耗量の増加なしに半導体メモリ装
置のテスト時間を短縮しうる。
れば、例えば、電流消耗量の増加なしに半導体メモリ装
置のテスト時間を短縮しうる。
【図１】図１は本発明の一実施形態に係る半導体メモリ
装置を示す図面である。
装置を示す図面である。
【図２】本発明の一実施形態に係るテスト回路を示す図
面である。
面である。
【図３】図２のテスト回路におけるプリデコーダを詳し
く示す図面である。
く示す図面である。
【図４】本発明の一実施形態に係るテスト方法を示すフ
ローチャートである。
ローチャートである。
１４ MRADテスト回路 ２４ ローアドレスラッチ信号発生回路 １２４ ローデコーダ １４２ 制御信号発生回路
Claims (7)
- 【請求項１】 半導体メモリ装置において、 ビットラインセンスアンプ部を共有する多数のワードラ
インを含む少なくとも１つのメモリアレーと、 テストモードにおいて、前記ビットラインセンスアンプ
部を共有する多数本のワードラインのうち少なくとも２
本のワードラインを同時に活性化させるテスト回路を具
備し、 前記テスト回路は、 前記テストモードにおいて少なくとも１つの制御信号を
活性化する、多数の制御信号を発生する制御信号発生回
路と、 活性化された前記制御信号及びローアドレス信号に応じ
て、少なくとも２本の前記ワードラインを活性化するロ
ーデコーダとを含むことを特徴とする半導体メモリ装
置。 - 【請求項２】 前記ローデコーダは、前記制御信号が活
性化されていない場合は前記ローアドレス信号をデコー
ディングし、前記制御信号が活性化されている場合は前
記ローアドレス信号のビットのうち前記活性化された制
御信号が指定するビットを無視して前記ローアドレス信
号をデコーディングすることを特徴とする請求項１に記
載の半導体メモリ装置。 - 【請求項３】 ビットラインセンスアンプ部を共有する
多数のワードラインを含む少なくとも１つのメモリアレ
ーを備える半導体メモリ装置のテスト回路において、 前記テストモードにおいて少なくとも１つの制御信号を
活性化する多数の制御信号を発生する制御信号発生回路
と、 活性化された前記制御信号及び多数のビットからなる所
定のローアドレス信号に応答して少なくとも２本のワー
ドラインを活性化するローデコーダを具備し、 前記ローデコーダは、前記制御信号が活性化されていな
い場合は前記ローアドレス信号をデコーディングし、前
記制御信号が活性化されている場合は前記ローアドレス
信号のうち前記活性化された制御信号が指定するビット
を無視して前記ローアドレス信号をデコーディングする
ことを特徴とするテスト回路。 - 【請求項４】 前記ローデコーダは前記ローアドレス信
号を構成する複数のビットをnビット単位に分けてプリ
デコーディングする複数のプリデコーダを具備し、 前記制御信号は前記ローアドレス信号を前記nビット単
位に分けて制御することを特徴とする請求項３に記載の
テスト回路。 - 【請求項５】 前記複数のプリデコーダの各々は、 前記ローアドレス信号を構成する複数のビットのうちn
ビットをデコーディングして、２n個の出力信号のうち
１つのみが活性化される出力信号を発生するプリデコー
ディング部と、 所定のローアドレスラッチ信号及び前記各プリデコーダ
に入力される制御信号に応答してゲート信号を発生する
ゲート信号部と、 前記ゲート信号によってターンオン／ターンオフされる
２n個のスイッチと、 前記スイッチのターンオン時に前記プリデコーディング
部の出力信号をラッチし、前記スイッチのターンオフ時
に所定レベルの信号をラッチする２n個のラッチ部とを
具備することを特徴とする請求項４に記載のテスト回
路。 - 【請求項６】 前記複数のラッチ部の各々は、前記ラッ
チ部と接地電圧との間に形成されるMOSトランジスタを
具備し、前記MOSトランジスタはそれが属するプリデコ
ーダに入力される制御信号によって制御されることを特
徴とする請求項５に記載のテスト回路。 - 【請求項７】 ビットラインセンスアンプ部を共有する
多数のワードラインを含む少なくとも１つのメモリアレ
ーを具備する半導体メモリ装置のテスト方法において、 A)アドレスピンを通じて所定のマルチローアクティブデ
ィスターブテスト信号を入力する段階と、 B)前記マルチローアクティブディスターブテスト信号に
応じて少なくとも１つの制御信号が活性化される段階
と、 C)前記制御信号及び所定のローアドレス信号に応じて少
なくとも２本の前記ワードラインが同時に選択される段
階とを具備することを特徴とするテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000006551A KR100355230B1 (ko) | 2000-02-11 | 2000-02-11 | 다중 로우 액티브 외란 테스트 회로, 이를 구비하는 반도체 메모리 장치 및 ｍｒａｄ 테스트 방법 |
| KR2000-6551 | 2000-02-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001229695A true JP2001229695A (ja) | 2001-08-24 |
Family
ID=19645793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001021610A Pending JP2001229695A (ja) | 2000-02-11 | 2001-01-30 | 半導体メモリ装置並びにテスト回路及びテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6301170B2 (ja) |
| JP (1) | JP2001229695A (ja) |
| KR (1) | KR100355230B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8072835B2 (en) | 2008-06-04 | 2011-12-06 | Hynix Semiconductor Inc. | Row address decoder and semiconductor memory device having the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604890B1 (ko) * | 2004-07-22 | 2006-07-28 | 삼성전자주식회사 | 단위 ｓｒａｍ들 단위로 초기화할 수 있는 반도체 장치 |
| KR100551430B1 (ko) * | 2004-08-11 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| CN103035300A (zh) * | 2012-12-20 | 2013-04-10 | 北京航天测控技术有限公司 | Ddr2存储器的建模方法和边界扫描测试方法 |
| KR102468710B1 (ko) | 2018-03-26 | 2022-11-21 | 에스케이하이닉스 주식회사 | 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312100A (ja) * | 1994-05-17 | 1995-11-28 | Seiko Instr Inc | 半導体メモリ集積回路 |
| JPH0887887A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 半導体記憶装置 |
-
2000
- 2000-02-11 KR KR1020000006551A patent/KR100355230B1/ko not_active IP Right Cessation
-
2001
- 2001-01-22 US US09/766,733 patent/US6301170B2/en not_active Expired - Lifetime
- 2001-01-30 JP JP2001021610A patent/JP2001229695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8072835B2 (en) | 2008-06-04 | 2011-12-06 | Hynix Semiconductor Inc. | Row address decoder and semiconductor memory device having the same |
| US8395964B2 (en) | 2008-06-04 | 2013-03-12 | Hynix Semiconductor Inc. | Row address decoder and semiconductor memory device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010014043A1 (en) | 2001-08-16 |
| US6301170B2 (en) | 2001-10-09 |
| KR20010083353A (ko) | 2001-09-01 |
| KR100355230B1 (ko) | 2002-10-11 |
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